KR0126621B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 요구하게되어 많은 문제점을 발생시켰다. 따라서, 본 발명은 저장전마스크의 크기조절과 선택적 성장 기술 그리고 습식식각시 식각선택비를 이용하여 표면적이 증가된 저장전극을 형성한 다음, 그 상부에 유전체막과 플레이트전극을 형성함으로써 충분한 정전용량을 확보하는 캐패시터를 제조하는 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도 내지 제5도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체기판13 : 하부절연층

5 : 제1절연막7 : 제1도전층

7' : 제1도전층패턴9 : 제1저장전극마스크

10 : 콘택홀11 : 선택적 성장 산화막

11' : 선택적 성장 산화막패턴13 : 제2절연막

13' : 제2절연막패턴15 : 제3절연막

15' : 제3절연막패턴17 : 제2저장전극마스크

19 : 제2도전층21 : 제2도전층 스페이서

23 : 유전체막25 : 플레이트전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에 캐패시터의 정전용량을 확보하기 위하여 저장전극마스크의 크기 조절과 선택적 성장 기술을 이용함으로써 저장전극의 표면적을 증가시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통 또는 사각틀체 형상의 미로 구조로 형성하기도 하며, 소정구조의 저장 전극의 표면에 실리콘으로된 반구형 그레인(hemi spherical grain)을 형성하기도 한다. 그러나, 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 저장전극마스크의 크기 조절과 선택적 성장기술 그리고 습식식각시 식각선택비를 이용하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판의 접속되도록 제1도전층을 일정두께 증착한 다음, 그 상부에 제1저장전극마스크를 형성하는 공정과, 상기 제1저장전극마스크를 이용하여 상기 제1도전층을 식각함으로써 제1도전층패턴을 형성하는 공정과, 상기 제1절연막을 선택적으로 성장시켜 선택적 성장 산화막을 형성하는 공정과, 상기 선택적 성장 산화막 상부에 제2절연막을 두껍게 형성하고 그 상부에 제3절연막을 일정두께 증착한 다음, 그 상부에 제2저장마스크를 형성하는 공정과, 상기 제2저장전극마스크를 이용하여 상기 제3절연막, 제2절연막 및 선택적 성장 산화막을 식각한 다음, 상기 제2저장전극마스크를 제거하고 습식방법으로 상기 제2절연막을 양측면으로부터 일정폭 측면식각함으로써 제3절연막패턴, 제2절연막패턴 및 선택적 성장 산화막패턴을 형성하는 공정과, 전체구조상부에 제2도전층을 일정두께 증착하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하고 습식방법으로 상기 제3절연막패턴, 제2절연막패턴, 제1절연막 및 선택적 성장 산화막패턴을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고호하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제5도는 본 발명의 실시예로서 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

종래기술에 의한 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1도는 반도체기판(1) 상부에 하부절연층(3)을 형성하고 그 상부에 제1절연막(5)을 증착한 다음, 콘택마스크를 이용하여 상기 반도체기판(1)의 예정된 부분을 노출시키는 콘택홀(10)을 형성하고 상기 콘택홀(10)을 통하여 상기 반도체기판(1)에 접속되도록 제1도전층(7)을 일정두께 증착한 다음, 그 상부에 제1저장전극마스크(9)를 형성한 것을 도시한 단면도로서, 상기 하부절연층(3)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우(flow)가 잘되는 테오스(TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함) 또는 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이고 상기 제1절연막(5)은 TEOS로 형성한 것이다. 그리고, 상기 제1전도층(7)은 단차피복성이 좋은 다결정실리콘으로 형성한 것이다.

제2도는 제1저장전극마스크(9)를 이용하여 상기 제1도전층(7)을 식각함으로써 제1도전층패턴(7')을 형성하고 상기 제1저장전극마스크(9)를 제거한 다음, 상기 제1절연막(5)을 선택적으로 성장시켜 선택적 성장 산화막(11)을 형성하고 전체구조상부에 제2절연막(13)과 제3절연막(15)을 순차적으로 증착한 다음, 그 상부에 제2저장전극마스크(17)를 형성한 것을 도시한 단면도로서, 상기 선택적 성장 산화막(11)은 상기 제1절연막(5)을 형성하는 TEOS를 성장시켜 형성하였으므로 TEOS로 형성되어 있으며, 상기 제1절연막(5)을 상기 제1도전층패턴(7')의 끝부분까지 도포하도록 광잉성장시켜 형성한 것이다. 그리고, 상기 제2절연막(13)은 상기 제3절연막(15)과 선택적 성장 산화막(11)보다 식각선택비(11)보다 식각선택비가 우수한 물질을 충분한 두께로 형성한 것이며 상기 제2절연막(13)은 피.에스.지(PSG : Phospho Silicate Glass, 이하에서 PSG라 함)로 형성한 것이다.

제3도는 상기 제2저장전극마스크(17)를 이용하여 상기 제3절연막(15), 제2절연막(13) 및 선택적 성장 산화막(11)을 식각하고 상기 제2저장전극마스크(17)을 제거한 다음, 습식방법으로 상기 제2절연막(13)을 양측에서 일정폭 측면식각함으로써 제3절연막패턴(15'), 제2절연막패턴(13') 및 선택적 성장 산화막패턴(11')을 형성하고 전체구조상부에 제2도전층(19)을 일정두께 증착한 것을 도시한 단면도로서, 상기 습식방법은 50 : 1의 HF 용액을 이용하여 상기 제2절연막패턴(13')이 상기 선택적 성장 산화막패턴(11')과 중첩되지 않도록 실시한 것이다. 그리고, 상기 제2전도층(19)은 다결정실리콘으로 형성한 것이다.

제4도는 상기 제2전도층(19)의 두께만큼 이방성식각을 실시하여 제2도전층 스페이서(21)를 형성하는 동시에 상기 제3절연막패턴(15')과 제1절연막(5)을 노출시키고, 습식방법으로 상기 제3절연막패턴(15')과 제1절연막(5)을 제거하고 그로인하여 노출되는 제2절연막패턴(13')과 선택적 성장 산화막패턴(11')을 제거함으로써 제1도전층패턴(7')과 제2도전층 스페이서(21)로 형성되는 저장전극(22)을 형성한 것을 도시한 단면도로서, 상기 습식방법은 BOE 용액이나 HF 용액을 이용하여 실시한 것이다.

제5도는 전체구조상부에 유전체막(23)과 플레이트전극(25)를 형성함으로써 고집적소자에 필요한 충분한 정전용량을 확보한 캐패시터를 제조한 것을 도시한 단면도로서, 상기 유전체막(17)은 절연막으로 형성한 것이고, 상기 플레이트(19)은 도전체로 형성한 것이다.

상기한 본 발명에 의하면, 고집적화된 반도체소자가 필요로하는 캐패시터의 정전용량을 확보하기 위하여, 저장전극마스크의 크기조절과 선택적 성장 기술 그리고 습식식각공정시 식각선택비를 이용하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시켜 반도체소자의 고집적화를 가능하게 한다.

Claims (6)

1. 반도체소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판과 접속되도록 제1도전층을 일정두께 증착한 다음, 그 상부에 제1저장전극마스크를 형성하는 공정과, 상기 제1저장전극마스크를 이용하여 상기 제1도전층을 식각함으로써 제1도전층패턴을 형성하는 공정과, 상기 제1절연막을 선택적으로 성장시켜 선택적 성장 산화막을 형성하는 공정과, 상기 선택적 성장 산화막 상부에 제2절연막을 두껍게 형서하고 그 상부에 제3절연막을 일정두께 증착한 다음, 그 상부에 제2저장전극마스크를 형성하는 공정과, 상기 제2저장전극마스크를 이용하여 상기 제3절연막, 제2절연막 및 선택적 성장 산화막을 식각한 다음, 상기 제2저장전극마스크를 제거하고 습식방법으로 상기 제2절연막을 양측면으로부터 일정폭 측면식각함으로써 제3절연막패턴, 제2절연막패턴 및 선택적 성장 산화막패턴을 형성하는 공정과, 전체구조상부에 제2도전층을 일정두께 증착하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하고 습식방법으로 상기 제3절연막패턴, 제2절연막패턴, 제2절연막 및 선택적성장 산화막패턴을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1저장전극마스크는 형성하려는 저장전극보다 작게 형성하는 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 선택적 산화막은 상기 제1도전층패턴의 끝부분까지 형성되도록 과도성장시키는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2절연막은 상기 제2절연막, 선택적 성장 산화막 및 제3절연막보다 식각선택비가 우수한 물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 제2절연막패턴은 50 : 1의 HF 용액을 이용한 습식방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제1항 또는 제5항 중의 어느 한항에 있어서, 상기 제2절연막패턴은 상기 선택적 성장 산화막패턴과 중첩되지 않도록 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.