KR0166492B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 의한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 필요로하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 극대화하는데 있어서, 도전층이 콘택된 반도체기판 상부에 감광막패턴을 이용하여 상기 제1도전층을 일정두께 식각하고 상기 제1도전층의 식각면에 절연막 스페이서를 형성한 다음, 다른 감광막패턴을 이용하여 선택적 성장 절연막을 형성하고 상기 도전층의 상부구조물 측벽에 다른 도전층 스페이서를 형성한 다음, 상기 절연막과 선택적 성장 절연막을 제거함으로써 저장전극을 형성하여 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 하부절연층
15 : 제1산화막 17 : 콘택홀
19 : 제1다결정실리콘막 21 : 제1감광막
23 : 제2다결정실리콘막 스페이서 25 : 제2감광막
27 : 선택적 성장 산화막 29 : 제2다결정실리콘막
31 : 저장전극
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기위해 저장전극의 표면적을 증가시킴으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
또한, 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조나, 실린더형을 사용하였다. 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하여 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 반도체소자가 고집적화됨에따라 좁은 면적에서 많은 정전용량을 필요로하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 극대화하는데 있어서, 도전층이 콘택된 반도체기판 상부에 감광막패턴을 이용하여 상기 제1도전층을 일정두께 식각하고 상기 제1도전층의 식각면에 절연막 스페이서를 형성한 다음, 다른 감광막패턴을 이용하여 선택적 성장 절연막을 형성하고 상기 도전층의 상부구조물 측벽에 다른 도전층 스페이서를 형성한 다음, 상기 절연막과 선택적 성장 절연막을 제거함으로써 저장전극을 형성하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명의 특징은,
하부절연층과 제1절연막이 형성된 반도체기판에 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과,
상기 제1도전층 상부에 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 일정두께 식각하고 상기 제1감광막패턴을 제거하는 공정과,
상기 제1도전층의 식각면에 제2절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서와 이격되어 상기 제2절연막 스페이서와 제1도전층의 철부를 노출시키는 제2감광막패턴을 형성하는 공정과,
상기 제2절연막 스페이서를 선택성장시켜 선택적 성장 절연막을 형성하는 공정과,
상기 제2감광막패턴을 제거하는 공정과,
상기 선택적 성장 절연막 측벽에 제2도전층 스페이서를 형성하는 공정과,
상기 선택적 성장 절연막, 제2절연막 스페이서 및 제1절연막을 제거하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)과 제1산화막(15)을 순차적으로 형성한다. 이때, 상기 하부절연층(13)은 소자분리산화막(도시안됨), 게이트산화막(도시안됨) 및 게이트전극(도시안됨)이 구비된 것이다. 그리고, 상기 제1산화막(15)은 테오스(TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함)나 피.에스.지(PSG : Phospho Silica glass, 이하에서 PSG라 함)로 형성한다. 그 다음에 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(17)을 형성한다. 그리고, 상기 콘택홀(17)을 통하여 상기 반도체기판(11)에 접속되는 제1다결정실리콘막(19)을 형성한다. 그리고, 상기 제1다결정실리콘막(19) 상부에 제1감광막(21)패턴을 형성한다.
제1b도를 참조하면, 상기 제1감광막(21)패턴을 마스크로하여 상기 제1다결정실리콘막(19)을 일정두께 식각한다. 그리고, 전체표면상부에 제2산화막(23)을 일정두께 형성한다. 그리고, 상기 제2산화막(23)을 이방성식각하여 상기 제1다결정실리콘막(19)의 식각면에 제2산화막(23) 스페이서를 형성한다.
제1c도를 참조하면, 제2감광막(25)을 형성한다. 이때, 상기 제2감광막(25)패턴은 상기 제2산화막(23) 스페이서의 바깥쪽으로 일정거리를 갖고 형성된 것이다. 그 다음에, 상기 제2산화막(23) 스페이서를 선택적으로 성장시켜 선택적 성장 산화막(27)을 형성한다. 이때, 상기 선택적 성장 산화막(27)은 상기 제2산화막(23) 스페이서와 제1다결정실리콘막(19)의 상부면이 도포되도록 과도성장시킨다. 그리고, 상기 제1다결정실리콘막(19)과 제2감광막(25)패턴이 성장장벽으로 사용된다.
제1d도를 참조하면, 상기 제2감광막(25)패턴을 제거한다. 그리고, 전체표면상부에 일정두께 제2다결정실리콘막(29)을 형성한다.
제1e도는 상기 제2다결정실리콘막(29)을 이방성식각하여 제2다결정실리콘막(29) 스페이서를 형성한다. 이때, 과도식각하여 상기 제1산화막(15) 상부의 상기 제1다결정실리콘막(19)을 식각한다. 그리고, 상기 콘택홀(17)이 형성된 부분 상부는 일정두께 식각된다. 여기서, 상기 제1산화막(15)과 선택적 성장 산화막(27)은 식각장벽으로 사용된다. 그리고, 상기 제2다결정실리콘막(29) 스페이서는 상기 선택적 성장 산화막(27)의 측벽에 형성된다. 그리하여, 표면적이 증가된 저장전극(31)을 형성한다. 후공정에서 유전체막(도시안됨)과 플레이트전극을 순차적으로 형성하여 캐패시터를 형성함으로써 정전용량을 증가시킨다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판 상부에 도전층을 콘택시키고 감광막패턴을 이용하여 상기 도전층의 일부분을 일정깊이 식각한 다음, 상기 도전층의 식각면에 절연막 스페이서를 형성하고 다른 감광막패턴을 성장장벽으로 하여 선택적 성장 절연막을 과도성장시켜 형성한 다음, 선택적 성장 절연막의 측벽에 다른 도전층 스페이서를 형성하고 상기 선택적 성장 절연막과 절연막 스페이서 그리고 절연막을 제거하여 표면적이 증가된 저장전극을 형성함으로써 캐패시터 정전용량을 증가시킬 수 있어 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (6)
- 하부절연층과 제1절연막이 형성된 반도체기판에 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 제1도전층을 일정두께 식각하고 상기 제1감광막패턴을 제거하는 공정과, 상기 제1도전층의 식각면에 제2절연막 스페이서를 형성하는 공정과, 상기 제2절연막 스페이서와 이격되어 상기 제2절연막 스페이서와 제1도전층의 철부를 노출시키는 제2감광막패턴을 형성하는 공정과, 상기 제2절연막 스페이서를 선택성장시켜 선택적 성장 절연막을 형성하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 선택적 성장 절연막 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 선택적 성장 절연막, 제2절연막 스페이서 및 제1절연막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막과 제2절연막은 TEOS로 형성된 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막과 제2절연막은 PSG로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1도전층과 제2도전층은 다결정실리콘막으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 선택적 성장 절연막은 상기 제2감광막패턴과 제1도전층을 성장장벽으로하여 과도성장된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막 스페이서 및 선택적 성장 절연막은 상기 제1도전층 및 제2도전층 스페이서와의 식각선택비 차이를 이용하여 제거하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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