KR0166033B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 하부절연층이 형성된 반도체기판 상부에 도전층과 절연막을 형성하고 반도체기판을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀의 측벽에 형성된 도전층을 습식방법으로 일정두께 측면식각하고 상기 반도체기판과 상기 도전층을 선택성장시켜 선택적 성장 도전층을 형성한 다음, 상기 선택적 성장 도전층을 이용한 식각공정과 다른 도전층 스페이서 형성공정 그리고 절연막 제거공정을 이용하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있어 반도체소자의 신뢰성을 향상 및 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 내지 제 2d도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제3도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제4도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,31,51,71 : 반도체기판 12,32,52,72 : 소자분리산화막

13,33,53,73 : 게이트산화막 14,34,54,74 : 게이트전극

15,35,55,75 : 산화막 스페이서

16,16',36,36',56,56',76,76' : 불순물 확산영역

17,37,57,77 : 하부절연층 15,58 : 실리콘질화막

19,39,59,79 : 제1다결정실리콘막 20 : 산화막

21 : 감광막패턴

22,42,62 : 선택적 성장 다결정실리콘막

23,43,63,81 : 제2다결정실리콘막 24,44,64,80 : 유전체막

25,45,65 : 제3다결정실리콘막 27,47,67,78 : 콘택홀

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로 하는 충분한 정전용량을 확보하기 위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.

반도체 소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 개패시터로 구성되는 디램소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막를 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질. 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한, 디램의 고집적화에 따라 캐패시터의 면적이 감소되어 충분한 정전용량을 갖지 못함으로써 반도체소자의 고집적화가 어려운 문제점이 있다.

제1도는 종래기술에 의하여 형성된 캐패시터를 도시한 단면도이다.

제1도를 참조하면, 반도체기판(71) 상부에 소자분리산화막(72), 게이트산화막(73), 게이트전극(74), 산화막 스페이서(75) 및 불순물 확산영역(76,76')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부 절연층(77)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(71) 상부에 형성된 불순물 확산영역(76)을 노출시키는 콘택홀(78)을 형성한다. 그리고, 상기 콘택홀(78)을 통하여 상기 반도체기판(71)에 접속되도록 제1다결정실리콘막(79)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(79)을 식각한다. 그리고, 전체표면 상부에 유전체막(80)과 제2다결정실리콘막(81)을 형성한다. 이때, 상기 유전체막(80)은 NO 또는 ONO의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(81)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 하부절연층이 형성된 반도체기판 상부에 도전층과 절연막을 형성하고 반도체기판을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀의 측벽에 형성된 도전층을 습식방법으로 일정두께 측면식각하고 상기 반도체기판과 상기 도전층을 선택성장시켜 선택적 성장 도전층을 형성한 다음, 상기 선택적 성장 도전층을 이용한 식각공정과 다른 도전층 스페이서 형성공정 그리고 절연막 제거공정을 이용하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기위한 본 발명의 제1특징은,

반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과,

상기 제1절연막 상부에 제1도전층과 제2절연막을 적층하여 형성하는 공정과,

상기 제1도전층, 제2절연막, 제1절연막 및 하부절연층을 콘택마스크를 이용하여 식각함으로써 저장전극 콘택홀을 형성하는 공정과,

상기 콘택홀을 통하여 상기 제1도전층을 일정두께 측면식각하여 언더컷을 형성하는 공정과,

상기 반도체기판과 제1도전층을 선택성장시켜 최상부의 제2절연막을 일정폭 도포할 수 있는 선택적 성장 도전층을 형성하는 공정과,

상기 선택적 성장 도전층을 마스크로하여 상기 제1절연막이 노출되도록 건식식각하되, 상기 선택적 성장 도전층도 일정두께 식각되어 제2절연막이 노출되는 공정과,

전체표면상부에 일정두께 제2도전층을 형성하는 공정과,

상기 제2도전층을 이방성식각하여 상기 제1도전층과 제2절연막의 측벽에 제2도전층 스페이서를 형성하는 동시에 상기 제2절연막을 노출시키는 공정과,

상기 제2절연막과 상기 제1절연막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.

이상의 목적을 달성하기위한 본 발명의 제2특징은,

반도체기판 상부에 하부절연층을 형성하는 공정과,

상기 하부절연층 상부에 제1도전층과 제1절연막을 형성하는 공정과,

상기 제1절연막, 제1도전층 및 하부절연층을 콘택마스크를 이용하여 식각함으로써 저장전극 콘택홀을 형성하는 공정과,

상기 제1도전층을 일정두께 측면식각하여 언터컷을 형성하는 공정과, 상기 반도체기판과 제1도전층을 선택성장시켜 상기 제1절연막을 일정폭 도포하는 선택적 성장 도전층을 형성하는 공정과,

상기 선택적 성장 도전층을 마스크로하여 상기 하부절연층이 노출되도록 제1절연막과 제1도전층을 건식식각하되, 상기 선택적 성장 도전층이 일정두께 식각되어 제1절연막이 노출되는 공정과, 전체표면상부에 일정두께 제2도전층을 형성하는 공정과,

상기 제2도전층을 이방성식각하여 상기 제1도전층과 제1절연막의 측벽에 제2도전층 스페이서를 형성하는 공정과,

상기 제1절연막과 상기 일정두께의 하부절연층을 습식방법으로 제거함으로써 상기 제1도전층의 하부로 언더컷이 형성되어 저장전극의 표면적을 증가시키는 공정을 포함하는 것이다.

이상의 목적을 달성하기위한 본 발명의 제3특징은,

반도체기판 상부에 하부절연층, 제1절연막 및 제2절연막을 순차적으로 형성하는 공정과,

상기 제2절연막 상부에 제1도전층과 제3절연막을 형성하는 공정과,

상기 제3절연막으로부터 하부절연층까지 상기 반도체기판이 노출되도록 저장전극 콘택홀을 형성하는 공정과,

상기 콘택홀의 측벽을 형성하는 상기 제1도전층을 일정두께 측면식각하여 언더컷을 형성하는 공정과,

상기 반도체기판과 제1도전층을 선택성장시켜 선택적 성장 도전층을 형성하되, 상기 제3절연막 상부에 일정폭 도포되도록 형성하는 공정과,

상기 선택적 성장 도전층을 마스크로하여 상기 제2절연막이 노출되도록 건식식각하되, 상기 선택적 성장 도전층이 일정두께 식각되는 공정과,

전체표면상부에 일정두께 제2도전층을 형성하는 공정과,

상기 제2도전층을 이방성식각하여 상기 제1도전층과 제3절연막의 측벽에 제2도전층 스페이서를 형성하는 공정과,

상기 제3절연막과 상기 제2절연막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기판(11) 상부에 소자분리산화막(12), 게이트산화막(13), 게이트전극(14), 산화막 스페이서(15) 및 불순물 확산영역(16,16')을 순차적으로 형성한다. 그리고, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다. 그리고, 상기 하부절연층(17) 상부에 실리콘질화막(18), 제1다결정실리콘막(19) 및 산화막(20)을 순차적으로 형성한다. 이때, 상기 산화막(20)은 테오스(TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함) 또는 피.에스.지. (PSG : Phospho Silica glass, 이하에서 PSG 라 함) 로 형성한다. 그 다음에, 상기 산화막(20) 상부에 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 콘택마스크를 이용하여 형성한 것이다.

제2b도를 참조하면, 상기 감광막패턴(21)을 이용하여 상기 산화막(20), 제1다결정실리콘막(19), 실리콘질화막(18) 및 하부절연층(17)을 순차적으로 식각하여 상기 불순물 확산영역(16)을 노출시키는 곤택홀(27)을 형성한다. 그리고, 상기 콘택홀(27)의 측벽에 노출된 제1다결정실리콘막(19)을 습식방법으로 일정깊이 측면식각한다. 이때, 상기 산화막(20)하부로 언터컷(under cut)이 발생된다. 그리고, 측면식각되는 제1다결정실리콘막(19)의 양측깊이는 각각 상기 콘택홀(27) 깊이의 반만큼으로 한다.

여기서, 상기 측면식각의 목적은 다음과 같다.

상기 측면식각을 실시하지 않았을 경우, 후공정에서 상기 반도체기판(11)과 제1다결정실리콘막(19)을 선택성장시켜 선택적 성장 다결정실리콘막(22)을 형성할 때, 상기 콘택홀(27)의 측벽에 형성된 제1다결정실리콘막(19)이 상기 반도체기판(11)보다 먼저 형성된다. 그로인하여, 상기 반도체기판(11)은 먼저 성장된 제1다결정실리콘막(19)에 의하여 더이상 성장하지 못한다. 그리고, 상기 반도체기판(11)과 제1다결정실리콘막(19) 사이의 콘택홀(27)에 보이드(void)가 발생된다. 그래서, 상기 제1다결정실리콘막(19)이 성장되어 형성된 저장전극(도시안됨)과 상기 반도체기판(11)의 불순물 활성영역(16)이 접속되지않아 반도체소자의 동작이 안되는 문제점이 있다. 이러한, 문제점을 해결하기위하여 상기 측면식각을 실시한다.

그 다음에, 상기 반도체기판(11)을 선택성장공정으로 상기 반도체기판(11)과 제1다결정실리콘막(19)을 성장시켜 선택적 성장 다결정 실리콘막(22)을 형성한다. 이때, 상기 선택성장공정시 과도성장시켜 상기 산화막(20)을 일정폭 도포할 수 있도록 한다.

제2b도는 상기 선택적 성장 다결정실리콘막(22)을 마스크로 하여 상기 산화막(20)을 건식식각한다. 그리고, 상기 실리콘질화막(18)을 식각장벽으로하여 상기 제1다결정실리콘막(19)을 이방성식각한다. 이때, 상기 선택적 성장 다결정실리콘막(22)도 이방성식각되어 상기 산화막(20)을 일정폭 노출시킨다.

제2d도를 참조하면, 상기 전체표면상부에 제2다결정실리콘막(23)을 형성한다. 그리고, 상기 제2다결정실리콘막(23)을 이방성식각하여 상기 산화막(20)과 제1다결정실리콘막(19)의 측벽에 제2다결정실리콘막(23) 스페이서를 형성한다. 그리고, 상기 산화막(20)을 제거함으로써 표면적이 증가된 저장전극(19,22,23)을 형성한다. 이때, 상기 산화막(20)은 상기 다결정실리콘막(19,22,23)과의 식각선택비 차이를 이용한 식각공정으로 제거한다. 그 다음에, 전체표면상부에 유전체막(24)과 제3다결정실리콘막(25)을 형성함으로써 캐패시터를 형성한다. 이때, 상기 유전체막(24)은 NO 또는 ONO 복합구조로 형성된다. 그리고, 상기 제3다결정실리콘막(25)은 플레이트전극으로 사용된다. 이때, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

제3도는 본 발명의 제2실시예에 따라 형성된 캐패시터를 도시한 단면도이다.

제3도를 참조하면, 반도체기판(31) 상부에 소자분리산화막(32), 게이트산화막(33), 게이트전극(34), 산화막 스페이서(35) 및 불순물 확산영역(36,36')을 형성한다. 그리고, 전체표면상부에 하부절연층(37)을 형성한다. 그리고, 제1다결정실리콘막(39)을 형성한다. 그리고, 상기 제1다결정실리콘막(39) 상부에 산화막(도시안됨)을 형성한다. 이때, 상기 산화막은 TEOS 또는 PSG로 형성한다.

그리고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판(31)의 불순물 확산영역(36')을 노출시키는 콘택홀(47)을 형성한다. 그리고, 습식방법으로 상기 콘택홀(47)의 측벽을 형성하는 제1다결정실리콘막(39)을 일정 깊이 측면식각한다. 이때, 상기 측면식각은 상기 산화막 및 하부절연층과의 식각선택비 차이를 이용하여 실시한다. 상기 측면식각의 목적은 다음과 같다.

여기서, 상기 측면식각을 실시하지 않았을 경우, 후공정에서 상기 반도체기판(31)과 제1다결정실리콘막(39)을 선택성장시켜 선택적 성장 다결정실리콘막(42)을 형성할 때, 상기 콘택홀(47)의 측벽에 형성된 제1다결정실리콘막(39)이 상기 반도체기판(31)보다 먼저 형성된다. 그로인하여, 상기 반도체기판(31)은 먼저 성장된 제1다결정실리콘막(39)에 의하여 더이상 성장하지 못한다. 그리고, 상기 반도체기판(31)과 제1다결정실리콘막(39) 사이의 콘택홀(47)에 보이드(void)가 발생된다. 그래서, 상기 제1다결정실리콘막(39)이 성장되어 형성된 저장전극(도시안됨)과 상기 반도체기판(31)의 불순물 활성영역(36)이 접속되지 않아 반도체소자의 동작이 안되는 문제점이 있다. 이러한, 문제점을 해결하기위하여 상기 측면식각을 실시한다.

그 다음에, 상기 반도체기판(31)과 제1다결정실리콘막(39)을 선택성장시켜 선택적 성장 다결정실리콘막(42)을 형성한다. 이때, 상기 선택적 성장 다결정실리콘막(42)은 과도성장되어 상기 산화막을 도포할 수 있도록 형성되었다. 그 후에, 상기 선택적 성장 다결정실리콘막(42)을 마스크로하여 상기 산화막을 건식식각한다. 그리고, 상기 하부절연층(37)을 식각장벽으로하고 식각선택비 차이를 이용하여 상기 제1다결정실리콘막(39)의 두께만큼 이방성식각한다. 이때, 상기 선택적 성장 다결정실리콘막(42)이 같이 식각된다. 그로인하여, 상기 산화막의 양측 끝부분이 노출된다. 그 다음에, 상기 식각된 제1다결정실리콘막(39)과 산화막의 측벽에 제2다결정실리콘막(43)스페이서를 형성한다. 그리고, 상기 산화막을 습식방법으로 제거한다. 이때, 상기 하부절연층(37)이 일정두께 식각되도록 실시한다. 이로인하여, 상기 제1다결정실리콘막(39)의 하부로 언더컷이 형성된다. 여기서, 상기 습식방법은 상기 제1,2다결정실리콘막(39,43) 및 선택적 성장 다결정실리콘막(42)과의 식각선택비 차이를 이용하여 실시한 것이다. 그 후에, 전체표면상부에 유전체막(44)과 제3다결정실리콘막(45)을 형성함으로써 캐패시터를 형성한다. 이때, 상기 유전체막(44)은 NO 또는 ONO 복합구조로 형성된다. 그리고, 상기 제3다결정실리콘막(45)은 플레이트전극으로 사용된다. 이때, 플레이트전극은 폴리사이드로 형성할 수 있다.

제4도는 본 발명의 제3실시예에 따라 형성된 개패시터를 도시한 단면도이다.

제4도를 참조하면, 반도체기판(51) 상부에 소자분리산화막(52), 게이트산화막(53), 게이트전극(54), 산화막 스페이서(55) 및 불순물 확산영역(56,56')을 형성한다. 그리고, 전체표면상부에 하부절연층(57)을 형성한다. 그리고, 상기 하부절연층(57) 상부에 실리콘질화막(58)과 제1산화막(도시안됨)을 순차적으로 형성한다. 이때, 상기 제1산화막은 TEOS 또는 PSG로 형성한다.

그 다음에, 그 상부에 제1다결정실리콘막(59)를 형성한다. 그리고, 상기 제1다결정실리콘막(59) 상부에 제2산화막(도시안됨)을 형성한다. 이때, 상기 제2산화막은 TEOS 또는 PSG로 형성한다.

그 후에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(51)의불순물 확산영역(56')을 노출시키는 콘택홀(67)을 형성한다. 그리고, 습식방법으로 상기 콘택홀(67)의 측벽을 형성하는 제1다결정실리콘막(59)을 일정깊이 측면식각한다. 이때, 상기 측면식각은 상기 제1,2산화막과의 식각선택비 차이를 이용하여 실시한다. 그리고, 상기 측면식각의 목적은 다음과 같다.

여기서, 상기 측면식각을 실시하지 않았을 경우, 후공정에서 상기 반도체기판(51)고 제1다결정실리콘막(59)을 선택성장시켜 선택적 성장 다결정실리콘막(62)을 형성할 때, 상기 콘택홀(67)의 측벽에 형성된 제1다결정실리콘막(59)이 상기 반도체기판(51)보다 먼저 형성된다. 그로인하여, 상기 반도체기판(51)은 먼저 성장된 제1다결정실리콘막(59)에 의하여 더이상 성장하지 못한다. 그리고, 상기 반도체기판(51)과, 제1다결정실리콘막(59) 사이의 콘택홀(67)에 보이드(void)가 발생된다. 그래서, 상기 제1다결정실리콘막(59)이 성장되어 형성된 저장전극(도시안됨)과 상기 반도체기판(51)의 불순물 활성영역(56)이 접속되지 않아 반도체소자의 동작이 안되는 문제점이 있다. 이러한, 문제점을 해결하기위하여 상기 측면시각을 실시한다.

그 다음에, 상기 반도체기판(51)과 제1다결정실리콘막(59)을 선택성장시켜 선택적 성장 다결정실리콘막(62)을 형성한다. 이때, 상기 선택적 성장 다결정실리콘막(62)은 과도성장되어 상기 제2산화막을 도포할 수 있도록 형성되었다. 그 후에, 상기 선택적 성장 다결정실리콘막(62)을 마스크로하여 상기 제2산화막을 건식식각한다. 그리고, 상기 제1산화막을 식각장벽으로하고 식각선택비 차이를 이용하여 상기 제1다결정실리콘막(59)의 두께만큼 이방성식각한다. 이때, 상기 선택적 성장 다결정실리콘막(62)이 같이 식각된다. 그로인하여, 상기 제2산화막의 양측 끝부분이 노출된다. 그 다음에, 상기 식각된 제1다결정실리콘막(59)과 제2산화막의 측벽에 제2다결정실리콘막(63) 스페이서를 형성한다. 그리고, 상기 제2,1산화막을 습식방법으로 제거한다. 이때, 상기 제2,1산화막 제거공정은 상기 제1,2다결정실리콘막(59,63), 실리콘질화막(58) 및 선택적 성장 다결정실리콘막(62)과의 식각선택비 차이를 이용하여 실시한다.

그 후에, 전체표면상부에 유전체막(64)과 제3다결정실리콘막(65)을 형성함으로써 캐패시터를 형성한다. 이때, 상기 유전체막(64)은 NO 또는 ONO 복합구조로 형성된다. 그리고, 상기 제3다결정실리콘막(65)은 플레이트전극으로 사용된다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 선택적 성장 도전층 형성공정과, 도전층 스페이서 형성공정과 선택식각비 차이를 이용한 절연막 제거공정을 이용하여 표면적이 증가된 저장전극을 형성함으로써 반도체 소자의 고집적화에 필요한 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 신뢰성을 향상시키는 잇점이 있다.

Claims (14)

1. 반도체기판 상부에 하부절연층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제1도전층과 제2절연막을 적층하여 형성하는 공정과, 상기 제1도전층, 제2절연막, 제1절연막 및 하부절연층을 콘택마스크를 이용하여 식각함으로써 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 제1도전층을 일정두께 측면식각하여 언더컷을 형성하는 공정과, 상기 반도체기판과 제1도전층을 선택성장시켜 최상부의 제2절연막을 일정폭 도포할 수 있는 선택적 성장 도전층을 형성하는 공정과, 상기 선택적 성장 도전층을 마스크로하여 상기 제1절연막이 노출되도록 건식식각하되, 상기 선택적 성장 도전층도 일정두께 식각되어 제2절연막이 노출되는 공정과, 전체표면상부에 일정두께 제2도전층을 형성하는 공정과, 상기 제2도전층을 이방성식각하여 상기 제1도전층과 제2절연막의 측벽에 제2도전층 스페이서를 형성하는 동시에 상기 제2절연막을 노출시키는 공정과, 상기 제2절연막과 상기 제1절연막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제1도전층의 측면식각은 상기 제1절연막 및 제2절연막과의 식각선택비 차이를 이용하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1도전층과 제1절연막을 형성하는 공정과, 상기 제1절연막, 제1도전층 및 하부절연층을 콘택마스크를 이용하여 식각함으로써 저장전극 콘택홀을 형성하는 공정과, 상기 제1도전층을 일정두께 측면식각하여 언더컷을 형성하는 공정과, 상기 반도체기판과 제1도전층을 선택성장시켜 상기 제1절연막을 일정폭 도포하는 선택적 성장 도전층을 형성하는 공정과, 상기 선택적 성장 도전층을 마스크로하여 상기 하부절연층이 노출되도록 제1절연막과 제1도전층을 건식식각하되, 상기 선택적 성장 도전층이 일정두께 식각되어 제1절연막이 노출되는 공정과, 전체표면상부에 일정두께 제2도전층을 형성하는 공정과, 상기 제2도전층을 이방성식각하여 상기 제1도전층과 제1절연막의 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 제1절연막과 상기 일정두께의 하부절연층을 습식방법으로 제거함으로써 상기 제1도전층의 하부로 언더컷이 형성되어 저장전극의 표면적을 증가시키는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
4. 제3항에 있어서, 상기 제1도전층의 측면식각은 상기 하부절연층 및 제1절연막과의 식각선택비 차이를 이용하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
5. 반도체기판 상부에 하부절연층, 제1절연막 및 제2절연막을 순차적으로 형성하는 공정과, 상기 제2절연막 상부에 제1도전층과 제3절연막을 형성하는 공정과, 상기 제3절연막으로부터 하부절연층까지 상기 반도체기판이 노출되도록 저장전극 콘택홀을 형성하는 공정과, 상기 콘택홀의 측벽을 형성하는 상기 제1도전층을 일정두께 측면식각하여 언더컷을 형성하는 공정과, 상기 반도체기판과 제1도전층을 선택성장시켜 선택적 성장 도전층을 형성하되, 상기 제3절연막 상부에 일정폭 도포되도록 형성하는 공정과, 상기 선택적 성장 도전층을 마스크로하여 상기 제2절연막이 노출되도록 건식식각하되, 상기 선택적 성장 도전층이 일정두께 식각되는 공정과, 전체표면상부에 일정두께 제2도전층을 형성하는 공정과, 상기 제2도천층을 이방성식각하여 상기 제1도전층과 제3절연막의 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 제3절연막과 상기 제2절연막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
6. 제5항에 있어서, 상기 제1절연막은 실리콘질화막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
7. 제5항에 있어서, 상기 제2절연막과 제3절연막은 TEOS로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
8. 제5항에 잇어서, 상기 제2절연막과 제3절연막은 PSG로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
9. 제5항에 있어서, 상기 제1도전층과 제2도전층은 다결정실리콘막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
10. 제5항에 있어서, 상기 제1도전층과, 제2도전층은 폴리사이드로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
11. 제5항에 있어서, 상기 측면식각은 상기 콘택홀 깊이의 반보다 깊게 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
12. 제5항에 있어서, 상기 측면식각은 상기 콘택홀의 측벽으로 각각 상기 콘택홀의 깊이의 반만큼 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
13. 제5항, 제11항 또는 제12항에 있어서, 상기 제1도전층의 측면시각은 상기 제2절연막 및 제3절연막과의 식각선택비 차이를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
14. 제5항에 있어서, 상기 제2,3절연막 제거공정은 상기 제1,2도전층 및 선택적 성장 도전층과의 식각선택비 차이를 이용하여 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.