KR100252541B1 - 디램셀의스택캐패시터제조방법 - Google Patents
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Abstract
본 발명은 디램셀의 스택캐패시터 제조방법에 있어서, 특히 핀구조의 스택캐패시터 제조시 저장전극용 제1폴리실리콘층과 제2폴리실리콘층 사이에 형성되는 산화막 대신 탄탈실리사이드층을 형성하여 제2폴리실리콘층을 이방성 식각하는 저장전극 패턴 공정에서 탄탈실리사이드층은 저절로 등방성 식각이 되도록 하여 습식식각을 별도로 실시하지 않아도 되는 스택캐패시터 제조방법이다.
Description
제1도 내지 제4도는 종래기술에 의해 디램셀의 스택캐패시터를 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1：소자분리 산화막 2 : 워드라인
3 : 평탄화용 절연층 4 : 제1폴리실리콘층
5 : 산화막 6 : 감광막패턴
7 : 제2폴리실리콘층 8 : 감광막패턴
10 : 콘택홀 100 : 실리콘기판
본 발명은 고집적 반도체 소자인 디램셀의 스택캐패시터 제조방법에 관한 것으로, 특히 제1폴리실리콘층과 제2폴리실리콘층 사이에 산화막 대신에 탄탈실리사이드층을 증착하고, 저장전극 패턴을 형성하기 위해 제2폴리실리콘층을 이방성 식각할 때 노출되는 탄탈실리사이드층이 등방성 식각되도록 하여 습식식각을 실시하지 않고도 탄탈실리사이드층을 완전히 제거하여 스택캐패시터를 제조하는 방법에 관한 것이다.
종래 기술에 의해 디램셀의 핀구조의 스택캐패시터를 제조하는 공정단계를 제1도 내지 제4도를 참조하여 설명하기로 한다.
제1도는 실리콘기판(100)의 일정부분에 소자분리산화막(1)과 워드라인(2)을 각각 형성하고 전체구조 상부에 평탄화용 절연층(3), 저장전극용 제1폴리실리콘층(4), 산화막(SiO2)(5)을 각각 예정된 두께로 적층한 다음, 산화막(5) 상부에 저장전극 콘택마스크용 감광막패턴(6)을 형성한 단면도이다.
제2도는 감광막패턴(6)을 마스크로 사용하여 산화막(5), 제1폴리실리콘층(4) 및 평탄화용 절연층(3)을 순차적으로 식각하여 실리콘기판(100)이 노출되는 콘택홀(10)을 형성하고 감광막패턴(6)을 제거한 단면도이다. 여기서 주지할점은 산화막(5)과 제1폴리실리콘층(4)을 순차적으로 식각하기 위해서는 산화막 식각장비와 폴리실리콘 식각장비를 번갈아 사용해야 한다.
제3도는 저장전극용 제2폴리실리콘층(7)을 증착하고 그 상부에 저장전극용 감광막패턴(8)을 형성한 단면도이다.
제4도는 감광막패턴(8)을 마스크로 하여 노출된 지역의 제2폴리실리콘층(7)을 건식식각하고, 산화막(5)을 건식식각한 후 다시 습식식각하고, 계속하여 제1폴리실리콘층(4)을 건식식각하여 저장전극(9)을 형성하고, 감광막패턴(8)을 제거한 단면도로서, 상기 산화막(5)을 습식식각하는 것을 HF 용액 또는 B.O.E용액을 사용하는데 이때 감광막패턴(8)의 들림(lifting)현상이 발생되기도 한다.
상기한 종래기술은 폴리실리콘층과 산화막을 건식식각할 때 각각 다른 식각장비를 이용해야 하고, 또한 제1 및 제2폴리실리콘층 사이에 있는 산화막을 완전히 제거하기 위해서는 별도의 습식식각 장비에서 식각해야 하는 번거로움이 있으므로 생산성이 저하된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제1폴리실리콘층과 제2폴리실리콘층 사이에 산화막 대신 탄탈실리사이드를 증착하고, 제2폴리실리콘층의 건식식각 공정에서 노출되는 탄탈실리사이드층이 등방성 식각되도록 하여 저장전극을 형성하는 방법을 제공하는데 그 목적이 있다.
이하, 본 발명을 종래기술을 도시한 제1도 내지 제4도를 참조하여 상세히 설명하기로 한다.
본 발명은 실리콘기판(100) 상부에 소자분리산화막(1), 워드라인(2), 평탄화용 절연층(3) 및 저장전극용 제1폴리실리콘층(4)을 순차적으로 형성하고, 제1폴리실리콘층(4) 상부에 산화막(5) 대신에 탄탈실리사이드층을 증착하고, 그 상부에 저장전극 콘택마스크용 감광막패턴(6)을 형성한다(제1도 참조).
상기 공정후 폴리실리콘층 식각장비에서 SF6/Cl2또는 CF4/Cl2개스를 이용하여 노출된 지역의 탄탈실리사이드층 및 제1폴리실리콘층(4)을 식각하고 절연층 식각장비에서 평탄화용 절연층(10)을 식각하여 실리콘기판(100)을 노출시킨 콘택홀(10)을 형성하고 감광막패턴(6)을 제거한다(제2도 참조).
상기 공정후, 저장전극용 제2폴리실리콘층(7)을 증착하고, 그 상부에 저장전극 마스크용 감광막패턴(8)을 형성한다(제3도 참조).
그리고, 폴리실리콘층 식각장비에서 CF4: Cl2의 비(예를 들어 3 : 1)를 조절하여 제2폴리실리콘층(7), 탄탈실리사이드층 및 제1폴리실리콘층(4)을 순차적으로 식각하여 저장전극(9)을 형성하고(이 식각공정에서는 제2폴리실리콘층(7)을 이방성 식각할 때 노출되는 탄탈실리사이드층이 저절로 등방성 식각되어 탄탈실리사이드층을 제거하는 별도의 식각공정을 실시하지 않아도 된다)감광막패턴(8)을 제거한다(제4도 참조). 이 공정후에는 저장전극 상부면에 캐패시터 유전체막과 플레이트전극을 형성한다.
상기한 본 발명에 의하면, 제1 및 제2폴리실리콘층 사이에 탄탈실리사이드층을 형성하므로써 동일한 식각장비에서 식각할 수 있으며, 탄탈실리사이드층을 식각하기 위해 별도의 습식식각 공정을 하지 않아도 됨으로 공정시간을 단축할 수 있고, 습식식각 공정에서 수반되는 문제점을 해결할 수 있다.
Claims (3)
- 디램셀의 스택캐패시터 제조방법에 있어서,실리콘기판에 소자분리산화막, 워드라인 및 층간절연층을 각각 형성하는 공정과,층간절연층 상부에 저장전극용 제1폴리실리콘층과 탄탈실리사이드층을 적층하고, 그 상부에 저장전극 콘택마스크용 감광막패턴을 형성하는 공정과,감광막이 제거된 지역의 제1폴리실리콘층, 탄탈실리사이드층 및 층간절연층을 순차적으로 건식식각하여 실리콘기판이 노출된 콘택홀을 형성하고 감광막패턴을 제거하는 공정과,탄탈실리사이드층 상부에 저장전극용 제2폴리실리콘층을 증착하고, 그 상부에 저장전극 마스크용 감광막패턴을 형성하는 공정과,감광막이 제거된 지역의 제2폴리실리콘층, 탄탈실리사이드층, 제1폴리실리콘층을 식각하되, CF4/Cl2개스비를 조절하여 제2폴리실리콘층을 이방성 식각할 때 노출되는 탄탈실리사이드는 등방성 식각이 되도록 하는 공정과,남아있는 감광막패턴을 제거하여 제1폴리실리콘층과 제2폴리실리콘층으로 구비되는 핀구조의 저장전극을 형성하는 공정을 포함하는 디램셀의 스택캐패시터 제조방법.
- 제1항에 있어서,상기 제1폴리실리콘층과 탄탈실리사이드층은 폴리실리콘 식각장치에서 식각하고, 상기 평탄화용 절연층은 절연층 식각장치에서 식각하는 것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
- 제1항에 있어서,상기 CF4/Cl2의 개스비가 3 : 1인 것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100491420B1 (ko) * | 2002-11-06 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
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1993
- 1993-05-26 KR KR1019930009165A patent/KR100252541B1/ko not_active IP Right Cessation
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| KR100491420B1 (ko) * | 2002-11-06 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
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| KR940027172A (ko) | 1994-12-10 |
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