KR100442779B1 - 디램 소자의 제조방법 - Google Patents

Abstract

본 발명은 디램 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상의 플러그들이 형성된 층간절연막 상에 제1도전층과 절연막을 다수회 교대로 적층하는 단계와, 상기 적어도 둘 이상의 플러그를 포함한 층간절연막 상에 배치되는 형태로 상기 적층된 제1도전층과 절연막을 패터닝하는 단계와, 상기 패터닝된 적층막과 노출된 층간절연막 상에 전하저장 전극용 물질층을 증착하는 단계와, 상기 전하저장 전극용 물질층을 전면 건식 식각하여 패터닝된 적층막의 양측벽에 패터닝된 제1도전층들의 측면만을 연결하는 측벽스페이서 형태로 제2도전막을 형성하는 단계와, 상기 패터닝된 적층막을 하나의 콘택 플러그를 포함한 층간절연막 상에 배치되도록 재패터닝하는 단계와, 상기 절연막을 제거하여 제1도전층과 제2도전층으로 이루어지면서 하나의 플러그와 개별 콘택되는 전하저장 전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 전자저장 전극의 유효 표면적을 최대화시킴으로써 고집적 디램 소자에서 요구되는 대용량의 캐패시터를 제공할 수 있다.

Description

디램 소자의 제조방법{METHOD FOR MANUFACTURING DRAM DEVICE}

본 발명은 디램 소자의 제조방법에 관한 것으로, 보다 상세하게는 단위 셀당 유효 표면적을 최대화하여 대용량 캐패시터를 형성할 수 있는 디램 소자의 제조방법에 관한 것이다.

일반적으로, 디램(DRAM:dynamic random acess memory) 소자의 고집적화가 진행되어 감에 따라 대용량의 캐패시터(capacitor)가 요구되게 되었고, 이에 따라 캐패시터 유효면적을 증대시키거나 캐패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.

도 1a 내지 도 1d는 종래 기술에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

종래 기술에 따른 디램 소자의 캐패시터 제조방법은, 도 1a에 도시된 바와 같이, 반도체 기판(1)상에 층간절연막(2)을 형성하고, 상기 층간절연막(2)을 선택적으로 제거하여 수개의 콘택홀(3)을 형성한다.

이어서, 도 1b에 도시된 바와 같이, 상기 콘택홀(3)을 포함한 층간절연막(2)상에 제1폴리실리콘층(14)과 제1절연층(5)를 순차로 증착한 후, 포토리소그래피(photolithography) 공정으로 상기 제1폴리실리콘층(4) 및 제1절연층(5)을 패터닝한다.

그다음, 도 1c에 도시된 바와 같이, 상기 층간절연막(2)을 포함한 제1절연층(5)상에 제2폴리실리콘층을 증착하고, 전면식각 공정으로 상기 제1폴리실리콘층(4) 및 제1절연층(5) 측면에 제2폴리실리콘 측벽(6)을 형성한다.

다음으로, 상기 제1절연층(5)을 제거하여 실리더형 스토리지 노드(17:storage node)를 형성한다.

이어서, 도 1d에 도시된 바와 같이, 상기 스토리지 노드(7)상에 유전물질을 증착하여 유전체막(8)을 형성하고, 상기 유전체막(8)상에 제3폴리실리콘층을 증착한 후 패터닝하여 캐패시터의 플레이트 전극(8)을 형성하여 캐패시터를 완성한다.

그러나, 종래 기술에 따른 디램 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.

종래 기술에 있어서는, 디램 소자의 고집적화가 진행되어 감에 따라 대용량의 캐패시터가 요구되게 되었고 이에 따라 캐패시터 유효면적을 증대시켜야 했으나, 단위 셀당 캐패시터의 용량 확보가 디램 소자의 경량박형화 경향에 따라 점점 어려워지고 있다.

이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 다층의 전하저장용 전극을 형성하여 단위 셀당 유효표면적을 증가시켜 캐패시터 용량을 증가시킬 수 있는 디램 소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1d는 종래 기술에 따른 디램 소자의 제조방법을 나타낸 공정별 단면도.

도 2a 내지 도 2c는 본 발명에 따른 디램 소자의 제조방법을 나타낸 공정별 단면도.

- 도면의 주요부분에 대한 부호의 설명 -

10: 반도체 기판 15: 필드 산화막

20: P 웰 30: 워드라인

40: 층간절연막 45: 콘택홀

50: 플러그 60: 제1저장전극 패턴

70: 제1절연막 80: 제2저장전극 패턴

90: 제2절연막 100: 제3저장전극 패턴

110: 제3절연막 120: 제4저장전극 패턴

140: 제1마스크 150: 제2마스크

160: 제5저장전극 패턴 170: 전하저장 전극

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디램 소자의 제조방법은, 반도체 기판 상의 플러그들이 형성된 층간절연막 상에 제1도전층과 절연막을 다수회 교대로 적층하는 단계; 상기 적어도 둘 이상의 플러그를 포함한 층간절연막 상에 배치되는 형태로 상기 적층된 제1도전층과 절연막을 패터닝하는 단계; 상기 패터닝된 적층막과 노출된 층간절연막 상에 전하저장 전극용 물질층을 증착하는 단계; 상기 전하저장 전극용 물질층을 전면 건식 식각하여 패터닝된 적층막의 양측벽에 패터닝된 제1도전층들의 측면만을 연결하는 측벽스페이서 형태로 제2도전층을 형성하는 단계; 상기 패터닝된 적층막을 하나의 콘택 플러그를 포함한 층간절연막 상에 배치되도록 재패터닝하는 단계; 상기 절연막을 제거하여 제1도전층과 제2도전층으로 이루어지면서 하나의 플러그와 개별 콘택되는 전하저장 전극을 형성하는 단계를 포함한다.(실시예)

이하, 본 발명에 따른 디램 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2c는 본 발명에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명에 따른 디램 소자의 제조방법은, 도 2a에 도시된 바와 같이, 예를들어 실리콘으로 이루어진 반도체 기판(10)을 STI(shallow trench isolation) 방법으로 필드 산화막(15)을 형성한 후, 예를들어, P 웰(20)을 형성한다. 그런다음, 워드라인(30)을 P 웰(20) 상면, 구체적으로 상기 필드 산화막(15) 사이에 형성한다.

이어서, 상기 워드 라인(30:word line)을 포함하도록 상기 반도체 기판(10)상에 층간절연막(40)을 형성하고, 상기 층간절연막(40)을 선택적으로 제거하여 콘택홀(45)을 형성한 후, 상기 콘택홀(45)을 매립하는 플러그(50:plug), 즉 스토리지 노드 콘택 플러그(storage node contact plug)를 형성한다.

그런다음, 상기 플러그(50)가 형성된 상기 층간절연막(40) 전면상에 폴리실리콘(poly silicon)과 같은 전하저장용 전극용 물질과 절연막을 중첩되게 반복 교번적으로 적층한다.

이어서, 상기 제4절연막(130) 상부에 제1마스크 패턴(140)을 형성한 다음, 상기 제1마스크 패턴(140)을 사용한 건식식각 공정으로 교번적으로 적층된 막들을 식각하여 적어도 둘 이상의 플러그(40), 바람직하게, 두 개의 플러그(50)를 포함한 층간절연막(40) 상에 적층 배치되는 제1저장전극 패턴(60), 제1절연막(70), 제2저장전극 패턴(80), 제2절연막(90), 제3저장전극 패턴(100), 제3절연막(110), 제4저장전극 패턴(120) 및 제4절연막(130)을 형성한다. 상기 제1마스크 패턴(140)은 2개의 셀 영역을 한정하도록 형성한다.

이어서, 도 2b에 도시된 바와 같이, 상기 제1마스크(140)를 제거하고, 상기 제4절연막(130) 상부 및 전단계의 건식 식각(dry etch) 공정으로 노출된 상기 층간절연막(40) 표면을 포함한 결과물의 전면 상에 전하저장 전극용 물질층을 증착한다.

그 다음, 상기 전하저장 전극용 물질층을 전면 건식 식각(blanket dry etch) 하여 상기 제1절연막(70), 제2절연막(90), 제3절연막(110) 및 제4절연막(130)을 포함한 상기 제1저장전극 패턴(60), 제2저장전극 패턴(80), 제3저장전극 패턴(100) 및 제4저장전극 패턴(120)의 측면만을 연결하는 측벽스페이서 형태로 제5저장전극 패턴(160)을 형성한다.

그다음, 상기 제4절연막(130) 상부에 제2마스크(150) 패턴을 형성한 다음 건식 식각으로 상기 제4절연막(130)부터 상기 제1저장전극 패턴(60)을 재패터닝하여 하나의 플러그(50)를 포함한 층간절연막(40) 상에 배치되도록 만든다. 상기 제2마스크 패턴(150)은 2개의 셀 영역을 각 단위셀로 분리되도록 형성함이 바람직하다.

이어서, 도 2c에 도시된 바와 같이, 상기 제1절연막(70), 제2절연막(90), 제3절연막(110) 및 제4절연막(130)을 습식 식각 공정으로 제거하여 제1도전층 패턴과 제2도전층 패턴, 즉, 제1 내지 제5저장전극 패턴(60, 80, 100, 120, 160)으로 이루어져 종래 보다 확장된 유효 표면적을 가지면서 하나의 플러그(50)와 개별 콘택되는 전하저장 전극(170)을 형성한다.

이후, 상기 남아있는 제1도전층 패턴과 제2도전층 패턴을 포함한 전체 결과물 상에 유전체막과 플레이트 전극을 순차적으로 형성하여 캐패시터를 완성하고, 그리고나서, 공지의 후속 공정을 진행하여 디램 소자를 완성한다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이 본 발명에 따른 디램 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는, 캐패시터 용량 확보하기 위한 방법으로서 유효표면적을 확대하기 위하여 두 셀에 걸쳐 마스크 작업을 한 후 패턴을 형성 및 분리하여므로써 리소그라피 마진을 크게 확대 가능하다.

따라서, 유효 표면적을 최대화시킨 다층의 전하저장용 전극을 형성할 수 있으므로 고집적 디램소자에서 요구되는 대용량의 캐패시터를 형성할 수 있는 효과가 있다.

Claims (4)

1. 반도체 기판 상의 플러그들이 형성된 층간절연막 상에 제1도전층과 절연막을 다수회 교대로 적층하는 단계;

   상기 적어도 둘 이상의 플러그를 포함한 층간절연막 상에 배치되는 형태로 상기 적층된 제1도전층과 절연막을 패터닝하는 단계;

   상기 패터닝된 적층막과 노출된 층간절연막 상에 전하저장 물질층을 증착하는 단계;

   상기 전하저장 물질층을 전면 건식 식각하여 패터닝된 적층막의 양측벽에 패터닝된 제1도전층들의 측면만을 연결하는 측벽스페이서 형태로 제2도전층을 형성하는 단계;

   상기 패터닝된 적층막을 하나의 플러그를 포함한 층간절연막 상에 배치되도록 재패터닝하는 단계;

   상기 절연막을 제거하여 제1도전층과 제2도전층으로 이루어지면서 하나의 플러그와 개별 콘택되는 전하저장 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
2. 제 1 항에 있어서, 상기 적층된 제1도전층과 절연막을 패터닝하는 단계는 건식 식각 공정으로 진행하는 것을 특징으로 하는 디램 소자의 제조방법.
3. 삭제
4. 제 1 항에 있어서, 상기 절연막을 제거하는 단계는 습식 식각 공정으로 진행하는 것을 특징으로 하는 디램 소자의 제조방법.