KR19990001383A - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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KR19990001383A
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oxide film
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김병동
김정곤
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윤종용
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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것이다.
본 발명은, 반도체장치의 커패시터 제조방법에 있어서, (1) 패드폴리막형성단계: (2) 상기 패드폴리막 상에 제 1 산화막을 형성시키는 제 1 산화막형성단계; (3) 상기 제 1 산화막 상에 질화막을 형성시키는 질화막형성단계; (4) 상기 질화막 상에 제 2 산화막을 형성시키는 제 2 산화막형성단계; (5) 제 2 산화막 상에 산화막 및 폴리막을 순차적으로 반복하여 다층으로 형성시키는 반복형성단계; (6) 상기 패드폴리막 상의 산화막 및 질화막들을 제거시켜 콘택홀을 형성시키는 제 1 제거단계; (7) 상기 패드폴리막을 포함하는 반도체 기판 상에 폴리막을 형성시키는 폴리막형성단계; (8) 상기 반도체 기판 상에 형성된 제 2 산화막의 소정의 영역이 노출되도록 폴리막 및 산화막을 동일설비 내에서 연속적으로 제거시키는 제 2 제거단계; 및 (9) 상기 반도체 기판 상에 노츨된 산화막을 제거시키는 제 3 제거단계를 구비하여 이루어짐을 특징으로 한다.
따라서, 단순한 공정의 수행으로 표면적을 확대시킨 커패시터를 제조할 수 있어 고용량의 커패시터를 생산할 수 있는 효과가 있다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 커패시터(Capacitor)의 표면적의 확대로 그 용량을 증가시킨 반도체장치의 커패시터 제조방법에 관한 것이다.
일반적으로, 반도체장치의 구성요소 중 커패시터(Capacitor)는 각각의 정보에 대한 전하를 축적하는 기억소자로 이용된다.
그리고 최근의 반도체장치의 커패시터는 그 용량을 증가시키기 위하여 여러 가지 방법을 적용하여 제조공정에 이용하고 있다.
이러한 커패시터의 용량을 증가시키기 위하여 종래에는 커패시터로 형성되는 폴리막(Poly Film)의 두께를 두껍게 형성시키거나 또는 폴리막의 두께를 두껍게 형성시킨 후, 상기 폴리막에 소정의 개수의 홈을 형성시키는 실린더형태(Cylinder Type) 등으로 제조하였다.
즉, 커패시터의 용량은 그 표면적에 비례하기 때문에 상기 커패시터로 형성되는 폴리막의 표면적을 확대시키기 위하여 상기와 같은 방법으로 형성하였다.
또한 상기 커패시터의 표면적의 확대 뿐만 아니라 상기 커패시터로 형성되는 폴리막에 헤미스페리컬그레인(Hemi Spherical Grain : 이하 'HSG'라 한다)를 형성시키거나 또는 산화탄탈(Ta2O5)을 형성시키는 방법 등도 고려되고 있다.
그러나 상기 커패시터로 형성되는 폴리막의 표면적을 확대시키는 방법 또는 HSG나 산화탄탈을 형성시키는 방법 등은 여러 가지 문제점을 내포하고 있었다.
즉, 상기 폴리막의 표면적을 확대시키기 위하여 상기 폴리막을 높게 형성시켰을 때에는 후속공정인 사진식각공정을 용이하게 수행할 수 없었고, 상기 폴리막을 두껍게 형성시킨 후, 소정의 개수의 홈을 형성시키는 공정은 복잡한 공정의 수행에 의해서만 제조되었고, 또한 후속공정의 수행시 상기 폴리막으로 인한 단차의 형성 등에 결함이 있었다.
그리고 상기 HSG의 형성이나 산화탄탈의 형성은 새로운 제조설비 등을 도입하여야 할 뿐만 아니라 공정수행이 복잡하여 상기 공정수행의 균일성 및 재현성 등 공정관리가 용이하지 않았다.
따라서 종래의 커패시터는 제조공정의 복잡한 공정의 수행 뿐만 아니라 공정관리 등이 용이하지 않는 등의 결함으로 인해 커패시터의 용량의 증가에는 한계가 있는 문제점이 있었다.
본 발명의 목적은, 단순한 공정수행으로 커패시터로 형성되는 폴리막의 표면적을 확대시킴으로써 그 용량을 향상시키기 위한 반도체장치의 커패시터 제조방법을 제공하는 데 있다.
도1 내지 도4는 본 발명에 따른 반도체장치의 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 필드산화막
14 : 패드폴리막 16 : 제 1 산화막
18 : 비트라인 20 : 질화막
22 : 제 2 산화막 24 : 산화막
26 : 폴리막 28, 30 : 포토레지스트
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법은, 반도체장치의 커패시터 제조방법에 있어서, (1) 커패시터의 하부전극이 형성될 반도체 기판 상에 패드폴리막을 형성시키는 패드폴리막형성단계: (2) 상기 (1)의 패드폴리막형성단계에 의해 형성된 상기 패드폴리막을 포함한 반도체 기판 전면에 상에 제 1 산화막을 형성시키는 제 1 산화막형성단계; (3) 상기 (2)의 제 1 산화막형성단계에 의해 형성된 상기 제 1 산화막 상에 질화막을 형성시키는 질화막형성단계; (4) 상기 (3)의 질화막형성단계에 의해 형성된 상기 질화막 상에 제 2 산화막을 형성시키는 제 2 산화막형성단계; (5) 상기 (4)의 제 2 산화막형성단계에 의해 형성된 제 2 산화막 상에 산화막 및 폴리막을 순차적으로 반복하여 다층으로 형성시키는 반복형성단계; (6) 상기 패드폴리막이 노출되도록 상기 패드폴리막 상의 산화막 및 질화막들을 제거시켜 콘택홀을 형성시키는 제 1 제거단계; (7) 상기 (6)의 제 1 제거단계의 수행으로 노출되는 패드폴리막을 포함하는 반도체 기판 상에 폴리막을 형성시키는 폴리막형성단계; (8) 상기 (6)의 제 1 제거단계에 의해 형성된 콘택홀을 중심으로 소정의 거리만큼 잔류시키면서 상기 반도체 기판 상에 형성된 제 2 산화막의 소정의 영역이 노출되도록 폴리막 및 산화막을 동일설비 내에서 연속적으로 제거시키는 제 2 제거단계; 및 (9) 상기 (3)의 질화막형성단계에 의해 형성된 질화막을 식각마스크로 하여 상기 반도체 기판 상에 노츨된 산화막을 제거시키는 제 3 제거단계를 구비하여 이루어짐을 특징으로 한다.
상기 (2)의 제 1 산화막형성단계에 의해 형성되는 제 1 산화막은 3,600Å 내지 4,400Å 정도의 두께로 형성시키고, 씨피엠으로 이루어지는 평탄화공정을 수행하는 단계를 더 구비하는 것이 바람직하다.
상기 (4)의 제 2 산화막형성단계에 의해 형성되는 제 2 산화막은 500Å 내지 2,000Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 (5)의 반복형성단계의 반복은 적어도 3회 이상으로 수행하고, 그 최상층에는 산화막을 형성시키며, 상기 산화막은 500Å 내지 2,000Å 정도의 두께로, 상기 폴리막은 500Å 내지 2,000Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 (6)의 제 1 제거단계는 건식식각으로 이루어지는 사진식각공정을 수행하고, 상기 사진식각공정의 수행시 도포되는 포토레지스트는 9,000Å 내지 11,000Å 정도의 두께로 도포시키며, 상기 사진식각공정의 수행시 폴리머를 형성시켜 상기 콘택홀 영역의 선폭을 조절하는 것이 바람직하다.
상기 (7)의 폴리막형성단계에 의해 형성되는 폴리막은 상기 반도체 기판의 최상층에 형성된 막을 기준으로 500Å 내지 2,000Å 정도의 두께로 형성시키고, 폴리막 상에 에이알씨를 형성시키는 에이알씨형성단계를 더 구비하는 것이 바람직하다.
상기 (8)의 제 2 제거단계는 건식식각으로 이루어지는 사진식각공정을 수행하고, 상기 사진식각공정의 수행시 도포되는 포토레지스트는 9,000Å 내지 11,000Å 정도의 두께로 도포시키는 것이 바람직하다.
상기 (9)의 제 3 제거단계는 습식식각공정 또는 건식식각공정을 수행하는 것이 바람직하다.
상기 (9)의 제 3 제거단계에 의해 반도체 기판 상에 잔류하는 폴리막에 HSG를 형성시키는 HSG형성단계 또는 산화탄탈을 형성시키는 산화탄탈형성단계를 더 구비하는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1 내지 도4는 본 발명에 따른 반도체장치의 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.
먼저, 도1은 반도체 기판(10) 상에 필드산화막(Field Oxide)(12) 및 패드폴리막(Pad Poly Film)(14)이 형성되어 있고, 그 상부에 제 1 산화막(16) 및 비트라인(Bit Line)(18)이 형성되어 있는 상태이다.
그리고 상기 제 1 산화막(16) 상에 질화막(20)이 형성되어 있고, 상기 질화막(20) 상에 제 2 산화막(22)이 형성되어 있는 상태이다.
또한 상기 제 2 산화막(22) 상에 산화막(24) 및 폴리막(26)이 순차적으로 반복하여 형성되어 있고, 그 상부에 소정의 영역, 즉 콘택홀(Contact)이 형성될 영역이 제거된 포토레지스트(Photo Resist)(28)가 도포되어 있는 상태이다.
여기서 상기 제 1 산화막(16)을 3,600Å 내지 4,400Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 상기 제 1 산화막(16)을 4,000Å의 두께로 형성시킨다.
또한 본 발명은 후속공정의 원활한 수행을 위하여 상기 제 1 산화막(16)의 형성시 상기 제 1 산화막(16)의 표면을 씨엠피(CMP : Chemical Mechanical Polishing)로 이루어지는 평탄화공정을 수행한다.
그리고 후속공정인 식각공정의 수행시 식각선택비를 용이하게 조절할 수 있도록 식각마스크의 역할을 수행하는 상기 질화막(20)을 상기 제 1 산화막(16) 상에 형성시킨다.
계속해서 본 발명의 상기 제 2 산화막(22)은 500Å 내지 2,000Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 상기 제 2 산화막(22)을 1,000Å의 두께로 형성시킨다.
그리고 본 발명은 상기 산화막(24) 및 폴리막(26)을 순차적으로 반복하여 다층으로 형성시킬 수 있고, 적어도 3회 이상으로 반복해서 형성시킬 수 있으며, 최상층에는 산화막(24)이 형성되도록 한다.
즉, 커패시터의 용량을 고려하여 작업자가 임의로 설정할 수 있고, 실시예에서는 3회로 반복해서 상기 산화막(24) 및 폴리막(26)을 형성시킨다.
여기서 본 발명은 상기 산화막(24)을 500Å 내지 2,000Å 정도의 두께로, 상기 폴리막(26)을 500Å 내지 2,000Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 상기 산화막(24)을 1,000Å의 두께로, 상기 폴리막(26)을 1,000Å의 두께로 하여 3회 반복해서 형성시킨다.
계속해서 본 발명은 포토레지스트(28)를 도포시켜 소정의 영역을 제거시킨 상태로써, 상기 패드폴리막(14)이 형성된 영역이 노출되도록 사진식각공정을 수행한다.
즉, 상기 패드폴리막(14)이 노출되는 콘택홀을 형성시키는 것이다.
여기서 본 발명은 상기 포토레지스트(28)를 9,000Å 내지 11,000Å 정도의 두께로 도포시킬 수 있고, 실시예에서는 10,000Å의 두께로 도포시킨다.
그리고 도2는 상기 사진식각공정을 수행하여 탈택홀을 형성시켜 상기 패드폴리막(14)이 노출되어 있는 상태를 나타내고 있다.
여기서 본 발명은 상기 사진식각공정의 수행시 폴리머(Polymer)(도시되지 않음)를 형성시켜 상기 패드폴리막(14)이 노출되는 영역, 콘택홀의 선폭(CD : Critical dimension)을 조절할 수 있도록 한다.
또한 본 발명은 상기 산화막(24), 폴리막(26), 제 2 산화막(22), 질화막(20) 및 제 1 산화막(16)을 동일설비에서 연속적으로 공정을 진행하는 인시튜(Insitu)로 수행되는 건식식각을 수행하여 제거한다.
이어서 도3은 상기 사진식각공정의 수행으로 패드폴리막(14)이 노출되는 영역 즉, 콘택홀영역을 포함하는 반도체 기판 상에 폴리막(24)을 형성시키고, 상기 폴리막(24) 상의 소정의 영역에 포토레지스트(30)를 도포시킨 상태이다.
여기서 본 발명의 상기 최상층 즉, 산화막(24) 상에 형성되는 폴리막(26)은 상기 패드폴리막(14)이 노출되는 영역인 콘택홀의 영역은 매몰되도록 형성시키고, 또한 상기 산화막(24)을 기준으로 500Å 내지 2,000Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 1,000Å의 두께로 형성시킨다.
그리고 본 발명은 상기 폴리막(26)을 형성시킨 후, 후속공정인 사진식각공정을 용이하게 수행할 수 있도록 상기 폴리막(26) 상에 에이알씨(ARC : Anti Reflective Coating)를 형성시킬 수 있다.
또한 본 발명은 상기 포토레지스트(30)를 9,000Å 내지 11,000Å 정도의 두께로 도포시킬 수 있고, 실시예에서는 10,000Å의 두께로 도포시켜 도3과 같은 패턴으로 제거시킨다.
그리고 도4는 상기 제 2 산화막(22)이 노출되도록 사진식각공정을 수행한 후, 상기 사진식각공정의 수행으로 반도체 기판(10) 상에 잔류하는 제 2 산화막(22) 및 순차적으로 반복하여 형성시킨 산화막(24)을 제거시킨 상태이다.
또한 상기 사진식각공정, 즉 상기 콘택홀 영역의 산화막(24), 폴리막(26) 및 제 2 산화막(22)의 제거는 동일설비에서 연속으로 수행되는 인시튜로 이루어지는 건식식각공정을 수행하여 제거시킨다.
또한 본 발명은 상기 사진식각공정의 수행으로 반도체 기판(10) 상에 다층으로 잔류하는 산화막(24)을 습식식각 또는 건식식각 등을 선택적으로 수행할 수 있고, 실시예에서는 등방성식각으로 이루어지는 건식식각을 수행한다.
이에 따라 본 발명은 도4와 같이 커패시터로 형성되는 폴리막(26)을 하나의 축에 다층의 요철구조인 핀형태(Fin Type)로 형성시킬 수 있다.
즉, 커패시터로 형성되는 폴리막(26)을 상기와 같은 하나의 축에 다층의 요철구조로 형성시킴으로써 그 표면적을 확대시켜 커패시터의 용량을 증가시킬 수 있다.
여기서 본 발명은 다층구조로 이루어지는 폴리막(26)을 작업자가 임의로 형성시킬 수 있는 것으로써, 상기 산화막(24) 및 폴리막(26)을 순차적으로 반복하여 형성시킬 때 상기 반복되는 회수를 설정하면 된다.
또한 본 발명은 표면적의 확대를 통한 커패시터의 용량의 증가 뿐만 아니라 HSG 또는 산화탄탈 등을 형성시켜 상기 커패시터의 용량을 증가시킬 수 있다.
전술한 구성으로 이루어지는 본 발명에 따른 구체적인 실시예에 대한 작용 및 효과에 대하여 설명한다.
먼저, 필드산화막(12) 및 패드폴리막(14)을 형성시킨 후, 반도체 기판(10) 상에 제 1 산화막(16) 및 비트라인(18)을 형성시킨다.
여기서 상기 상기 제 1 산화막(16)은 4,000Å의 두께로 형성시킨다.
또한 상기 제 1 산화막(16)의 형성시 후속공정인 사진식각공정을 용이하게 수행할 수 있도록 상기 제 1 산화막(16)의 표면을 씨엠피를 이용하여 평탄화시킨다.
그리고 상기 평탄화가 이루어진 제 1 산화막(16) 상에 질화막(20)을 형성시킨 후, 상기 질화막(20) 상에 1,000Å의 두께로 제 2 산화막(22)을 형성시킨다.
계속해서 상기 제 2 산화막(22) 상에 산화막(24) 및 폴리막(26)을 순차적으로 3회 반복하여 형성시키고, 최상층에는 산화막(24)이 형성되도록 한다.
여기서 상기 제 2 산화막(22) 상에 형성되는 상기 산화막(24)은 후속공정인 사진식각공정을 용이하게 수행할 수 있도록 식각선택비를 고려하여 형성시킨다.
그리고 상기 순차적으로 반복하여 형성된 산화막(24) 및 폴리막(26) 중에서 상기 최상층에 형성된 산화막(24) 상에 포토레지스트(28)를 도포시킨 후, 상기 패드폴리막(14)이 노출되도록 사진식각공정을 수행하여 패턴을 형성시킨다.
계속해서 상기 사진식각공정을 수행하여 상기 패드폴리막(14)을 노출시킨다.
여기서 상기 사진식각공정은 상기 산화막(24), 폴리막(26), 제 2 산화막(22), 질화막(20) 및 제 1 산화막(16)을 동일설비에서 연속적으로 수행하는 인시튜로 이루어지는 건식식각을 수행하고, 상기 건식식각의 수행시 상기 패드폴리막(14)이 노출되는 영역, 즉 콘택홀의 크기를 조절하기 위하여 폴리머(Polymer)(도시되지 않음)를 형성시킨다.
여기서 상기 건식식각은 약 12,000Å의 두께를 동시에 제거하는 것으로써 식각선택비 및 식각가스의 혼합비 등을 고려하여 수행할 수 있다.
또한 상기 건식식각의 수행시 플라즈마(Plasma)를 이용한 엔드 포인트 디텍트(End Point Detector)를 이용하면 더욱 효율적인 공정을 수행할 수 있다.
이어서 상기 사진식각공정, 즉 건식식각의 수행으로 패드폴리막(14)이 노출된 영역인 콘택홀이 매몰되도록 하면서, 상기 반도체 기판 상의 최상층에 형성된 산화막(24)을 기준으로 1,000Å의 두께로 폴리막(26)을 형성시킨다.
그리고 후속공정인 사진식각공정의 수행시 패턴을 용이하게 형성시키기 위하여 상기 폴리막(26) 상에 에이알씨(도시되지 않음)를 형성시킨다.
계속해서 포토레지스트(30)를 10,000Å의 두께로 도포시킨 후, 사진식각공정을 수행하여 소정의 영역의 포토레지스트(30)를 제거하여 패턴을 형성시키고, 상기 패턴을 기준으로 하여 제 2 산화막(22)이 노출되도록 사진식각공정 즉, 건식식각공정을 수행한다.
여기서 상기 건식식각공정은 동일설비에서 연속적으로 이루어지는 인시튜로 수행하고, 상기 건식식각의 수행시 폴리막(26) 및 산화막(24)의 식각선택비를 고려하여 7,000Å 내지 7,300Å 정도를 제거시켜 제 2 산화막(22)이 노출되도록 한다.
계속해서 상기 반도체 기판(10) 상에 잔류하는 제 2 산화막(22) 및 다층으로 형성되어 있는 산화막(24)을 제거시킨다.
여기서 상기 산화막(24) 및 제 2 산화막(22)의 제거는 등방성식각으로 이루어지는 건식식각공정을 수행하여 제거시키고, 상기 제 2 산화막(22)의 제거시 노출되는 질화막(20)을 식각마스크로 이용하면서 식각선택비를 조절할 수 있다.
여기서 상기 건식식각공정의 수행시 플라즈마를 이용한 엔드 포인트 디텍터를 이용하면 더욱 효율적이다.
그리고 상기 폴리막(26)에 HSG 또는 산화탄탈을 형성시킬 수 있다.
이러한 구성으로 이루어지는 본 발명은 커패시터로 형성되는 폴리막(26)을 하나의 축에 다층의 요철구조로 이루어지는 형상, 즉 핀형태로 형성시켜 그 표면적을 확대시킨다.
이에 따라 상기 폴리막(26)의 표면적의 확대로 상기 폴리막(26)으로 이루어지는 커패시터의 용량을 증가시킬 수 있다.
본 발명은 산화막(24) 및 폴리막(26)을 순차적으로 반복하여 다층으로 형성시키고, 또한 동일설비에서 연속적인 공정을 수행하는 인시튜로 이루어지는 사진식각공정 즉, 제거공정 등을 수행함으로 인해 공정을 단순화시킬 수 있다.
그리고 본 발명은 상기 커패시터로 형성되는 폴리막(26)의 표면적, 즉 상기 폴리막(26)의 다층구조를 작업자가 상기 커패시터의 용량을 고려하여 적절히 조절할 수 있다.
또한 본 발명은 상기 폴리막(26)이 하나의 축의 형상으로 형성되기 때문에 후속공정의 수행시 단차로 인한 결함 등을 해소할 수 있다.
따라서, 본 발명에 의하면 단순한 공정의 수행으로 표면적을 확대시킨 커패시터를 제조할 수 있어 고용량의 커패시터를 생산할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (17)

  1. 반도체장치의 커패시터 제조방법에 있어서,
    (1) 커패시터(Capacitor)의 하부전극이 형성될 반도체 기판 상에 패드폴리막(Pad Poly Film)을 형성시키는 패드폴리막형성단계:
    (2) 상기 (1)의 패드폴리막형성단계에 의해 형성된 상기 패드폴리막을 포함한 반도체 기판 전면에 상에 제 1 산화막을 형성시키는 제 1 산화막형성단계;
    (3) 상기 (2)의 제 1 산화막형성단계에 의해 형성된 상기 제 1 산화막 상에 질화막을 형성시키는 질화막형성단계;
    (4) 상기 (3)의 질화막형성단계에 의해 형성된 상기 질화막 상에 제 2 산화막을 형성시키는 제 2 산화막형성단계;
    (5) 상기 (4)의 제 2 산화막형성단계에 의해 형성된 제 2 산화막 상에 산화막 및 폴리막을 순차적으로 반복하여 다층으로 형성시키는 반복형성단계;
    (6) 상기 패드폴리막이 노출되도록 상기 패드폴리막 상의 산화막 및 질화막들을 제거시켜 콘택홀을 형성시키는 제 1 제거단계;
    (7) 상기 (6)의 제 1 제거단계의 수행으로 노출되는 패드폴리막을 포함하는 반도체 기판 상에 폴리막을 형성시키는 폴리막형성단계;
    (8) 상기 (6)의 제 1 제거단계에 의해 형성된 콘택홀을 중심으로 소정의 거리만큼 잔류시키면서 상기 반도체 기판 상에 형성된 제 2 산화막의 소정의 영역이 노출되도록 폴리막 및 산화막을 동일설비 내에서 연속적으로 제거시키는 제 2 제거단계; 및
    (9) 상기 (3)의 질화막형성단계에 의해 형성된 질화막을 식각마스크로 하여 상기 반도체 기판 상에 노츨된 산화막을 제거시키는 제 3 제거단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 (2)의 제 1 산화막형성단계에 의해 형성되는 제 1 산화막은 3,600Å 내지 4,400Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 (2)의 제 1 산화막형성단계에 의해 형성되는 제 1 산화막은 씨피엠(CMP : Chemical Mechanical Polishing)으로 이루어지는 평탄화공정을 수행하는 단계를 더 구비함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 (4)의 제 2 산화막형성단계에 의해 형성되는 제 2 산화막은 500Å 내지 2,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 (5)의 반복형성단계의 반복은 적어도 3회 이상임을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 (5)의 반복형성단계의 수행시 최상층에는 산화막을 형성시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 (5)의 반복형성단계에 의해 형성되는 산화막은 500Å 내지 2,000Å 정도의 두께로, 폴리막은 500Å 내지 2,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 (6)의 제 1 제거단계는 건식식각으로 이루어지는 사진식각공정을 수행함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 사진식각공정의 수행시 도포되는 포토레지스트는 9,000Å 내지 11,000Å 정도의 두께로 도포시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 사진식각공정의 수행시 폴리머(Polymer)를 형성시켜 상기 콘택홀 영역의 선폭을 조절함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 (7)의 폴리막형성단계에 의해 형성되는 폴리막은 상기 반도체 기판의 최상층에 형성된 막을 기준으로 500Å 내지 2,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 (7)의 폴리막형성단계에 의해 형성되는 폴리막 상에 에이알씨(ARC : Anti Reflective Coating)를 형성시키는 에이알씨형성단계를 더 구비함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 (8)의 제 2 제거단계는 건식식각으로 이루어지는 사진식각공정을 수행함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  14. 제 13 항에 있어서,
    상기 사진식각공정의 수행시 도포되는 포토레지스트는 9,000Å 내지 11,000Å 정도의 두께로 도포시킴을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 (9)의 제 3 제거단계는 습식식각공정 또는 건식식각공정을 수행함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  16. 제 1 항에 있어서,
    상기 (9)의 제 3 제거단계에 의해 반도체 기판 상에 잔류하는 폴리막에 HSG를 형성시키는 HSG형성단계를 더 구비함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  17. 제 1 항에 있어서,
    상기 (9)의 제 3 제거단계에 의해 반도체 기판 상에 잔류하는 폴리막에 산화탄탈(Ta2O5)을 형성시키는 산화탄탈형성단계를 더 구비함을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100442779B1 (ko) * 2001-12-20 2004-08-04 동부전자 주식회사 디램 소자의 제조방법

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