KR100207457B1 - 반도체 메모리장치의 커패시터 제조방법 - Google Patents

반도체 메모리장치의 커패시터 제조방법 Download PDF

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Abstract

반도체 장치의 커패시터 제조방법에 관하여 기재되어 있다. 이는, 반도체 기판상에 하부구조물과의 절연을 목적으로 하는 제1절연층, 식각저지층 및 제2절연층을 형성하고, 상기 제2절연층을 패터닝하여 커패시터가 형성될 부분의 상기 식각저지층을 노출시킨 다음, 제1 도전층을 소정의 두께로 형성한다. 이어서, 제3절연층을 형성하고, 상기 제3 절연층, 제1도전층, 식각저지층 및 제1절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 스토리지콘택홀을 형성한 다음, 소정의 두께를 갖는 제2도전층을 형성하고, 상기 스토리지콘택홀의 잔여부분을 채우도록 제4절연층을 형성한다. 계속해서, 상기 결과물에 대한 평탄화공정을 진행하여 상기 제2절연층의 표면을 노출시키고, 상기 제2, 제3 및 제4 절연층 및 식각저지층을 제거하여 제1 및 제2 도전층으로 구성되는 스토리지전극을 완성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 커패시터 제조공정을 단순화할 수 있으며, 스토리지전극의 표면적 확장이 가능하므로 커패시턴스의 향상을 기할 수 있다.

Description

반도체 메모리장치의 커패시터 제조방법
제1도 내지 제4도는 종래의 전형적인 원통형 구조 커패시터 제조방법의 일 예를 도시한 공정순서도이다.
제5도 내지 제10도는 본 발명의 일 실시예에 따른 커패시터 제조방법의 일 예를 도시한 공정순서도이다.
본 발명은 반도체 메모리 장치의 커패시터 제조방법에 관한 것으로, 특히 화학-기계적 연마 방법 등의 평탄화공정을 이용하여 커패시턴스의 증가를 꾀한 커패시터 제조방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀 커패시턴스의 감소 문제는 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.
제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 방법으로, 유전체막을 박막화하는 방법, 유전상수가 큰 물질을 유전체막으로 사용하는 방법, 커패시터의 유효면적을 증가시키는 방법이 알려져 있다.
그러나, 통상 약 1.5μ㎡의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 오산화 탄탈륨(Ta2O5)과 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에, 3차원적 구조의 스택형 커패시터를 제안하여 셀 커패시턴스의 향상을 도모하고 있다.
상기 3차원적인 스택형 커패시터 구조중에서, 특히, 원통구조(Cylindrical Capacitor)는 원통의 외면뿐만아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어 3차원적 스택형 커패시터 구조에 채택되고 있다.
제1도 내지 제4도는 종래의 전형적인 원통형 구조 커패시터 제조방법의 일 예를 도시한 공정순서도이다.
제1도를 참조하면, 반도체 기판(1)상에 제1절연층(3)을 형성하고, 상기 제1절연층(3) 상에 예컨대 실리콘 질화물 및 산화물을 증착하여 식각저지층(5) 및 제2절연층(7)을 차례로 형성한다. 이어서, 상기 제2절연층(7), 식각저지층(5) 및 제1절연층(3)의 일부를 식각하여 상기 반도체 기판(1)을 노출시키는 스토리지 전극 콘택홀(h1)을 형성한다.
제2도를 참조하면, 콘택홀(h1)이 형성된 상기 결과물 상에 스토리지 전극 형성을 위한 제1도전층(9)을 형성하고, 상기 제1도전층(9) 상에 상기 제2절연층 형성을 위한 절연물과 동일한 절연물, 예컨대 산화물을 증착한 다음 패터닝하여 제3절연층(11)을 형성한다. 이어서, 상기 결과물 상에 원통형 스토리지 전극의 측벽으로 사용될 제2도전층(13)을 형성한다.
제3도를 참조하면, 상기 제2도전층(13)을 건식식각하여 상기 제3절연층(11)의 측벽에 스페이서(15)를 형성한다. 상기 제3절연층(11) 및 스페이서(15)를 식각마스크로 사용하여 상기 제1도전층(9)을 패터닝한다.
제4도를 참조하면, 상기 제3절연층(11) 및 제2절연층(7)을 습식식각하여 원통형의 스토리지 전극(17)을 완성한다.
상기와 같이 형성된 커패시터는 그 유효면적의 증가로 인해 커패시턴스가 증가된다. 그러나, 종래의 일반적인 제조공정은, 상기와 같은 구조를 형성하기 위해 포토공정 및 식각공정을 필요로한다. 이로인해, 반도체소자가 고집적화됨에 따른 디자인 룰의 한계를 극복하기 어렵고, 복잡한 제조공정을 수반하는 문제점이 있다. 뿐만 아니라, 양산공정에서의 포토마스크의 재현성 문제가 발생된다.
따라서, 셀 커패시턴스를 증가시키기 위한 다른 방법의 모색이 필요하게 되었다.
본 발명의 목적은 제조공정이 단순화되고 커패시턴스의 향상을 도모할 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 하부구조물과의 절연을 목적으로 하는 제1절연층을 형성하는 단계; 상기 제1절연층 상에 식각저지층 및 제2절연층을 형성하는 단계; 상기 제2절연층을 패터닝하여 커패시터가 형성될 부분의 상기 식각저지층을 노출시키는 단계; 식각저지층의 일부가 노출된 상기 결과물 상에 제1도전층을 소정의 두께로 형성하는 단계; 상기 제1절연층 상에 제3절연층을 형성하는 단계; 상기 제3절연층, 제1도전층, 식각저지층 및 제1절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 스토리지콘택홀을 형성하는 단계; 스토리지콘택홀이 형성된 결과물 전면에 소정의 두께를 갖는 제2도전층을 형성하는 단계; 상기 제2도전층 상에 상기 스토리지콘택홀의 잔여부분을 채우도록 제4절연층을 형성하는 단계; 제4절연층이 형성된 상기 결과물에 대한 평탄화공정을 진행하여 상기 제2절연층의 표면을 노출시키는 단계; 및 상기 제2, 제3 및 제4절연층 및 식각저지층을 제거하여 제1 및 제2 도전층으로 구성되는 스토리지전극을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법을 제공한다.
상기 평탄화공정은 전면 에치-백 공정을 이용하거나, 화학-기계적 연마(CMP)공정을 이용하는 것이 바람직하다.
한편, 상기 제2, 제3 및 제4 절연층은 동일계열의 절연물로 형성하고, 특히 상기 제4절연층은 상기 스토리지콘택홀 매립이 용이하도록 유동성이 좋은 물질, 예컨대 스핀-온 글래스를 이용하여 형성하는 것이 바람직하다.
상기 식각저지층은 실리콘질화물로 형성하고, 상기 제1 및 제2 도전층은 다결정실리콘을 형성한다.
한편, 상기 스토리지전극을 완성하는 단계 후, 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트전극을 형성하는 단계를 더 구비하며, 상기 절연층은 Ta2O5로 형성하여 커패시턴스를 증가시킨다.
본 발명에 따르면, 스토리지 전극 형성시 종래의 포토공정을 이용하지 않고 전면 에치백 또는 CMP와 같은 평탄화공정을 이용함으로써, 포토마스크의 포토공정의 한계를 극복할 수 있으며, 커패시터 제조공정을 단순화할 수 있다. 뿐만 아니라, 스토리지전극의 표면적 확장이 가능하므로, 커패시턴스의 향상을 기할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제5도 내지 제10도는 본 발명의 일 실시예에 따른 커패시터 제조방법의 일예를 도시한 공정순서도이다.
제5도는 스토리지전극 형성을 위한 제1도전층을 형성하는 단계를 도시한 것으로서, 이는 반도체 기판(50) 상에 형성된 하부구조물과의 절연 및 평탄화를 목적으로 하는 제1절연층(52)을 형성하는 제1공정, 상기 제1절연층(52) 상에 식가저지층(54) 성하는 제2공정, 상기 식각저지층(54)상에 제2절연층(56)을 형성하는 제3공정, 커패시터가 형성될 부분의 상기 식각저지층(54)을 노출시키도록 통상의 포토공정을 이용하여 상기 제2절연층(56)을 패터닝하는 제4공정, 상기 패터닝된 제2절연층(56)상에 스토리지전극 형성을 위한 제1도전층(58)을 형성하는 제5공정으로 이루어진다.
본 발명의 바람직한 실시예에 따르면, 상기 제1절연층(52) 및 제2절연층(56)은 동일한 물질, 예컨대 산화물로, 식각저지층(54)은 실리콘질화물로, 제1도전층(58)은 다결정실리콘으로 형성한다.
여기에서, 상기 식각저지층(54)은 이후의 제2절연층(56) 제거시 하부층, 즉 제1절연층(52)의 손상을 방지할 목적으로, 상기 제2절연층(56)과는 다른 식각율을 가지는 물질, 통상 상기 제2절연층(56)에 비해 식각율이 훨씬 낮은 물질로 형성하는 것이 바람직하다.
또한, 상기 제2절연층(56)의 두께는 최종 형성되는 원통형 커패시터의 높이를 결정하므로 요구되는 커패시턴스에 적합한 두께로 형성하는 것이 바람직하다.
제6도는 제3절연층(60)을 형성하는 단계를 도시한 것으로서, 이는 제1도전층(58)이 형성된 결과물 상에 절연물, 예컨대 스핀-온-글래스(spin-on-glass, 이하 SOG라 한다)를 도포하여 제3절연층(60)을 형성하는 공정으로 이루어진다.
제7도는 스토리지전극 콘택홀(h2)을 형성하는 단계를 도시한 것으로서, 이는 제3절연층(60)이 형성된 결과물 상에 포토레지스트를 도포한 다음 패터닝하여 스토리지전극 콘택홀 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성하는 제1공정, 상기 포토레지스트 패턴을 이용하여 상기 제3절연층(60), 제1도전층(58), 식각저지층(54) 및 제1절연층(52)을 부분적으로 식각함으로써 스토리지전극 콘택홀(h2)을 형성하는 제2공정으로 이루어진다.
본 발명의 일 실시예에 따르면, 상기 스토리지전극 콘택홀(h2)은 제2절연층(56)이 패터닝되어 제거된 부분의 중앙에 형성하는 것이 바람직하다.
제8도는 제2도전층(62) 및 제4절연층(64)을 형성하는 단계를 도시한 것으로서, 이는 스토리지전극 콘택홀(h2)이 형성된 결과물 상에 스토리지전극 형성을 위한 제2도전층(62)을 일정한 두께를 갖도록 형성하는 제1공정, 상기 제2도전층(62)상에 절연물을 증착하여 상기 스토리지전극 콘택홀의 잔여부분을 채우는 제4절연층(64)을 형성하는 제2공정으로 이루어진다.
여기에서, 상기 제2도전층(62)은 제1도전층(58)과 동일한 도전물, 예컨대 다결정실리콘으로 형성하는 것이 바람직하다.
상기 제4절연층(64)은 이후의 평탄화 공정에서 화학-기계적 연마(이하 CMP라 한다.) 공정을 이용하는 경우, 상기 스토리지전극 콘택홀 내부에 슬러리(slurry)가 끼이는 것을 방지할 목적으로 형성하는데, 플로우(flow)가 용이한 물질로 형성하는 것이 바람직하다.
이때, 상기 제4절연층(64)은 제3절연층(60)과 동일한 계열의 절연물, 예컨대 SOG로 형성하여 상기 제3절연층(60) 제거시 함께 제거되도록 할 수 있다.
제9도는 상기 결과물의 표면을 평탄화하는 단계를 도시한 것으로서, 이는 제4절연층(64), 제2도전층(62), 제3절연층(60) 및 제1도전층(58)의 일부를 차례로 식각하여 상기 제2절연층(56)의 표면을 노출시키는 평탄화 공정으로 이루어진다.
본 발명의 일 실시예에 따르면, 상기 평탄화 공정은 제4절연층(64)이 형성된 결과물에 대한 전면 에치-백(etch-back) 공정을 이용하여 상기 제2절연층(56)이 노출될때까지 식각함으로써 진행할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 평탄화 공정은 제4절연층(64)이 형성된 결과물에 대해 슬러리의 화학적 성분과 패드와 연마제의 기계적 성분을 이용하는 CMP공정으로 진행할 수 있다. 이때 상기 일 실시예에서와 마찬가지로 제2절연층(56)이 노출될때까지 진행하는 것이 바람직하다.
제10도는 스토리지전극(66)을 형성하는 단계를 도시한 것으로서, 이는 상기 제2절연층(56), 제3절연층(60) 및 제4절연층(64)을 제거하는 제1공정, 상기 식각저지층(52)을 제거하는 제2공정으로 이루어진다.
여기에서, 상기 제2 내지 제4절연층(56,60,64)은 동일 계열, 예컨대 산화물 계열의 절연물로 형성하기 때문에 산화물 에쳔트(etchant)를 이용하여 동시에 제거하고, 상기 식각저지층(54)은 예컨대, 인산(H3PO4)를 이용하여 제거함으로써 그 표면적이 확장된 커패시터의 스토리지전극(66)을 형성한다. 이때, 상기 제2 내지 제4절연층 식각시 상기 식각저지층(54)에 의해 제1절연층(52)의 손상이 방지된다.
이후, 도면에 도시되지는 않았지만 스토리지전극이 형성된 상기 결과물 상에 유전체막 및 플레이트전극을 형성하여 커패시터를 완성한다. 여기서, 상기 유전체막을 고유전물질, 예컨대 Ta2O5와 같은 물질을 도포하여 형성함으로써 커패시턴스를 더욱 증가시킬 수 있으며, 이때에는 상기 스토리지전극 상에 베리어층으로써 티타늄 질화막을 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명의 일 실시예에 따르면, 스토리지전극 형성시 종래의 포토공정을 이용하지 않고 전면 에치백 또는 CMP와 같은 평탄화공정을 이용함으로써, 포토마스크의 포토공정의 한계를 극복할 수 있으며, 커패시터 제조공정을 단순화할 수 있다. 뿐만 아니라, 스토리지전극의 표면적 확장이 가능하므로, 커패시턴스의 향상을 기할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.

Claims (9)

  1. 반도체 기판 상에 하부구조물과의 절연을 목적으로 하는 제1절연층을 형성하는 단계; 상기 제1절연층 상에 식각저지층 및 제2절연층을 형성하는 단계; 상기 제2절연층을 패터닝하여 커패시터가 형성될 부분의 상기 식각저지층을 노출시키는 단계; 식각저지층의 일부가 노출된 상기 결과물 상에 제1도전층을 소정의 두께로 형성하는 단계; 상기 제1절연층 상에 제3절연층을 형성하는 단계; 상기 제3절연층, 제1도전층, 식각저지층 및 제1절연층을 부분적으로 식각하여 상기 반도체 기판을 노출시키는 스토리지 콘택홀을 형성하는 단계; 스토리지 콘택홀이 형성된 결과물 전면에 소정의 두께를 갖는 제2도전층을 형성하는 단계; 상기 제2도전층 상에 상기 스토리지 콘택홀의 잔여부분을 채우도록 제4절연층을 형성하는 단계; 상기 제2절연층의 표면이 노출될때까지 제4절연층이 형성된 상기 결과물에 대한 평탄화 공정을 수행하는 단계; 및 상기 제2, 제3 및 제4절연층 및 식각저지층을 선택적으로 제거하여 제1 및 제2 도전층으로 구성되는 스토리지전극을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 평탄화 공정은 전면 에치-백 공정을 이용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 평탄화 공정은 화학-기계적 연마(CMP)공정을 이용하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제2, 제3 및 제4 절연층은 동일계열의 절연물로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 제4절연층은 상기 스토리지콘택홀 매립이 용이하도록 스핀-온-글래스(spin-on-glass)로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 식각저지층은 실리콘질화물로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  7. 제1항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  8. 제1항에 있어서, 스토리지 전극을 완성하는 단계 후, 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
  9. 제8항에 있어서, 상기 유전체막은 Ta2O5로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
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