KR0147660B1 - 반도체방치의 커패시터 제조방법 - Google Patents
반도체방치의 커패시터 제조방법Info
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Abstract
다마신 공정을 이용한 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 제1절연막을 형성한 후, 제1절연막을 소정깊이로 식각하여 스토리지 패턴을 형성한다. 스토리지 패턴을 통해 노출된 제1절연막 부위를 식각하여 스토리지 패턴의 폭보다 좁은 폭을 갖고 기판의 소정부위를 노출시키는 콘택홀을 형성한다. 결과물 상에 제1도전층 및 제2절연막을 차례로 형성한다. 화학기계폴리싱 방법으로 제2절연막 및 제1도전층을 폴리싱한 후, 제2절연막을 제거하여 커패시터 스토리지전극을 형성한다. 다마신 공정에 의해 커패시터 스토리지전극을 용이하게 패터닝할 수 있다.
Description
제1a도 내지 제1f도는 본 발명의 제1실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들
제2a도 내지 제2d도는 본 발명의 제2실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들
*도면의 주요부분에 대한 부호의 설명
10:반도체기판 12:제1절연막
14:스토리지 패턴 16:콘택홀
18:제1도전층 20:제2절연막
22:스페이서 24:제2도전층
26:제3절연막 30:스토리지전극
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 다마신(Damascene) 공정을 이용하여 커패시터의 스토리지전극을 형성하는 반도체장치의 커패시터 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Momory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 유전상수가 큰 물질을 사용하는 방법, 및 ③ 캐패시터의 유효면적을 증가시키는 방법, 및 커패시터의 유효면적을 증가시키는 방법이 그것이다.
이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두 번째 방법은, 높은 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 갖는 오산화탄탈륨(Ta2O5)에 대한 연구가 널리 이루어지고 있다. 그러나, 오산화탄탈륨은 박막상태에서 누설전류가 크고 파괴전압이 작기 때문에 제품에 적용하기가 어렵다.
따라서, 최근에는 세 번째 방법이 현재까지 가장 많은 개발이 이루어진 것으로써, 커패시터의 스토리지전극을 3차원 구조로 형성하여 유효 커패시터의 면적을 증대시키고 있다.
한편, 반도체장치의 배선구조가 다충화됨에 따라 콘택홀의 어스펙트비가 증가하여 비평탄화, 불량한 단차 도포성, 금속 단락, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제점들을 해결하기 위한 새로운 배선기술로서 다마신 공정이 사용되고 있다. 다마신 공정에 의하면, 평탄한 절연막을 식각하여 비아 패턴을 형성한 후, 그 결과물을 금속으로 매립하고, 상기 절연막상의 과도한 금속충을 화학기계폴리싱(chemical mechanical polishing; 이하 CMP라 한다) 방법으로 제거한다.
따라서, 본 발명의 목적은 상기한 다마신 공정을 이용하여 커패시터의 스토리지전극을 형성하여 유효 커패시터의 면적을 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 부분적으로 식각하여 스토리지 패턴을 형성하는 단계; 상기 스토리지 패턴을 통해 노출된 제1절연막 부위를 식각하여 상기 스토리지 패턴의 폭보다 좁은 폭을 갖고 상기 기판의 소정부위를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물 상에 제1도전층 및 제2절연막을 차례로 형성하는 단계; 화학기계폴리싱(CMP) 방법으로 상기 제2절연막 및 제1도전층을 형성하는 단계; 및 상기 제2절연막을 제거하여 커패시터의 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.
상기 제2절연막을 구성하는 물질로 상기 제1도전층을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것이 바람직하다.
상기 제1절연막을 커패시터 스토리지전극의 적충높이만큼 식각하여 상기 스토리지 패턴을 형성하는 것이 바람직하다.
CMP 방법으로 상기 제2절연막 및 제1도전층을 식각하는 단계전에, 상기 제2절연막을 이방성 식각하여 상기 제1도전층의 단차부에 제2절연막으로 이루어진 스페이서를 형성하는 단계; 및 상기 스페이서가 형성된 결과물 상에 제2도전층 및 제3절연막을 차례로 형성하는 단계를 더 구비할 수 있다. 이때, 상기 스페이서, 제2도전층 및 제3절연막을 형성하는 단계들을 1회 이상 반복할 수 있다.
본 발명에 의하면, 다마신 공정을 이용하여 커패시터의 스토리지전극을 용이하게 패터닝할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제1a도 내지 제1f도는 본 발명의 제1실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들로서, 단일 실린더 스택 커패시터를 제조하는 경우를 설명하고 있다.
제1a도는 제1절연막(12) 및 스토리지 패턴(14)을 형성하는 단계를 도시한다. 반도체기판(10) 상에 절연물질, 예컨데 산화물을 침적하여 제1절연막(12)을 형성한 후, 그 위에 네거티브 포토레지스트를 이용하여 제1포토레지스트 패턴(13)을 형성한다. 상기 제1포토레지스트 패턴(13)을 식각마스크로 사용하여 제1절연막(12)을 커패시터 스토리지전극의 적층(stack) 높이만큼 식각함으로써 스토리지 패턴(14)을 형성한다.
제1b도는 제2포레지스트 패턴(15)을 형성하는 단계를 도시한다. 상기 제1포토레지스트 패턴(13)을 제거한 후, 결과물 전면에 포토레지스트를 다시 도포한다. 이어서, 상기 포토레지스트를 노광 및 현상하여 커패시터의 스토리지전극과 기판과의 콘택부위를 노출시키는 제2포토레지스트 패턴(15)을 형성한다.
제1c도는 콘택홀(16)을 형성하는 단계를 도시한다. 상기 제2포토레지스트 패턴(15)을 식각마스크로 사용하여 노출된 제1절연막(12)을 식각함으로써 상기 기판(10)의 소정부위를 노출시키는 콘택홀(16)을 형성한다. 상기 콘택홀(16)은 상기 스토리지 패턴(14)의 폭보다 좁은 폭으로써 형성된다. 이어서, 상기 제2포토레지스트 패턴(15)을 제거한다.
제1d도는 제1도전층(18) 및 제2절연막(20)을 형성하는 단계를 도시한다. 상기 결과물 상에 도전물질. 예컨데 불순물이 도우프된 폴리실리콘을 침적하여 제1도전층(18)을 형성한다. 이때, 상기 제1도전층(18)은 상기 콘택홀(16)을 완전히 매립하면서 상기 제1절연막(12)을 기준으로 일정한 두께를 갖도록 형성된다. 이어서, 상기 결과물 상에, 상기 제1도전층(18)을 구성하는 물질과는 식각율이 다른 절연물질, 예컨대 산화물을 침적함으로써 제2절연막(20)을 형성한다.
제1e도는 CMP방법에 의해 상기 제2절연막(20)과 제1도전층(18)을 한꺼번에 폴리싱하는 단계를 도시한다.
제1f도는 커패시터의 스토리지전극(30)을 형성하는 단계를 도시한다. 습식식각 공정으로 상기 제2절연막(20)을 제거하여 커패시터 스토리지전극(30)을 형성한다. 이때, 상기 제1절연막(12)도 소정깊이로 식각됨으로써 상기 스토리지전극(30)의 저면이 노출되어 유효 커패시터면적이 더욱 증대된다.
제2a도 내지 제2d도는 본 발명의 제2실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들로서, 이중 실린더 스택 커패시터를 제조하는 경우를 설명하고 있다.
제2a도는 스페이서(22)를 형성하는 단계를 도시한다. 상술한 제1실시예에서 제1a도 내지 제1d도를 참조하여 설명한 방법들을 동일하게 실시한 후, 제2절연막(20)을 이방성 식각함으로써 제1도전층(18)의 단차부에 제2절연막으로 이루어진 스페이서(22)를 형성한다.
제2b도는 상기 스페이서(22)가 형성된 결과물 상에 제2도전층(24) 및 제3절연막(26)을 차례로 형성하는 단계를 도시한다. 이때, 상기 제3절연막(26)을 구성하는 물질은 상기 제2절연막(20)을 구성하는 물질과는 식각율이 갖고 제1 및 제2도전층(18, 24)을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것이 바람직하다.
제2c도는 CMP 방법으로 상기 제3절연막(26), 제2도전층(24), 스페이서(22) 및 제1도전층(18)을 한꺼번에 폴리싱하는 단계를 도시한다.
제2d도는 습식식각 공정으로 상기 제3절연막(26) 및 스페이서(22)를 제거하여 이중-실린더를 갖는 커패시터의 스토리지전극(30)을 형성하는 단계를 도시한다.
따라서, 상술한 바와 같이 본 발명에 의한 반도체장치의 커패시터 제조방법의하면, 다마신 공정을 이용하여 커패시터의 스토리지전극을 패터닝함으로써 유효 커패시터 면적을 용이하게 증가시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (5)
- 반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 소정깊이로 식각하여 스토리지 패턴을 형성하는 단계; 상기 스토리지 패턴을 통해 노출된 제1절연막 부위를 식각하여 상기 스토리지 패턴의 폭보다 좁은 폭을 갖고 상기 기판의 소정부위를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물 상에 제1도전층 및 제2절연막을 차례로 형성하는 단계; 화학기계폴리싱(CMP) 방법으로 상기 제2절연막 및 제1도전층을 폴리싱하는 단계; 및 상기 제2절연막을 제거하여 커패시터의 스토리지전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2절연막을 구성하는 물질로 상기 제1도전층을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1절연막을 커패시터 스토리지전극의 적층높이만큼 식각하여 상기 스토리지 패턴을 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제1항에 있어서, CMP 방법으로 상기 제2절연막 및 제1도전층을 식각하는 단계 전에, 상기 제2절연막을 이방성 식각하여 상기 제1도전층의 단차부에 제2절연막으로 이루어진 스페이서를 형성하는 단계; 및 상기 스페이서가 형성된 결과물 상에 제2도전층 및 제3절연막을 차례로 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 스페이서, 제2도전층 및 제3절연막을 형성하는 단계들을 1회 이상 반복하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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