KR960003772B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 일실시예의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 소오스 3' : 드레인
4 : 게이트 실리콘 5 : 게이트 전극
6,8 : 절연층 7,9 : 폴리실리콘막
10 : 전하보존전극 11 : 유전막
12 : 플레이크 전극 13 : 콘택홀
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집직화에 따라 고축적 용량이 요구되나 셀 면적의 감소로 인하여 면적과 비례하게 되는 캐패시터 확보에 따라 DRAM의 제조방법이 변천하여 오고 있다.
종래의 전하보존전극 형성 방법은 전하보존전극의 표면적을 넓게 하기 위하여 전하보존전극을 입체적으로 형성하는 수단으로 보통 두꺼운 절연층을 도포하고 콘택홀을 형성하여 상기 전하보존전극을 형성하게 된다.
그러나 상기 종래의 전하보존전극 형성은 인접 비트선과의 절연을 위한 스페이서(spacer) 형성등 공정의 복잡성을 야기하게 된다.
상기 문제점을 해결하기 위하여 본 발명은 전하보존전극의 콘택홀 식각시 실리콘을 SF6가스 사용으로 등방성 식각을 하여 캐패시터를 입체적으로 만들어 높은 축적 용량을 갖는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
따라서 상기 목적을 해결하기 위하여 본 발명은 반도체 소자의 캐패시터 제조방법에 있어서, 반도체 기판에 소자 분리 절연막을 형성하고 게이트 산화막과 게이트 전극을 소정의 크기로 형성한 다음에 소오스 및 드레인을 형성하고 제 1 절연층을 증착하는 제 1 단계, 상기 제 1 단계후에 제 1 폴리실리콘막과 제 2 절연층을 차례로 증착하여 전하보존전극을 콘택홀을 마스크 패턴하여 상기 제 2 절연층을 상기 콘택홀 크기로 식각하는 제 2 단계, 상기 제 2 단계후에 상기 제 1 폴리실리콘막을 상기 콘택홀의 크기 보다 넓은 폭으로 식각하고 상기 제 1 절연층을 상기 콘택홀의 크기와 같은 폭으로 식각하는 제 3 단계, 상기 제 3 단계 후에 제 2 폴리실리콘막을 증착하여 전하보존전극 형성을 위해 소정의 크기로 상기 제 2 폴리실리콘막을 선택 식각하고 상기 제 2 절연층과 상기 잔류된 제 1 폴리실리콘막을 모두 식각하는 제 4 단계, 및 상기 제 4 단계 후에 유전막과 플레이트전극을 차례로 상기 전하보존전극에 증착하는 제 5 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 1은 반도체기판, 2는 소자 분리 절연막, 3은 소오스 3'는 드레인, 4는 게이트 산화막, 5는 게이트 전극, 6,8은 절연층, 7,9는 폴리실리콘막, 10은 전하보존전극, 11은 유전막, 12는 플레이트 전극, 13은 콘택홀을 각각 나타낸다.
우선 제 1 도(a)는 반도체 기판(1)에 소자 분리 절연막(2)을 형성하고 게이트 산화막(4)과 게이트 전극(5)을 차례로 증착하여 예정된 크기로 형성한 다음에 소오스(3) 및 드레인(3')을 형성하고 제 1 절연층(6), 제 1 폴리실리콘막(7), 제 2 절연층(8)을 차례로 증착한 단면도이다.
제 1 도(b)는 상기 제 2 절연층(8)을 증착한 후에 마스크로 전하보존전극을 접촉시키기 위한 콘택홀(13)을 마스크 패턴하여 상기 제 2 절연층(8), 제 1 폴리실리콘막(7), 제 1 절연층(6)을 차례로 식각한 단면도인데, 이때 상기 제 2 절연층(8)과 제 1 절연(6)은 비등방성 식각을 하여 최초의 전하보존 콘택 마스크 패턴 크기인 상기 콘택홀(13)과 같은 크기의 수직으로 식각되게 한다. 그리고 상기 제 1 폴리실리콘막(7)을 식각할 때 SF6가스를 사용하여 등방성을 식각함으로써 상기 콘택홀(13)의 크기 보다 크게 식각되게 한다.
제 1 도(c)는 상기 콘택홀(13)을 형성한 후에 제 2 폴리실리콘막(9)을 증착한 단면도이다.
제 1 도(d)는 상기 제 2 폴리실리콘막(9)을 증착한 후에 상기 제 2 폴리실리콘막(9)을 소정의 크기로 마스크 패턴하여 식각함으로써 전하보존전극(10)을 형성하고, 상기 제 2 절연층(8)의 모두 습식 식각한 다음에 상기 잔류된 제 1 폴리실리콘막(7)을 식각한 후에 유전막(11)과 플레이트전극(12)을 차레로 증착한 단면도이다.
상기 본 발명의 일실시예에 있어서의 캐패시터 형성 방법을 간편한 제조공정으로 높은 축적용량을 갖는 캐패시터를 만들 수 있는 효과가 있다.
Claims (2)
- 반도체 소자의 캐패시터 제조방법에 있어서, 반도체 기판(1)에 소자 분리 절연막(2)을 형성하고 게이트 산화막(4)과 게이트 전극(5)을 소정의 크기로 형성한 다음에 소오스(3) 및 드레인(3')을 형성하고 제 1 절연층(6)을 증착하는 제 1 단계, 상기 제 1 단계후에 제 1 폴리실리콘막(7)과 제 2 절연층(8)을 차례로 증착하여 전하보존전극용 콘택홀(13)을 마스크 패턴하여 상기 제 2 절연층(8)을 상기 콘택홀(13) 크기로 식각하는 제 2 단계, 상기 제 2 단계후에 상기 제 1 폴리실리콘막(7)을 상기 콘택홀(13)의 크기 보다 넓은 폭으로 식각하고 상기 제 1 절연층(6)을 상기 콘택홀(13)의 크기와 같은 폭으로 식각하는 제 3 단계, 상기 제 3 단계후에 제 2 폴리실리콘막(9)을 증착하여 전하보존전극(10) 형성을 위해 소정의 크기로 상기 제 2 폴리실리콘막(9)을 선택 식각하고 상기 제 2 절연층(8)과 상기 잔류된 제 1 폴리실리콘막(9)을 모두 식각하는 제 4 단게, 및 상기 제 4 단계후에 유전막(11)과 플레이트전극(12)을 차례로 상기 전하보존적극(10)에 증착하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계의 제 2 절연층(8)과 상기 제 3 단계의 제 1 절연층(6)의 비등방성 식각을 하고 상기 제 3 단계의 제 1 폴리실리콘막(7) 식각은 SF6가스를 이용한 등방성 식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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