KR960005250B1

KR960005250B1 - 캐비티-캐패시터 형성방법

Info

Publication number: KR960005250B1
Application number: KR1019920019905A
Authority: KR
Inventors: 박해성; 김일옥
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-10-28
Filing date: 1992-10-28
Publication date: 1996-04-23
Also published as: KR940010347A

Abstract

내용 없음.

Description

캐비티-캐패시터 형성방법

제1도 종래기술에 의한 캐비티-캐패시터 형성의 단면도.

제2a도 내지 제2j도는 본발명에 의한 캐비티-캐패시터 제조 공정을 도시한 단면도로서,

제2a도는 기판 상부에 제1폴리실리콘층, 산화막 및 제1감광막 패턴을 적층한 상태의 단면도,

제2b도는 콘택홀을 형성한후, 제2폴리실리콘층을 증착한 상태의 단면도.

제2c도는 제2폴리실리콘층의 소정두께를 식각하여 요홈을 형성한 상태의 단면도.

제2d도는 스페이셔용 산화막을 전체구조 상부에 증착한 단면도.

제2e도는 스페이서용 산화막을 식각하여 요홈 측벽에 스페이서 산화막(Spacer Oxide)를 형성한 상태의 단면도.

제2f도는 스페이서 산화막을 식각장벽으로하여 제2폴리실리콘측을 일정두께 식각하여 홈을 형성한 단면도.

제2g도는 캐비티용 산화막을 전체구조 상부에 증착한 단면도.

제2h도는 캐비티용 산화막의 소정부분을 제거하여 캐비티용 산화막 패턴을 형성한 단면도.

제2i도는 저장전극용 저3폴리실리콘층을 증착하고, 패턴공정으로 저장전극을 형성한 단면도.

제2j도는 캐비티 산화막 패턴을 습식식각으로 제거한 후, 캐패시터 유전체막과 플래이트 전극용 폴리실리콘층을 증착하여 캐피시터를 형성한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2, 3 : 절연층

3 : 제1폴리실리콘층 4 : 산화막

5 : 제1감광막 패턴 6 : 콘택홀

7 : 제2폴리실리콘층 8 : 요홈

9 : 스페이서용 산화막 10 : 스페이서 산화막

11 : 홈 13 : 캐비티용 산화막

13A : 캐비티용 산화막 패턴 14 : 제2감광막 패턴

15 : 제3폴리실리콘층 16 : 제3감광막 패턴

17, 35 : 캐패시터 유전체막 18 : 플래이트 전극용 폴리실리콘층

20, 34 : 저장전극 30 : MOSFET

31 : 필드 산화막 33 : 저장전극용 콘택홀

36 : 플래이트 전극

본 발명은 고집적 반도체 소자인 DRAM 셀의 캐피시터 제조방법에 관한 것으로, 특히 캐비터(cavity)구조를 갖는 전하저장전극 제조방법에 관한 것이다.

기억소자인 DRAM 셀(cell)특성을 향상시키기 위해서는 저장 캐패시터 용량이 커서 캐피시터 내부에 많은 양의 전하를 저장하는 것이 좋은데, DRAM이 점점 고집적화되면서 셀이 차지하는 면적이 상대적으로 줄어듦에 따라, 셀 캐피시터가 차지하는 면적도 줄어들어서 셀의 특성이 저하되므로 좁은 면적내에 큰 용량의 캐패시터를 얻기 위해 저장전극 내부에 캐비티를 형성하여 저장전극 외부표면 뿐만 아니라 내부표면도 캐피시터 유효 면적으로 사용하게 되었다.

종래의 캐비티 구조를 갖는 캐피시터를 첨부된 제1도를 참조하여 설명하기로 한다.

제1도는 실리콘 기판(1)에 필드산화막(31)을 형성하고 게이트전극, 소오스 및 드레인을 갖는 MOSFET(30)를 형성하고, 전체구조에 절연층(32)을 도포하고, 소정부분의 절연층(32)을 식각하여 저장전극용 콘택홀(33)을 형성한 다음, 캐비티 구조를 갖는 저장전극(34)을 형성하고, 저장전극(34)의 내부 및 외부 표면에 캐패시터 유전체막(35)을 형성하고, 플래이트 전극(36)을 형성한 것을 도시한 단면 사시도로서, 저장 전극용 콘택홀(33)의 크기가 0.3㎛이하의 직경을 갖게되면 콘택홀(33)에 저장전극(34)용 폴리실리콘이 매립되기 때문에 캐비티의 구조가 평면적으로 형성되어 캐피시터의 용량 증대의 한계가 있음을 알 수 있다.

따라서, 본 발명은 캐비티 구조를 갖는 저장전극의 표면적을 극대화 시키기 위하여 스페이서 산화막을 이용하여 저장전극의 콘택홀의 소정부분까지 캐비티를 형성하는 캐비티-캐패시터 형성방법을 제공하는데 그 목적이 있다.

이하, 본 발명을 제2a도 내지 제2j도를 참조하여 캐비티-캐패시터 제조공정을 상세히 설명하기로 한다.

제2a도는 실리콘 기판(1)상부에 형성된 MOSFET(도시안됨)과 상부의 저장전극과 절연시키기 위해 절연층(2)을 형성하고 그 상부에 저장전극용 제1폴리실리콘층(3)과 산화막(4)을 적층시킨 다음, 산화막(4) 상부에 저장전극 콘택마스크용 제1감광막 패턴(5)을 형성한 단면도이다.

제2b도는 제2a도 공정후에 콘택영역의 산화막(4), 폴리실리콘층(3), 절연층(2)을 식각하여 실리콘 기판(1)이 노출된 콘택홀(6)을 형성한 다음, 상기 제1감광막패턴(5)을 제거하고, 전체구조 상부에 제2폴리실리콘층(7)을 증착하여 콘택홀(6)을 매립하는 동시에 산화막(4) 상부면까지 형성한 단면도이다.

제2c도는 상기 제2폴리실리콘층(7)을 에치백하되 제1폴리실리콘층(3)의 소정두께가 노출되기까지 에치하여 요홈(8)을 형성한 단면도이다.

제2d도는 전체구조 상부에 스페이서용 산화막(9)을 증착한 것을 나타낸 단면도이다.

제2e도는 상기 스페이서용 산화막(9)을 건식식각하여 제1폴리실리콘층(3) 측벽에 스페이서 산화막(10)을 형성한 단면도이다.

제2f도는 제2e도 공정으로 노출된 산화막(4)과 스페이서 산화막(10)을 마스크로하여 콘택홀(6)에 매립된 제2폴리실리콘층(7)을 식각하되, 실리콘 기판(1)이 노출되지 않도록 제거한 홈(11)을 형성한 단면도이다.

제2g도는 전체구조 상부에 캐비티용 산화막(13)을 증착한 단면도이다.

제2h도는 캐비티용 산화막(13) 상부에 캐비티 마스크용 제2감광막패턴(14)을 형성한후, 노출된 캐비티용 산화막(13)과 그 하부의 산화막(3)을 각각 식각하여 캐비티용 산화막 패턴(13A)을 형성한 단면도이다.

제2i도는 상기 제2감광막 패턴(14)을 제거한 다음, 전체구조 상부에 저장전극용 제3폴리실리콘층(15)을 증착한 후, 그 상부에 저장전극 마스크용 제2감광막 패턴(16)을 형성하고, 노출된 저장전극용 제3폴리실리콘층(15)과 제1폴리실리콘층(3)을 식각하여 저장전극(20) 패턴을 형성한 단면도이다.

제2j도는 상기 저장전극용 제3감광막 패턴(16)을 제거한후, 저장전극(20)내부의 캐비티용 산화막 패턴(13A), 스페이서 산화막(10) 및 산화막(4)을 습식식각으로 제거하고 저장전극(20)의 캐비티 표면과 외부표면에 캐피시터 유전체막(17)을 형성한 다음, 플래이트 전극용 폴리실리콘층(18)을 저장전극(20)이 캐비티와 외부표면의 유전체막 상부에 증착한 상태의 단면도이다.

상기한 본발명에 의하면 저장전극 내부에 형성되는 캐비티를 콘택홀에 채워진 폴리실리콘층까지 형성함으로써 캐피시터의 유효표면적을 증대시켜 캐패시터 용량을 증대시킨다.

본 발명은 공정의 신규개발없이, 종래의 기술에 스페이서 산화막을 형성시키는 기술을 접목하여 저장전극용 폴리실리콘의 일정부분을 식각하므로 인하여 종래의 기술에서 저장전극 콘택홀의 직경이 0.3㎛이하일때는 홀 내에 캐비티가 형성되지 못하던 것을 보완하여 홀 내부에도 캐비티를 만들 수 있게 하였다.

이로인해, 동일 면적에 캐피시터를 형성할 경우, 저장전극의 표면적이 종래의 저장전극에 비해 증가함으로써, 캐비티-캐패시터의 용량증대의 한계를 극복할 수가 있다.

Claims

DRAM의 캐비티-캐패시터 제조공정에 있어서, 절연층(2)상부에 제1폴리실리콘층(3)과 산화막(4)을 적층하고, 콘택홀 마스크용 제1감광막 패턴(5)을 형성하는 단계와, 콘택홀 영역의 산화막(4), 제1폴리실리콘층(3), 절연층(2)을 식각하여 콘택홀(6)을 형성하고, 제1감광막 패턴(5)을 제거한후, 제2폴리실리콘층(7)을 증착하는 단계와, 제2폴리실리콘층(7)을 식각하되 제1폴리실리콘층(3)의 일정두께가 노출되기까지 식각하여 요홈(8)을 형성하는 단계와, 전체구조 상부에 스페이서용 산화막(9)을 증착한 다음, 이 스페이서용 산화막(9)을 식각하여 요홈 측벽에 스페이서 산화막(10)을 형성하는 단계와, 상기 공정으로 노출된 산화막(4)과 스페이서 산화막(10)을 마스크로하여 노출된 제2폴리실리콘층(7)의 일정두께를 식각하여 홈(11)을 형성하는 단계와, 전체구조 상부에 캐비티용 산화막(13)을 증착하고 캐비티 마스크용 제2감광막 패턴(14)을 이용하여 캐비티용 산화막(13)의 소정부분을 제거함으로써 캐비티용 산화막 패턴(13A)을 형성하는 단계와, 캐비티용 산화막 패턴(13A) 상부에 제3폴리실리콘층(15)을 증착한 다음, 저장전극용 제3감광막 패턴(16)을 이용하여 제3폴리실리콘층(15)과 제1폴리실리콘층(3)의 소정부분을 제거하여 저장전극(20)을 형성하는 단계와, 저장전극(20)내부에 있는 캐비티용 산화막 패턴(13A), 스페이서 산화막(10) 및 산화막(4)을 습식식가으로 제거하고 저장전극의 내부, 외부표면에 캐패시터 유전체막(17)을 형성하고, 캐피시터 유전체막(17)상부에 플래이트 전극용 폴리실리콘층(18)을 증착하는 단계로 이루어지는 것을 특징으로 하는 캐비티-캐피시터 형성방법.