KR0143711B1 - 반도체 소자의 전하저장전극 제조 방법 - Google Patents

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 공정에 관한 것이며, 레이아웃 손실을 방지하여 충분한 캐패시턴스를 확보하며, 캐패시터의 구조적 안정성을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명은, 상호 접속된 다수의 전도층으로 이루어진 전하자장 전극을 포함하는 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 하부층 공정을 마친 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 전하자장 전극 콘택혹을 형성하는 제2 단계; 상기 제2 단계 수행후 전체구조 상부에 제1 전도막을 형성하는 제3 단계; 상기 제1 전도막 상에 다수의 희생막 및 전도막을 교대로 적충시키는 제4 단계; 상기 다수의 희생막 및 전도막과, 상기 제1 전도막을 선택 식각하여 전하자장 전극을 정의하되, 식각면을 다라 다수의 요홈이 형성되도록 하는 제5 단계; 상기 제5 단계 수행후 상기 요홈을 매립하여 상기 제1 전도막과 상기 다수의 희생막 및 전도막에 접하는 제2 전도막을 형성하는 제6 단계; 상기 희생막을 습식 제거하는 제7 단계; 상기 다수의 전도층 및 상기 제2 전도막 표면에 유전막 및 플레이트 전극을 형성하는 제8 단계를 포함하여 이루어진다.

Description

반도체 소자의 캐패시터 제조방법

제 1 도 내지 제 8 도는 본 발명의 일실시예에 따른 전하저장 전극 형성 공정도

*도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드 산화막

3 : 게이트 산화막 4A : 게이트 전극

5 : 절연층 스페이서 6 : 소오스/드레인 확산 영역

7, 9 : 층간절연막 8 : 비트라인

10, 12, 14, 15, 15A : 폴리실리콘막

11, 13 : 희생 산화막 16 : 유전막

17 : 플레이트 전극 18 : 실리콘 질화막

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 공정에 관한 것이다.

일반적으로, DRAM을 비롯한 반도체 소자의 고집적화에 따라 단위 셀(cell)의 면적이 감소하게 되었으며, 이에 따라 동작 특성을 유지하기 위한 캐패시터의 충분한 캐패시턴스를 확보하는 것이 고집적화에 수반되는 과제로 부각되고 있다.

이를 위하여 단위 셀의 면적을 증가시키지 않으면서 캐패시터의 유효 표면적을 증가시키기 위하여 적층(stack)형, 원통(Cylinder)형, 지느러미(Fin)형, 공동(Cavity)형 등의 3차원 구조의 캐패시터를 제시하여 왔다.

이중 다수의 층으로 구성된 공동형 캐패시터는 전하자장 전극의 내부에서도 유효 표면적을 얻을 수 있어 비교적 큰 캐패시턴스를 얻을 수 있다. 그러나 각 층의 연결과 전체구조의 지지를 위하여 전하자장 전극의 측면에도 소정 두께의 전도층을 형성해야 하기 때문에 공정 마진을 확보하기 위해서는 상기 전하자장 전극 측면 전도층의 두께만큼의 레이아웃 면적에서의 손실을 피할 수 없었으며, 이로 인하여 고집적화된 반도체 소자의 동작 특성에 충분한 캐패시턴스를 확보하기 어려운 문제점이 있었다.

또한 이러한 문제점을 고려하여 상기 전하저장 전극 측면 전도층의 두께를 얇게 가져갈 경우, 캐패시터를 지지하는 지지력이 떨어져 캐패시터가 붕괴하는 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 레이아웃 손실을 방지하여 충분한 캐패시턴스를 확보하는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

또한 본 발명은 캐패시터의 구조적 안정성을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 상호 접속된 다수의 전도층으로 이루어진 전하저장전극을 포함하는 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 하부층 공정을 마친 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 전하자장 전극 콘택혹을 형성하는 제2 단계; 상기 제2 단계 수행후 전체구조 상부에 제1 전도막을 형성하는 제3 단계; 상기 제1 전도막 상에 다수의 희생막 및 전도막을 교대로 적충시키는 제4 단계; 상기 다수의 희생막 및 전도막과, 상기 제1 전도막을 선택 식각하여 전하자장 전극을 정의하되, 식각면을 다라 다수의 요홈이 형성되도록 하는 제5 단계; 상기 제5 단계 수행후 상기 요홈을 매립하여 상기 제1 전도막과 상기 다수의 희생막 및 전도막에 접하는 제2 전도막을 형성하는 제6 단계; 상기 희생막을 습식 제거하는 제7 단계; 상기 다수의 전도층 및 상기 제2 전도막 표면에 유전막 및 플레이트 전극을 형성하는 제8 단계를 포함하여 이루어진다.

이하, 첨부된 도면 제 1 도 내지 제 8 도를 참조하여 본 발명을 상세히 설명하면 다음과 같다.

먼저, 제 1 도에 도시된 바와 같이 실리콘 기판(1)에 필드 산화막(2)을 형성한후 게이트 산화막(3), 게이트 전극(4A), 절연층 스페이서(Spacer)(5), 소오스/드레인 확산 영역(6, 6')으로 이루어진 모스 트랜지스터(MOSFET)를 형성하고, 전체구조 상부에 평탄화된 층간절연막(7)을 증착한다. 이어서 비트라인(Bit Line)(8)을 드레인 확산 영역(6')에 접속시키고, 전체구조 상부에 다시 평탄화된 층간절연막(9) 및 식각 베리어(barrier)인 실리콘 질화막(18)을 차례로 증착한다. 계속하여 소오스 확산 영역(6)을 노출시키는 콘택홀을 형성하고 전도성 폴리실리콘막(10)을 콘택시킨다.

다음으로, 제 2 도에 도시된 바와 같이 폴리실리콘막(10) 상에 희생 산화막(11), 폴리실리콘막(12), 희생 산화막(13) 및 폴리실리콘막(14)을 차례로 증착하여 적층 구조를 형성한다.

계속하여, 제 3 도에 도시된 바와 같이 사진 및 식각 공정을 실시하여 폴리실리콘막(14), 희생 산화막(13), 폴리실리콘막(12), 희생 산화막(11) 및 폴리실리콘막(10)을 차례로 선택 식각한다. 선택 식각후의 평면도를 제 4 도에 도시하였으며, 도시된 바와 같이 각각의 변에 요홈이 형성되도록 한다. 제 3 도 및 이하의 도면에서는 절단선 A-A'를 따른 단면을 도시한다.

이어서, 제 5 도에 도시된 바와 같이 요홈이 완전히 매립될 때까지 전체구조 상부에 폴리실리콘막(15)을 증착한다.

다음으로, 제 6 도에 도시된 바와 같이 등방성 식각(Isotropic Etch)을 실시하여 요홈에 매립된 폴리실리콘막(15A) 만을 남기고 나머지 폴리실리콘막(15)을 제거한다. 제 7 도는 제 6 도의 평면도를 도시한 것으로, 도시된 바와 같이 각각의 요홈이 폴리실리콘막(15A)이 형성되어 전하자장 전극을 구성하는 상하의 폴리실리콘막(14, 12, 10)을 연결하게 됨을 알 수 있다.

이어서, 제 8 도에 도시된 바와 같이 희생 산화막(11, 13)을 습식 식각(Wet Etch)을 통해 제거한다. 이때, 요홈에 형성된 폴리실리콘막(15A)은 그대로 남아 상하의 폴리실리콘막(14, 12, 10)으로 이루어진 전하자장 전극을 지지하는 기둥으로 이용된다. 계속하여, 폴리실리콘막(14, 12, 10, 15A) 표면에 유전막(16) 및 플레이트(Plate) 전극(17)을 차례로 증착한다.

본 발명의 다른 실시예는 상술한 일 실시예에서 희생 산화막(11, 13)의 습식 제거시 폴리실리콘막(10) 하부의 실리콘 질화막(18) 및 층간절연막(9)의 일부를 식각하여 언더컷(under cut) 영역을 형성하는 것으로, 전하자장 전극의 유효 표면적을 더욱 증가시킬 수 있다.

이상에서 설명한 본 발명의 전술한 실시예 및 첨부된 도면에 의해 한저되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 캐패시터 구조의 안정성을 확보하는 동시에 고집적 반도체 소자의 동작 특성을 유지하기 위한 충분한 캐패시턴스를 확보할 수 있으며, 이로 인하여 고집적 메모리 소자의 개발을 가능하게 하는 효과가 있다.

Claims (2)

1. 상호 접속된 다수의 전도층으로 이루어진 전하저장전극을 포함하는 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 공정을 마친 반도체 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 전하자장 전극 콘택혹을 형성하는 제2 단계; 상기 제2 단계 수행후 전체구조 상부에 제1 전도막을 형성하는 제3 단계; 상기 제1 전도막 상에 다수의 희생막 및 전도막을 교대로 적충시키는 제4 단계; 상기 다수의 희생막 및 전도막과, 상기 제1 전도막을 선택 식각하여 전하자장 전극을 정의하되, 식각면을 다라 다수의 요홈이 형성되도록 하는 제5 단계; 상기 제5 단계 수행후 상기 요홈을 매립하여 상기 제1 전도막과 상기 다수의 희생막 및 전도막에 접하는 제2 전도막을 형성하는 제6 단계; 상기 희생막을 습식 제거하는 제7 단계; 및 상기 다수의 전도층 및 상기 제2 전도막 표면에 유전막 및 플레이트 전극을 형성하는 제8 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조방법.
2. 제 1항에 있어서, 상기 제7 단계에서, 상기 제 1 전도층 하부의 상기 층간절연막의 일부가 식각되어 언더컷 영역이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.