JPH10163455A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
半導体素子のキャパシタ及びその製造方法Info
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- JPH10163455A JPH10163455A JP9325723A JP32572397A JPH10163455A JP H10163455 A JPH10163455 A JP H10163455A JP 9325723 A JP9325723 A JP 9325723A JP 32572397 A JP32572397 A JP 32572397A JP H10163455 A JPH10163455 A JP H10163455A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 工程マージン及び素子の平坦化に有利である
とともに、容量を効率よく増大させることができる半導
体素子のキャパシタ及びその製造方法を提供すること。 【解決手段】 平坦に形成させた底部層の中央部に１つ
のシリンダを形成させ、その両側に２つのシリンダを形
成させ、計３つのシリンダで下部電極を形成させた。
とともに、容量を効率よく増大させることができる半導
体素子のキャパシタ及びその製造方法を提供すること。 【解決手段】 平坦に形成させた底部層の中央部に１つ
のシリンダを形成させ、その両側に２つのシリンダを形
成させ、計３つのシリンダで下部電極を形成させた。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシタに関するもので、特に容量を効率よく増加させ、
製造工程を単純化したメモリへの使用に適したキャパシ
タ及びその製造方法に関するものである。
パシタに関するもので、特に容量を効率よく増加させ、
製造工程を単純化したメモリへの使用に適したキャパシ
タ及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体基板に素子とともに組み
込まれるキャパシタの構造は、スタック型とトレンチ型
とに分けられ、スタック型は、さらにフィン構造とシリ
ンダ（筒型）構造、ボックス構造などに分けられる。シ
リンダ構造のキャパシタは、ストレージノード電極をシ
リンダ状に形成したものをいう。６４Ｍ級以上のメモリ
においては、通常、シリンダ構造のキャパシタを採択し
ている。容量の効率的な確保のためである。シリンダ構
造のキャパシタは、ストレージノード電極を構成するシ
リンダの個数及び形態に応じて、１．０シリンダ型キャ
パシタ、１．５シリンダ型キャパシタ、２．０シリンダ
型キャパシタ等に分けられる。
込まれるキャパシタの構造は、スタック型とトレンチ型
とに分けられ、スタック型は、さらにフィン構造とシリ
ンダ（筒型）構造、ボックス構造などに分けられる。シ
リンダ構造のキャパシタは、ストレージノード電極をシ
リンダ状に形成したものをいう。６４Ｍ級以上のメモリ
においては、通常、シリンダ構造のキャパシタを採択し
ている。容量の効率的な確保のためである。シリンダ構
造のキャパシタは、ストレージノード電極を構成するシ
リンダの個数及び形態に応じて、１．０シリンダ型キャ
パシタ、１．５シリンダ型キャパシタ、２．０シリンダ
型キャパシタ等に分けられる。
【０００３】上記のようなそれぞれのシリンダ型キャパ
シタの特徴を以下に記載する。１．０シリンダ型キャパ
シタは、シリンダが１つであるため、表面積の増加に限
界がある。そのため、キャパシタの蓄積容量を確保する
面で不利である。２．０シリンダ型キャパシタは、２つ
のシリンダを形成するので、工程数が多くなって収率及
び製造工程の面で不利である。そして、１．５シリンダ
型キャパシタの場合では、エッチング工程時に、形状の
調整が容易でない。
シタの特徴を以下に記載する。１．０シリンダ型キャパ
シタは、シリンダが１つであるため、表面積の増加に限
界がある。そのため、キャパシタの蓄積容量を確保する
面で不利である。２．０シリンダ型キャパシタは、２つ
のシリンダを形成するので、工程数が多くなって収率及
び製造工程の面で不利である。そして、１．５シリンダ
型キャパシタの場合では、エッチング工程時に、形状の
調整が容易でない。
【０００４】以下、添付図面に基づいて従来の技術の半
導体素子のキャパシタの製造工程について説明する。図
１、図２は従来の半導体素子のキャパシタの工程断面図
である。まず、図１（ａ）に示すように、不純物拡散領
域及びセルトランジスタ等の形成された（図示せず）シ
リコン基板１０上に酸化膜等の絶縁物質を堆積して第１
絶縁膜１１を形成する。次いで、その上にシリコン窒化
膜１２を形成してその上に感光膜Ｐ／Ｒを塗布しパター
ニングする。そのパターニングされた感光膜をマスクに
用いてシリコン窒化膜１２と第１絶縁膜１１を選択的に
除去してストレージノードコンタクトホール１３を形成
する。
導体素子のキャパシタの製造工程について説明する。図
１、図２は従来の半導体素子のキャパシタの工程断面図
である。まず、図１（ａ）に示すように、不純物拡散領
域及びセルトランジスタ等の形成された（図示せず）シ
リコン基板１０上に酸化膜等の絶縁物質を堆積して第１
絶縁膜１１を形成する。次いで、その上にシリコン窒化
膜１２を形成してその上に感光膜Ｐ／Ｒを塗布しパター
ニングする。そのパターニングされた感光膜をマスクに
用いてシリコン窒化膜１２と第１絶縁膜１１を選択的に
除去してストレージノードコンタクトホール１３を形成
する。
【０００５】次いで、図１（ｂ）に示すように、ストレ
ージノードコンタクトホール１３を形成させた基板の上
に所定の厚さの第１ポリシリコン層１４を形成する。そ
の上にＣＶＤ法で酸化膜を堆積して第２絶縁膜１５を形
成する。次いで、第２絶縁膜１５の上に感光膜Ｐ／Ｒを
塗布し、それをパターニングして第２絶縁膜１５及び第
１ポリシリコン層を選択的に除去して第１ストレージノ
ード電極１４を形成する。さらに、感光膜を除去して、
図２（ｃ）に示すように、パターニングされた第２絶縁
膜１５及びシリコン窒化膜１２の全面に第２ポリシリコ
ン層１６を形成する。その第２ポリシリコン層をエッチ
バックして第２絶縁膜１５の側面に側壁形態の第２スト
レージノード電極１６を形成する。
ージノードコンタクトホール１３を形成させた基板の上
に所定の厚さの第１ポリシリコン層１４を形成する。そ
の上にＣＶＤ法で酸化膜を堆積して第２絶縁膜１５を形
成する。次いで、第２絶縁膜１５の上に感光膜Ｐ／Ｒを
塗布し、それをパターニングして第２絶縁膜１５及び第
１ポリシリコン層を選択的に除去して第１ストレージノ
ード電極１４を形成する。さらに、感光膜を除去して、
図２（ｃ）に示すように、パターニングされた第２絶縁
膜１５及びシリコン窒化膜１２の全面に第２ポリシリコ
ン層１６を形成する。その第２ポリシリコン層をエッチ
バックして第２絶縁膜１５の側面に側壁形態の第２スト
レージノード電極１６を形成する。
【０００６】さらに、図２（ｄ）に示すように、第２ス
トレージノード電極１６と第１ストレージノード電極１
４で囲まれた第２絶縁膜１５を湿式エッチング工程で除
去してキャパシタの下部電極１４、１６を形成する。図
示していないが、その後、下部電極の上に誘電膜と上部
電極を堆積してキャパシタ（１．０シリンダ構造の）を
完成する。
トレージノード電極１６と第１ストレージノード電極１
４で囲まれた第２絶縁膜１５を湿式エッチング工程で除
去してキャパシタの下部電極１４、１６を形成する。図
示していないが、その後、下部電極の上に誘電膜と上部
電極を堆積してキャパシタ（１．０シリンダ構造の）を
完成する。
【０００７】図３、４に基づき、従来の技術の他の半導
体素子のキャパシタについて説明する。まず、図３
（ａ）に示すように、不純物拡散領域及びセルトランジ
スタ等の形成された（図示せず）シリコン基板１７上に
酸化膜等の絶縁物質を堆積して第１絶縁膜１８を形成す
る。その上に感光膜（図示せず）を塗布し、パターニン
グする。そのパターニングされた感光膜をマスクとして
第１絶縁膜１８を選択的に除去してストレージノードコ
ンタクトホールを形成する。次いで、ストレージノード
コンタクトホールを含む第１絶縁膜１８の上に第１ポリ
シリコン層１９を形成し、その上にＣＶＤ法で酸化膜を
堆積して第２絶縁膜２０を形成する。その第２絶縁膜２
０の上に感光膜Ｐ／Ｒを塗布しパターニングして第２絶
縁膜２０を選択的に除去して、図示のように、矩形の形
状で残るようにする。
体素子のキャパシタについて説明する。まず、図３
（ａ）に示すように、不純物拡散領域及びセルトランジ
スタ等の形成された（図示せず）シリコン基板１７上に
酸化膜等の絶縁物質を堆積して第１絶縁膜１８を形成す
る。その上に感光膜（図示せず）を塗布し、パターニン
グする。そのパターニングされた感光膜をマスクとして
第１絶縁膜１８を選択的に除去してストレージノードコ
ンタクトホールを形成する。次いで、ストレージノード
コンタクトホールを含む第１絶縁膜１８の上に第１ポリ
シリコン層１９を形成し、その上にＣＶＤ法で酸化膜を
堆積して第２絶縁膜２０を形成する。その第２絶縁膜２
０の上に感光膜Ｐ／Ｒを塗布しパターニングして第２絶
縁膜２０を選択的に除去して、図示のように、矩形の形
状で残るようにする。
【０００８】そして、パターニングされた第２絶縁膜２
０を含む第１ポリシリコン層１９の全面に、図３（ｂ）
のように第２ポリシリコン層２１を形成する。したがっ
て、その第２ポリシリコン層２１矩形の形状で残った第
２絶縁膜２０の部分で突出した状態に形成される。その
部分以外は第１ポリシリコン層１９と一体になるのはい
うまでもない。さらにその上に、図３（ｃ）に示すよう
に、第３絶縁膜２２を薄く形成する。その第３絶縁膜２
２をエッチバックして、図４（ｄ）に示すように、第２
絶縁膜２０により矩形に形成された第２ポリシリコン層
２１の側面にのみ残り、絶縁側壁２３となる。
０を含む第１ポリシリコン層１９の全面に、図３（ｂ）
のように第２ポリシリコン層２１を形成する。したがっ
て、その第２ポリシリコン層２１矩形の形状で残った第
２絶縁膜２０の部分で突出した状態に形成される。その
部分以外は第１ポリシリコン層１９と一体になるのはい
うまでもない。さらにその上に、図３（ｃ）に示すよう
に、第３絶縁膜２２を薄く形成する。その第３絶縁膜２
２をエッチバックして、図４（ｄ）に示すように、第２
絶縁膜２０により矩形に形成された第２ポリシリコン層
２１の側面にのみ残り、絶縁側壁２３となる。
【０００９】その後、前記第１ポリシリコン層１９及び
第２ポリシリコン層２１をエッチングする。その際、第
１ポリシリコン層１９の厚さより第２ポリシリコン層２
１の厚さが薄いため、矩形に形成されている第２絶縁膜
２０上の第２ポリシリコン層２１が除去され、第２絶縁
膜２０が露出される。さらに、エッチングが進むと、第
２絶縁膜２０と第３絶縁膜２２による絶縁側壁２３がマ
スクとして働き、第２絶縁膜２０と絶縁側壁２３の下側
以外すべてのポリシリコン層が除去され図４（ｅ）に示
す形状になる。
第２ポリシリコン層２１をエッチングする。その際、第
１ポリシリコン層１９の厚さより第２ポリシリコン層２
１の厚さが薄いため、矩形に形成されている第２絶縁膜
２０上の第２ポリシリコン層２１が除去され、第２絶縁
膜２０が露出される。さらに、エッチングが進むと、第
２絶縁膜２０と第３絶縁膜２２による絶縁側壁２３がマ
スクとして働き、第２絶縁膜２０と絶縁側壁２３の下側
以外すべてのポリシリコン層が除去され図４（ｅ）に示
す形状になる。
【００１０】最後に、第２絶縁膜２０と第３絶縁膜とを
除去すると、図４（ｆ）に示すように、中央部分に突出
部を有し、その両側にわずかに離れて薄く、中央突出部
より高く延びた両腕部を有する形状のキャパシタのスト
レージノード電極（１．５シリンダ構造の）が形成され
る。同様に、図示していないが、ストレージノード電極
の上には誘電膜と上部電極とが堆積される。
除去すると、図４（ｆ）に示すように、中央部分に突出
部を有し、その両側にわずかに離れて薄く、中央突出部
より高く延びた両腕部を有する形状のキャパシタのスト
レージノード電極（１．５シリンダ構造の）が形成され
る。同様に、図示していないが、ストレージノード電極
の上には誘電膜と上部電極とが堆積される。
【００１１】
【発明が解決しようとする課題】上述した従来の技術の
半導体素子のキャパシタの製造工程では容量を高めるた
めにシリンダ構造を多く採択するが、このような構造で
は下部電極の表面積を増加させるためにはポリシリコン
層の高さを高くしなければならない。ということはシリ
ンダ状の形状のまま高くすることであり、不安定な形状
となるとともに、一方では半導体装置は平坦化が要求さ
れているので不利であり、このような方法でキャパシタ
の容量を増大させるのは限界がある。そして、シリンダ
の形態を変えて容量を増加させることもできるが、これ
は素子が高集積化の傾向により充分な工程マージンを確
保し難いため、実効性がない。
半導体素子のキャパシタの製造工程では容量を高めるた
めにシリンダ構造を多く採択するが、このような構造で
は下部電極の表面積を増加させるためにはポリシリコン
層の高さを高くしなければならない。ということはシリ
ンダ状の形状のまま高くすることであり、不安定な形状
となるとともに、一方では半導体装置は平坦化が要求さ
れているので不利であり、このような方法でキャパシタ
の容量を増大させるのは限界がある。そして、シリンダ
の形態を変えて容量を増加させることもできるが、これ
は素子が高集積化の傾向により充分な工程マージンを確
保し難いため、実効性がない。
【００１２】本発明は、上記した従来の技術の半導体素
子のキャパシタの問題を解決するためになされたもの
で、その目的は、工程マージン及び素子の平坦化の側面
で有利であるとともに、容量を効率よく増大させること
ができる半導体素子のキャパシタを提供するとともにそ
れを製造する方法を提供することである。
子のキャパシタの問題を解決するためになされたもの
で、その目的は、工程マージン及び素子の平坦化の側面
で有利であるとともに、容量を効率よく増大させること
ができる半導体素子のキャパシタを提供するとともにそ
れを製造する方法を提供することである。
【００１３】
【課題を解決するための手段】本発明による半導体素子
のキャパシタは、キャパシタの下部電極が、トランジス
タの不純物拡散領域のいずれか１つにコンタクトされる
プラグ層に連結された底部層とその底部層の周辺部から
立ち上がり、外周面と内周面を有する壁層からなる第１
ストレージノード電極と、底部層の長軸方向の両方向へ
の延長部とそこから立ち上がり外周面と内周面を有する
壁層からなるそれぞれの第２ストレージノード電極とか
らなることを特徴とする。
のキャパシタは、キャパシタの下部電極が、トランジス
タの不純物拡散領域のいずれか１つにコンタクトされる
プラグ層に連結された底部層とその底部層の周辺部から
立ち上がり、外周面と内周面を有する壁層からなる第１
ストレージノード電極と、底部層の長軸方向の両方向へ
の延長部とそこから立ち上がり外周面と内周面を有する
壁層からなるそれぞれの第２ストレージノード電極とか
らなることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面に基づき、本発明
実施形態の半導体素子のキャパシタ及びその製造工程に
ついて詳細に説明する。図５ないし図６は本実施形態に
よる半導体素子のキャパシタの工程断面図であり、図７
は本実施形態のキャパシタの平面図と長・短軸方向での
構造断面図である。本実施形態の半導体素子のキャパシ
タは、現在の半導体製造工程のパターンの寸法及びマス
ク製造技術、エッチング工程等の様々な条件を顧慮し
て、工程マージン、容量の確保、素子の平坦化等に最も
有利であるように最適化したものであり、まずその構造
について以下に記載する。本実施形態は、メモリ素子に
利用するもので、メモリを構成するトランジスタの不純
物領域に電気的に接続される。図６ｅが本実施形態のキ
ャパシタの下部電極が形成された状態の図であり、半導
体基板３０に形成させた不純物領域を含むトランジスタ
などが形成された上にそれらを絶縁するための層間絶縁
膜３１、その上に形成された窒化膜３２、第１絶縁膜３
３の上に本実施形態であるキャパシタが形成されてい
る。ただし、第１絶縁膜３３は最後の工程で除去される
ので、キャパシタはこの窒化膜３２の上に出ている。キ
ャパシタは不純物拡散領域につながるストレージノード
コンタクトホール３４に埋め込まれて連結された底部層
３５ａに形成された第１ストレージノード電極３７ａ
と、同様に底部層３５ａに第１ストレージノード電極３
７ａに続けて、その両側に形成される第２ストレージノ
ード電極３７ｂとを有する。この第１、第２ストレージ
ノード電極でキャパシタの下部電極を形成する。
実施形態の半導体素子のキャパシタ及びその製造工程に
ついて詳細に説明する。図５ないし図６は本実施形態に
よる半導体素子のキャパシタの工程断面図であり、図７
は本実施形態のキャパシタの平面図と長・短軸方向での
構造断面図である。本実施形態の半導体素子のキャパシ
タは、現在の半導体製造工程のパターンの寸法及びマス
ク製造技術、エッチング工程等の様々な条件を顧慮し
て、工程マージン、容量の確保、素子の平坦化等に最も
有利であるように最適化したものであり、まずその構造
について以下に記載する。本実施形態は、メモリ素子に
利用するもので、メモリを構成するトランジスタの不純
物領域に電気的に接続される。図６ｅが本実施形態のキ
ャパシタの下部電極が形成された状態の図であり、半導
体基板３０に形成させた不純物領域を含むトランジスタ
などが形成された上にそれらを絶縁するための層間絶縁
膜３１、その上に形成された窒化膜３２、第１絶縁膜３
３の上に本実施形態であるキャパシタが形成されてい
る。ただし、第１絶縁膜３３は最後の工程で除去される
ので、キャパシタはこの窒化膜３２の上に出ている。キ
ャパシタは不純物拡散領域につながるストレージノード
コンタクトホール３４に埋め込まれて連結された底部層
３５ａに形成された第１ストレージノード電極３７ａ
と、同様に底部層３５ａに第１ストレージノード電極３
７ａに続けて、その両側に形成される第２ストレージノ
ード電極３７ｂとを有する。この第１、第２ストレージ
ノード電極でキャパシタの下部電極を形成する。
【００１５】上記キャパシタの下部電極は、第１ストレ
ージノード電極３７ａと第２ストレージノード３７ｂと
からなり、第１ストレージノード電極は不純物拡散領域
のいずれか１つに中心部が連結されている底部層を有す
るとともにその底部層の周辺部から立ち上がり外周面と
内周面とを有する第１シリンダ層と、そして第１シリン
ダ層の底部層の長軸方向の両側に延びた部分から立ち上
がり、同様に外周面と内周面を有する壁層からなるそれ
ぞれの第２シリンダ層とで構成される（図７参照）。す
なわち、本実施形態キャパシタの下部電極は、中央の第
１シリンダ層とその両側の第２シリンダ層との３つのシ
リンダ層で形成されている。いうまでもなく下部電極の
表面には誘電膜と上部電極とが積層されている。
ージノード電極３７ａと第２ストレージノード３７ｂと
からなり、第１ストレージノード電極は不純物拡散領域
のいずれか１つに中心部が連結されている底部層を有す
るとともにその底部層の周辺部から立ち上がり外周面と
内周面とを有する第１シリンダ層と、そして第１シリン
ダ層の底部層の長軸方向の両側に延びた部分から立ち上
がり、同様に外周面と内周面を有する壁層からなるそれ
ぞれの第２シリンダ層とで構成される（図７参照）。す
なわち、本実施形態キャパシタの下部電極は、中央の第
１シリンダ層とその両側の第２シリンダ層との３つのシ
リンダ層で形成されている。いうまでもなく下部電極の
表面には誘電膜と上部電極とが積層されている。
【００１６】前記の底部層はその下側に形成された窒化
膜３２と第１絶縁膜３３の厚さ分だけ離隔される。そし
て、第１シリンダ層の長軸方向の両側にそれぞれ形成さ
れる第２シリンダ層はその幅が第１シリンダ層より小さ
く、第２シリンダ層の長軸方向は第１シリンダ層の長軸
方向と垂直となる。そして、各シリンダ層の内周面は底
部層と直角であり、外周面は丸みを有する側壁形態に形
成される。
膜３２と第１絶縁膜３３の厚さ分だけ離隔される。そし
て、第１シリンダ層の長軸方向の両側にそれぞれ形成さ
れる第２シリンダ層はその幅が第１シリンダ層より小さ
く、第２シリンダ層の長軸方向は第１シリンダ層の長軸
方向と垂直となる。そして、各シリンダ層の内周面は底
部層と直角であり、外周面は丸みを有する側壁形態に形
成される。
【００１７】以下、上記のように構成された本実施形態
の半導体素子のキャパシタの製造工程について説明す
る。まず、不純物拡散領域とゲート電極とを備えたセル
トランジスタなどが形成された半導体基板３０の上に層
間絶縁膜３１を形成する。その層間絶縁膜３１上に窒化
膜３２と第１絶縁膜３３とを順次積層する。第１絶縁膜
３３は本実施形態においては酸化膜を使用する。次い
で、図５（ａ）に示すように、第１絶縁膜３３、窒化膜
３２、及び層間絶縁膜３１を選択的にエッチングして、
第１絶縁膜３３の表面からトランジスタの不純物領域に
達するストレージノードコンタクトホール３４を形成す
る。
の半導体素子のキャパシタの製造工程について説明す
る。まず、不純物拡散領域とゲート電極とを備えたセル
トランジスタなどが形成された半導体基板３０の上に層
間絶縁膜３１を形成する。その層間絶縁膜３１上に窒化
膜３２と第１絶縁膜３３とを順次積層する。第１絶縁膜
３３は本実施形態においては酸化膜を使用する。次い
で、図５（ａ）に示すように、第１絶縁膜３３、窒化膜
３２、及び層間絶縁膜３１を選択的にエッチングして、
第１絶縁膜３３の表面からトランジスタの不純物領域に
達するストレージノードコンタクトホール３４を形成す
る。
【００１８】そして、図５（ｂ）に示すように、ストレ
ージノードコンタクトホール３４を含む第１絶縁膜３３
の全面に第１ポリシリコン層３５を５００〜１０００Å
の厚さに形成する。このとき第１ポリシリコン層は図示
のようにコンタクトホール３４の中に埋め込まれ、不純
物領域に達する。この第１ポリシリコン層３５の表面に
酸化膜をほぼ２０００〜６０００Åの厚さに堆積して第
２絶縁膜３６を形成する。次いで、第２絶縁膜３６上
に、ワードラインの形成時に用いられたワードラインマ
スクを使用して、例えばネガティブ感光膜でリバース・
トーン(reverse tone)パターニングし、それをマスクに
用いて第２絶縁膜３６をゲート電極、すなわちワードラ
インと同じ幅だけ選択的に除去する。この第２絶縁膜３
６の除去工程は、タイムエッチングを利用せずに、第１
ポリシリコン層３５をエンドポイントとしてエッチング
する。本実施形態ではワードラインマスクを使用した
が、それを使用しないで、別のマスクを使用することも
当然できる。その際、パターンの寸法は任意に変更する
ことができる。その場合にも工程のマージンは十分に確
保される。スペース／ラインのパターンの寸法が０．２
５μｍ／０．３５μｍである場合には、０．２５μｍ／
０．２５μｍのパターンの寸法を有するマスクを制作し
て使用できる。
ージノードコンタクトホール３４を含む第１絶縁膜３３
の全面に第１ポリシリコン層３５を５００〜１０００Å
の厚さに形成する。このとき第１ポリシリコン層は図示
のようにコンタクトホール３４の中に埋め込まれ、不純
物領域に達する。この第１ポリシリコン層３５の表面に
酸化膜をほぼ２０００〜６０００Åの厚さに堆積して第
２絶縁膜３６を形成する。次いで、第２絶縁膜３６上
に、ワードラインの形成時に用いられたワードラインマ
スクを使用して、例えばネガティブ感光膜でリバース・
トーン(reverse tone)パターニングし、それをマスクに
用いて第２絶縁膜３６をゲート電極、すなわちワードラ
インと同じ幅だけ選択的に除去する。この第２絶縁膜３
６の除去工程は、タイムエッチングを利用せずに、第１
ポリシリコン層３５をエンドポイントとしてエッチング
する。本実施形態ではワードラインマスクを使用した
が、それを使用しないで、別のマスクを使用することも
当然できる。その際、パターンの寸法は任意に変更する
ことができる。その場合にも工程のマージンは十分に確
保される。スペース／ラインのパターンの寸法が０．２
５μｍ／０．３５μｍである場合には、０．２５μｍ／
０．２５μｍのパターンの寸法を有するマスクを制作し
て使用できる。
【００１９】次いで、図６（ｃ）に示すように、第２絶
縁膜３６のエッチング工程でマスクに使われた感光膜を
除去し、パターニングされた第２絶縁膜３６を含む第１
ポリシリコン層３５上に感光膜を再び塗布し、ストレー
ジノードマスクを使用して感光膜をパターニングする。
そのパターニングされた感光膜をマスクとして第２絶縁
膜３６及び第１ポリシリコン層３５を選択的にエッチン
グしてストレージノード電極の底部層３５ａを形成す
る。このエッチング形状は図示のように、ストレージノ
ードコンタクトホールを中心として一定の長さと幅で長
方形状に残るようにする。すなわち、図示のように、分
離されている第２絶縁膜３６の一つのブロックとその両
隣ブロックの端の部分だけを残す。また、図示しない図
面に垂直な方向でも所定の幅で分離させ、この第１ポリ
シリコン層３５のパターニング工程により隣接するセル
間のキャパシタを互いに分離する。そのとき、図示しな
いが図面に垂直な底部層３５ａの縁の部分も露出させ
る。すなわち、ストレージノードマスクは１つのキャパ
シタの平面的大きさを決めるマスクである。そして、こ
のストレージノードマスクを用いたストレージノードの
パターニング時に、長軸方向（図示での左右方向）での
縮小(shrinkage )を少なくすればするほど、キャパシタ
の容量は増加するので、位相反転マスク（ＰＳＭ）を使
用することが好ましい。
縁膜３６のエッチング工程でマスクに使われた感光膜を
除去し、パターニングされた第２絶縁膜３６を含む第１
ポリシリコン層３５上に感光膜を再び塗布し、ストレー
ジノードマスクを使用して感光膜をパターニングする。
そのパターニングされた感光膜をマスクとして第２絶縁
膜３６及び第１ポリシリコン層３５を選択的にエッチン
グしてストレージノード電極の底部層３５ａを形成す
る。このエッチング形状は図示のように、ストレージノ
ードコンタクトホールを中心として一定の長さと幅で長
方形状に残るようにする。すなわち、図示のように、分
離されている第２絶縁膜３６の一つのブロックとその両
隣ブロックの端の部分だけを残す。また、図示しない図
面に垂直な方向でも所定の幅で分離させ、この第１ポリ
シリコン層３５のパターニング工程により隣接するセル
間のキャパシタを互いに分離する。そのとき、図示しな
いが図面に垂直な底部層３５ａの縁の部分も露出させ
る。すなわち、ストレージノードマスクは１つのキャパ
シタの平面的大きさを決めるマスクである。そして、こ
のストレージノードマスクを用いたストレージノードの
パターニング時に、長軸方向（図示での左右方向）での
縮小(shrinkage )を少なくすればするほど、キャパシタ
の容量は増加するので、位相反転マスク（ＰＳＭ）を使
用することが好ましい。
【００２０】次いで、図６（ｄ）に示すように、感光膜
を除去した後、パターニングされた第２絶縁膜３６と底
部層３５ａの露出している表面及び第１絶縁膜３３の表
面にポリシリコンをほぼ５００〜１０００Åの厚さに堆
積して第２ポリシリコン層３７を形成する。次いで、図
６（ｅ）に示すように、その第２ポリシリコン層３７を
異方性エッチングして残された第２絶縁膜３６の側面に
底部層３５ｂの周辺部から第１シリンダ層が立ち上がる
ように形成された第１ストレージノード電極３７ａと、
第１ストレージノード電極３７ａの両側にさらに広がっ
ているブロック３６の端が残っていた底部層３５ａの部
分から立ち上がるように第２シリンダ層が形成された第
２ストレージノード電極３７ｂが形成される。そして、
第２絶縁膜３６を除去して、第１ストレージノード電極
３７ａと第２ストレージノード電極３７ｂからなるキャ
パシタの下部電極を形成する。図６ｅでの左右両端の第
２ストレージノードの外側のシリンダ層の底は底部層３
５ａと連結されている。すなわち、第１ストレージノー
ド３７ａと第２ストレージノード３７ｂは底部層３５ａ
で連結されている。次いで、図示していないが、後工程
で、下部電極の上に誘電膜と上部電極を順次形成してキ
ャパシタを完成する。
を除去した後、パターニングされた第２絶縁膜３６と底
部層３５ａの露出している表面及び第１絶縁膜３３の表
面にポリシリコンをほぼ５００〜１０００Åの厚さに堆
積して第２ポリシリコン層３７を形成する。次いで、図
６（ｅ）に示すように、その第２ポリシリコン層３７を
異方性エッチングして残された第２絶縁膜３６の側面に
底部層３５ｂの周辺部から第１シリンダ層が立ち上がる
ように形成された第１ストレージノード電極３７ａと、
第１ストレージノード電極３７ａの両側にさらに広がっ
ているブロック３６の端が残っていた底部層３５ａの部
分から立ち上がるように第２シリンダ層が形成された第
２ストレージノード電極３７ｂが形成される。そして、
第２絶縁膜３６を除去して、第１ストレージノード電極
３７ａと第２ストレージノード電極３７ｂからなるキャ
パシタの下部電極を形成する。図６ｅでの左右両端の第
２ストレージノードの外側のシリンダ層の底は底部層３
５ａと連結されている。すなわち、第１ストレージノー
ド３７ａと第２ストレージノード３７ｂは底部層３５ａ
で連結されている。次いで、図示していないが、後工程
で、下部電極の上に誘電膜と上部電極を順次形成してキ
ャパシタを完成する。
【００２１】上記のような工程で形成された本実施形態
の半導体素子のキャパシタの平面形状を図７の上側に示
す。平面図で斜線を引いた部分は、それぞれのストレー
ジノードの中に底部層３５ａが露出されている部分であ
り、その周辺がシリンダを形成している壁面である。図
示のように、キャパシタの長軸方向ではストレージノー
ド電極が３つのシリンダが並んでいる構造で、短軸方向
では２つのシリンダ層が並んだ構造である。上記のよう
に、長軸方向と短軸方向とで並んでいるシリンダの個数
が異なるのは、短軸方向よりスペースのマージンの大き
い長軸のスペースを充分に活用できるため、同じ工程下
でもキャパシタの容量を増大させ得るからである。
の半導体素子のキャパシタの平面形状を図７の上側に示
す。平面図で斜線を引いた部分は、それぞれのストレー
ジノードの中に底部層３５ａが露出されている部分であ
り、その周辺がシリンダを形成している壁面である。図
示のように、キャパシタの長軸方向ではストレージノー
ド電極が３つのシリンダが並んでいる構造で、短軸方向
では２つのシリンダ層が並んだ構造である。上記のよう
に、長軸方向と短軸方向とで並んでいるシリンダの個数
が異なるのは、短軸方向よりスペースのマージンの大き
い長軸のスペースを充分に活用できるため、同じ工程下
でもキャパシタの容量を増大させ得るからである。
【００２２】
【発明の効果】本発明による半導体素子のキャパシタ
は、次のような効果を奏する。キャパシタを構成するス
トレージノード電極がいずれかの一方向で少なくともシ
リンダが３つが並んでいる形態とすることにより、シリ
ンダの高さをさほど高くせずとも容量を増加させること
ができ、また、本発明方法は、シリンダ構造を有するス
トレージノード電極の高さを決定する絶縁膜のエッチン
グの時に、時間を制御せずにエンドポイントを感知する
方法で進めることができるのでエッチング工程のマージ
ンを極大化させる効果がある。さらに、本発明方法は、
一部に既存のワードラインマスクを使用することができ
るので、コスト節減の効果がある。
は、次のような効果を奏する。キャパシタを構成するス
トレージノード電極がいずれかの一方向で少なくともシ
リンダが３つが並んでいる形態とすることにより、シリ
ンダの高さをさほど高くせずとも容量を増加させること
ができ、また、本発明方法は、シリンダ構造を有するス
トレージノード電極の高さを決定する絶縁膜のエッチン
グの時に、時間を制御せずにエンドポイントを感知する
方法で進めることができるのでエッチング工程のマージ
ンを極大化させる効果がある。さらに、本発明方法は、
一部に既存のワードラインマスクを使用することができ
るので、コスト節減の効果がある。
【図１】 従来の半導体素子のキャパシタの工程断面
図。
図。
【図２】 従来の半導体素子のキャパシタの工程断面
図。
図。
【図３】 従来の他の半導体素子のキャパシタの工程断
面図。
面図。
【図４】 従来の他の半導体素子のキャパシタの工程断
面図。
面図。
【図５】 本発明実施形態の半導体素子のキャパシタの
工程断面図。
工程断面図。
【図６】 本発明実施形態の半導体素子のキャパシタの
工程断面図。
工程断面図。
【図７】 本発明実施形態のキャパシタの平面図と長・
短軸による構造断面図
短軸による構造断面図
３０ 半導体基板 ３１ 層間絶縁膜 ３２ 窒化膜 ３３ 第１絶縁膜 ３４ ストレージノードコンタクトホール ３５ 第１ポリシリコン層 ３６ 第２絶縁膜 ３７ 第２ポリシリコン層 ３７ａ 第１ストレージノード電極 ３７ｂ 第２ストレージノード電極
Claims (5)
- 【請求項１】 ２つの不純物拡散領域を備えた多数のト
ランジスタを有するＤＲＡＭのキャパシタにおいて、 そのキャパシタの下部電極が、前記不純物拡散領域のい
ずれか１つにコンタクトされるプラグ層に連結された底
部層とその底部層の周辺部から立ち上がり、外周面と内
周面を有する壁層からなる第１ストレージノード電極
と、底部層の長軸方向の両方向への延長部とそこから立
ち上がり外周面と内周面を有する壁層からなるそれぞれ
の第２ストレージノード電極とからなることを特徴とす
る半導体素子のキャパシタ。 - 【請求項２】 下部電極の底部層は、その下側に形成さ
れた絶縁層と一定の間隙を置いて離隔されることを特徴
とする請求項１に記載の半導体素子のキャパシタ。 - 【請求項３】 ２つの不純物拡散領域を備えた多数のト
ランジスタを等を含む半導体基板上に層間絶縁膜、窒化
膜、第１絶縁膜を順次に形成する工程と、 不純物拡散領域の一方が露出されるように第１絶縁膜、
窒化膜、層間絶縁膜を選択的に除去してストレージノー
ドコンタクトホールを形成する工程と、 前記ストレージノードコンタクトホールを埋めるように
第１絶縁膜の全面に第１ポリシリコン層を形成する工程
と、 前記第１ポリシリコン層上に第２絶縁膜を形成し、前記
トランジスタのゲート電極のパターニング時に使われた
マスクを利用して第２絶縁膜を選択的に除去する工程
と、 前記第２絶縁膜を含む第１ポリシリコン層の全面に感光
膜を塗布し、ストレージノードマスクを用いて前記感光
膜をパターニングする工程と、 前記パターニングされた感光膜をマスクに用いて第２絶
縁膜及び第１ポリシリコン層を選択的にエッチングする
工程と、 前記パターニングされた第２絶縁膜、第１ポリシリコン
層を含む全面に第２ポリシリコン層を形成し、その層を
エッチバックする工程と、 を備えることを特徴とする半導体素子のキャパシタの製
造方法。 - 【請求項４】 ワードラインマスクを用いた第２絶縁膜
のエッチング工程は、ワードラインのパターニング時に
使われた感光膜と逆タイプの感光膜を使用してリバース
・トーンでパターニングし、それをマスクに用いて選択
的にエッチングすることを特徴とする請求項３に記載の
半導体素子のキャパシタの製造方法。 - 【請求項５】 ストレージノードマスクを用いた第１ポ
リシリコン層及び第２絶縁膜のエッチング工程は、キャ
パシタ領域の長軸方向への収縮を防ぐために位相反転マ
スクを用いることを特徴とする請求項３に記載の半導体
素子のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058097A KR100244281B1 (ko) | 1996-11-27 | 1996-11-27 | 반도체 소자의 커피시터 제조방법 |
| KR58097/1996 | 1996-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163455A true JPH10163455A (ja) | 1998-06-19 |
| JP3125187B2 JP3125187B2 (ja) | 2001-01-15 |
Family
ID=19483825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09325723A Expired - Fee Related JP3125187B2 (ja) | 1996-11-27 | 1997-11-27 | 半導体素子のキャパシタの製造方法 |
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| Country | Link |
|---|---|
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| US6717201B2 (en) * | 1998-11-23 | 2004-04-06 | Micron Technology, Inc. | Capacitor structure |
| JP4331359B2 (ja) | 1999-11-18 | 2009-09-16 | 三菱電機株式会社 | 交流型プラズマディスプレイパネルの駆動方法 |
| KR100599051B1 (ko) | 2004-01-12 | 2006-07-12 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 |
| KR100593746B1 (ko) * | 2004-12-24 | 2006-06-28 | 삼성전자주식회사 | 디램의 커패시터들 및 그 형성방법들 |
| CN101467122B (zh) * | 2006-05-24 | 2012-07-04 | 克姆佩棱特科技公司 | 数据分级磁盘位置优化系统和方法 |
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| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
| JPH0621393A (ja) * | 1992-07-06 | 1994-01-28 | Matsushita Electron Corp | 半導体メモリー装置の製造方法 |
| KR960015122B1 (ko) * | 1993-04-08 | 1996-10-28 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 제조방법 |
| KR0132859B1 (ko) | 1993-11-24 | 1998-04-16 | 김광호 | 반도체장치의 커패시터 제조방법 |
| US5688726A (en) * | 1994-08-03 | 1997-11-18 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating capacitors of semiconductor device having cylindrical storage electrodes |
| KR0155790B1 (ko) * | 1994-12-26 | 1998-10-15 | 김광호 | 반도체 메모리장치의 커패시터 제조방법 |
| JP2682509B2 (ja) * | 1995-04-28 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5712202A (en) * | 1995-12-27 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method for fabricating a multiple walled crown capacitor of a semiconductor device |
| TW304290B (en) * | 1996-08-16 | 1997-05-01 | United Microelectronics Corp | The manufacturing method for semiconductor memory device with capacitor |
| KR100244281B1 (ko) * | 1996-11-27 | 2000-02-01 | 김영환 | 반도체 소자의 커피시터 제조방법 |
| TW334611B (en) * | 1997-02-24 | 1998-06-21 | Mos Electronics Taiwan Inc | The processes and structure for trenched stack-capacitor (II) |
| US5854105A (en) * | 1997-11-05 | 1998-12-29 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts |
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1996
- 1996-11-27 KR KR1019960058097A patent/KR100244281B1/ko not_active IP Right Cessation
-
1997
- 1997-04-22 CN CNB971105944A patent/CN1139981C/zh not_active Expired - Fee Related
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- 2001-03-12 US US09/802,910 patent/US6627941B2/en not_active Expired - Fee Related
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- 2002-07-02 US US10/186,673 patent/US6611016B2/en not_active Expired - Fee Related
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- 2003-08-06 US US10/635,025 patent/US20040038491A1/en not_active Abandoned
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