KR20030014832A - 트렌치 커패시터 및 그 제조방법 - Google Patents

Abstract

트렌치 커패시터 및 그 제조방법을 제공한다. 이 커패시터는, 복수의 실리콘층들과 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 갖는 실리콘 기판에 적어도 적층막을 관통하여 내벽에 요철을 갖는 트렌치와, 트렌치 내벽을 덮는 커패시터 유전막 및 트렌치 내부에 커패시터 유전막으로 측벽 및 하부면이 덮인 스토리지 노드 전극을 포함한다. 요철을 갖는 트렌치를 형성하는 방법은, 실리콘 기판 상의 소정영역에 복수의 실리콘층들과 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 형성한다. 이어서, 적어도 적층막을 패터닝하여 트렌치를 형성한다. 실리콘층과 실리콘게르마늄층은 식각선택비를 가지므로 상기 트렌치의 내벽을 요철을 갖는다.

Description

트렌치 커패시터 및 그 제조방법{Trench capacitor and method of fabricating the same}

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로 데이타 저장에 사용되는 트렌치 커패시터 및 그 제조방법에 관한 것이다.

디램(DRAM) 소자에서 커패시터는 정보를 기억하기 위해 일정량의 전하를 저장한다. 현재의 디램 소자의 단위셀은 각각 하나의 트랜지스터와 커패시터로 구성된다. 상기 트랜지스터는 전하의 흐름을 제어하는 스위치 기능을 하고 상기 커패시터는 전하를 저장하는 기능을 한다.

커패시터 구조의 연구에서 중요한 것은 트랜지스터와 커패시터를 3차원적인 공간에 효과적으로 배치하여 단위셀의 면적을 최소화하는 것이다. 커패시터의 구조는 적층구조와 트렌치구조로 구분된다. 적층구조는 트랜지스터가 배치된 반도체 기판 상에 커패시터를 형성하기 때문에 공정이 단순하고, 소프트 에러(soft error)에 강한 장점이 있다. 그러나, 적층구조는 좁은 영역에서 넓은 면적을 얻기 위하여 반도체 기판 상에 높이 형성하여야 한다. 이에 따라, 비트라인 콘택과 스토리지 노드 콘택을 형성할 때, 단차로 인해 식각공정이 어려워진다. 트렌치 구조는 트랜지스터에 인접한 반도체 기판 내에 커패시터가 형성되기 때문에 낮은 단차를 갖는 반도체 장치를 제조할 수 있는 잇점이 있다.

도 1은 종래의 트렌치 커패시터를 갖는 반도체 장치를 설명하기 위한 단면도이다.

도 1을 참조하면, 반도체 기판의 소정영역에 소자분리막(118)이 배치된다. 상기 소자분리막(118)은 활성영역(120)을 한정한다. 상기 활성영역에 트랜지스터 및 커패시터가 배치된다. 상기 트랜지스터의 게이트 전극(126) 양쪽의 활성영역에 소오스(124) 및 드레인(122)이 위치한다. 상기 드레인(122)은 비트라인과 접속한다. 상기 소오스(124)에 인접한 활성영역 내에 커패시터가 배치된다. 상기 커패시터는 커패시터 유전막(114) 및 스토리지 노드 전극(116)을 포함한다. 상기 스토리지 노드 전극(116)은 상기 소오스(124)와 접속된다. 상기 커패시터 유전막(114)과 접촉하는 반도체 기판(100)은 커패시터의 공통전극에 해당한다.

본 발명의 목적은, 좁은 공간에서 넓은 면적을 갖는 커패시터 유전막을 형성할 수 있는 트렌치 커패시터 및 그 제조방법을 제공하는데 있다.

도 1은 종래의 트렌치 커패시터를 갖는 반도체 장치를 설명하기 위한 단면도이다.

도 2는 본 발명에 따른 트렌치 커패시터를 갖는 반도체 장치를 설명하기 위한 단면도이다.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 트렌치 커패시터의 제조방법을 설명하기 위한 공정단면도들이다.

상기 목적을 달성하기 위하여 본 발명은, 넓은 표면적을 갖는 커패시터 유전막을 포함하는 트렌치 커패시터를 제공한다. 이 커패시터는, 복수의 실리콘층들과 상기 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 갖는 실리콘 기판에 적어도 상기 적층막을 관통하여 내벽에 요철을 갖는 트렌치와, 상기 트렌치 내벽을 덮는 커패시터 유전막 및 상기 트렌치 내부에 상기 커패시터 유전막으로 측벽 및 하부면이 덮인 스토리지 노드 전극을 포함한다.

상기 목적을 달성하기 위하여 본 발명은, 트렌치 커패시터의 제조방법을 제공한다. 이 방법은, 실리콘 기판 상의 소정영역에 복수의 실리콘층들과 상기 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 형성한다. 적어도 상기 적층막을 패터닝하여 트렌치를 형성한다. 이어서, 상기 트렌치 내벽에 커패시터 유전막을 형성하고, 상기 트렌치 내벽에 상기 유전막으로 둘러싸인 스토리지 노드 전극을 형성한다. 상기 실리콘층과 상기 실리콘게르마늄층의 식각선택비에 의해 상기 트렌치의 내벽은 요철을 갖는다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 2는 본 발명의 바람직한 실시예에 따른 트렌치 커패시터를 갖는 반도체 장치를 설명하기 위한 단면도이다.

도 2를 참조하면, 본 발명에 따른 반도체 장치는 종래의 반도체 장치와 구조가 거의 같다. 종래의 반도체 장치와 다른 점은 트렌치 커패시터의 측벽에 요철을 갖는 것이다. 도시된 바와 같이, 반도체 기판(200)의 소정영역에 소자분리막(218)이 배치되어 활성영역(220)을 한정한다. 상기 활성영역(220)에 게이트 전극(226), 소오스(224) 및 드레인(222)을 포함하는 트랜지스터가 배치된다. 상기 소오스(224)에 인접하여 반도체 기판(200)내에 트렌치 커패시터가 배치된다. 상기 반도체 기판(200)을 식각한 트렌치(212) 내벽을 커패시터 유전막(214)이 덮고 있다. 상기 트렌치(212)의 내벽은 요철을 갖는다. 따라서, 상기 커패시터 유전막(214)은 종래기술에 비하여 넓은 표면적을 갖는다. 상기 트렌치(212) 내에 상기 커패시터 유전막(214)으로 측벽 및 하부면이 둘러싸인 스토리지 노드 전극(116)이 존재한다. 상기 스토리지 노드 전극(116)은 상기 소오스(224)에 접속된다. 상기 커패시터 유전막(214)과 접촉하는 상기 반도체 기판(200)은 커패시터 하부전극에 해당한다. 즉, 상기 반도체 기판(200), 상기 커패시터 유전막(214) 및 상기 스토리지 노드전극(116)은 트렌치 커패시터를 구성한다. 본 발명에 있어서, 상기 반도체 기판(200)은 실리콘 기판 상에 형성된 적층막(205)을 포함한다. 상기 적층막(205)은 복수의 실리콘층(204)들 및 상기 실리콘층(204)들 사이에 개재된 실리콘게르마늄층들(202)을 포함한다. 상기 실리콘게르마늄층들(202) 각각은 게르마늄의 농도가 하부 및 상부에서 낮고 중심으로 갈 수록 점진적으로 높아지는 것이 바람직하다.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 트렌치 커패시터의 제조방법을 설명하기 위한 공정단면도들이다.

도 3을 참조하면, 실리콘 기판(200) 상에 적층막(205)을 형성한다. 상기 적층막(205)은 실리콘층(204) 및 실리콘게르마늄층(202)을 교대로 반복된다. 상기 적층막(205)은 에피택시얼 성장방법을 사용하여 형성하는 것이 바람직하다. 즉, 상기 실리콘 기판(200) 상에 실리콘게르마늄 에피택시얼층을 성장시키고, 상기 실리콘게르마늄 에피택시얼층 상에 실리콘 층을 성장시킨다. 상기 실리콘게르마늄층(202) 및 실리콘층(204) 성장과정을 반복하여 상기 적층막(205)을 형성할 수 있다. 상기 적층막(205)의 최상층(206)은 실리콘층으로 형성하는 것이 바람직하다. 또, 상기 최상층(206)의 실리콘층의 두께는 하부에 존재하는 실리콘층들보다 두껍게 형성하는 것이 바람직하다. 이는, 트랜지스터의 정션 및 채널영역이 실리콘층 내에 형성되어 트랜지스터의 특성을 유지하기 위함이다.

상기 실리콘게르마늄층은 게르마늄 함유량을 점진적으로 늘였다가 점진적으로 줄여 성장시킬 수 있다. 상기 게르마늄 함량비는 20%를 넘지않는 것이 바람직하다.

도 4를 참조하면, 상기 적층막(205) 상에 포토레지스트 패턴(208)을 형성한다. 상기 포토레지스트 패턴(208)은 소정의 상기 적층막(205)을 노출시킨다. 이어서, 상기 포토레지스트 패턴(208)을 식각마스크로 사용하여 적어도 상기 적층막(205)을 패터닝하여 예비 트렌치(210)를 형성한다. 이 때, 상기 적층막(205)은 이방성 식각을 사용하여 식각한다.

도 5를 참조하면, 상기 포토레지스트 패턴(208)을 식각마스크로 사용하여 상기 예비 트렌치(210)의 내벽을 등방성 식각하여 상기 요철을 갖는 트렌치(212)를 형성한다. 이 때, 상기 실리콘게르마늄층(202)에 함유된 게르마늄의 함량에 따라 상기 실리콘게르마늄층(202)은 상기 실리콘층(204)과 식각선택비를 갖는다. 즉, 상기 실리콘게르마늄층(202)에 함유된 게르마늄의 비가 높을 수록 식각이 촉진되어 상기 예비 트렌치(210) 내벽에 요철을 형성할 수 있다. 상기 등방성 식각은 불소계(fluoric-based), 염소계(chlorine-based) 및 HeO₂가스 등을 사용한 건식시각일 수 있다. 또한, 질산, 초산 및 불산의 혼합액을 사용한 습식식각일 수도 있다.

도 6을 참조하면, 상기 포토레지스트 패턴(208)을 제거하여 상기 적층막(205)을 노출시킨다. 이어서, 상기 트렌치(212)의 내벽에 커패시터 유전막(214)을 콘포말하게 형성하고, 상기 커패시터 유전막(214)으로 둘러싸여진 영역에 도전물을 채워 스토리지 노드 전극(116)을 형성한다.

상술한 바와 같이 본 발명에 따르면 트렌치 커패시터가 차지하는 면적을 증가시키지 않고 커패시터의 정전용량을 증가시킬 수 있다. 따라서, 높은 정전용량을 갖는 커패시터를 구비한 고집적 반도체 장치를 제조할 수 있다.

Claims (7)

1. 복수의 실리콘층들과 상기 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 갖는 실리콘 기판;

   적어도 상기 상부층을 관통하여 내벽에 요철을 갖는 트렌치;

   상기 트렌치 내벽을 덮는 커패시터 유전막;및

   상기 트렌치 내부에 상기 커패시터 유전막으로 측벽 및 하부면에 덮인 스토리지 노드 전극을 포함하는 트렌치 커패시터.
2. 제1 항에 있어서,

   상기 트렌치 내벽의 요철은 상기 트렌치의 하부에 위치하는 것을 특징으로 하는 트렌치 커패시터.
3. 실리콘 기판 상의 소정영역에 복수의 실리콘층들과 상기 실리콘층들 사이에 실리콘게르마늄층이 개재된 적층막을 형성하는 단계;

   적어도 상기 적층막을 패터닝하여 트렌치를 형성하는 단계;

   상기 트렌치 내벽에 커패시터 유전막을 형성하는 단계;및

   상기 트렌치 내벽에 상기 유전막으로 둘러싸인 스토리지 노드 전극을 형성하는 단계를 포함하되, 상기 실리콘층과 상기 실리콘게르마늄층의 식각선택비에 의해 상기 트렌치의 내벽은 요철을 갖는 것을 특징으로 하는 트렌치 커패시터의 형성방법.
4. 제3 항에 있어서,

   상기 실리콘층 및 상기 실리콘게르마늄층은 에피택시얼성장 방법을 사용하여 형성하는 것을 특징으로 하는 트렌치 커패시터의 형성방법.
5. 제3 항에 있어서,

   상기 적층막의 최상층은 실리콘층으로 형성하되 최상층의 실리콘층은 하부의 실리콘층들보다 더 두껍게 형성하는 것을 특징으로 하는 트렌치 커패시터의 형성방법.
6. 제3 항에 있어서,

   상기 트렌치를 형성하는 단계는,

   상기 적층막 상에 소정영역의 상기 적층막을 노출시키는 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 식각마스크로 사용하여 적어도 상기 적층막을 이방성 식각하여 예비 트렌치를 형성하는 단계;

   상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 예비 트렌치의 내벽을 등방성 식각하여 내벽에 요철을 갖는 트렌치를 형성하는 단계; 및

   상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 커패시터의 형성방법.
7. 제6 항에 있어서,

   상기 등방성 식각은 건식식각 및 습식시각 중 선택된 하나인 것을 특징으로 하는 트렌치 커패시터의 형성방법.