KR100436413B1 - 디램 셀 시스템 및 그의 제조방법 - Google Patents

디램 셀 시스템 및 그의 제조방법 Download PDF

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KR100436413B1 KR10-2001-7003837A KR20017003837A KR100436413B1 KR 100436413 B1 KR100436413 B1 KR 100436413B1 KR 20017003837 A KR20017003837 A KR 20017003837A KR 100436413 B1 KR100436413 B1 KR 100436413B1
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프란츠 호프만
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Abstract

본 발명은 디램 셀 시스템 및 그것의 제조방법에 관계한다. 본 발명의 이렘 셀 시스템은 폴드된 비트라인을 갖는다. 4F 표면적의 메모리셀을 제조할 수 있으며 이것은 행과 열을 따라 배열되고 비트라인은 열에 대해 평행하다. 비트라인(7,8)은 열에 대해 평행하다. 제1 워드라인(9,10)은 행을 따라 메모리셀의 인접한 모든 제2 접촉구조물(A)과 접촉한다. 제2 워드라인(12,13)은 나머지 접촉구조물과 접촉한다. 양측 워드라인은 행에 대해 평행하다. 제1 워드라인 중 하나와 제2 워드라인 중 하나는 각각 하나의 행에 겹친다. 워드라인과 비트라인은 절연층(6,11), 절연체(I1, I2) 및 절연 스페이서(Sp1, Sp2)에 의해 격리된다. 워드라인과 비트라인에 대한 접촉점은 자체조절 방식으로 부분적으로 형성된다.

Description

디램 셀 시스템 및 그의 제조방법 {DRAM CELL SYSTEM AND METHOD FOR PRODUCING SAME}
K. 호프만, VLSI-앤트워프, 모델 및 슈왈텅겐(VLSI 디자인: 모델 및 회로, p411-415)(1996)은 소위 폴드된 비트라인을 가진 디램 셀 조립방법을 발표했다. 비교적 큰 벌크 레지스턴스 및 커플링 커패시턴스에 있어서, 서로 근접한 비트라인의 배경노이즈는 유사하다. 폴드된 비트라인을 가진 디램 셀 조립체에서, 판독을 위한 저장 커패시터에 접속되는 비트라인의 신호는 배경노이즈만 포함하는 인접한 비트라인의 신호와 비교된다. 이 두 비트라인이 인접하기 때문에 배경노이즈의 일부가 여과될 수 있다. 따라서, 이러한 미분판독법에 의해 비트라인상의 작은 전압차이를 발생하는 작은 전하량까지도 판독할 수 있게된다. 정보 판독에 필요한 저장커패시터의 최소 커패시턴스는 소위 개방 비트라인을 가진 디램 셀 조립체의 경우 보다 더욱 작다. 판독될 메모리 셀을 어드레스할 워드라인은 인접한 비트라인에 접속되는 메모리셀에 연결되어서는 안되며, 이는 인접 비트라인의 신호가 배경노이즈만 포함해야되기 때문이다. 디램 셀 조립체에서, 메모리셀은 트랜지스터와 저장 커패시터를 포함하며 이들은 서로 이웃하게 배치된다. 첫번째 워드라인 및 두번째 워드라인은 메모리셀 위에 배치된다. 워드라인을 따라 상호 인접한 메모리셀은 첫째 및 둘째 워드라인에 교대접속된다. 그 말단에는 각종 메모리셀의 트랜지스터와 저장 커패시터가 역시 워드라인을 따라 교대배열되는 방식으로 배열된다. 비트라인은 워드라인에 대해 가로방향으로 진행한다.
T. 오자키 (1기가 비트 디램용 보틀형 커패시터에 관한 0.228㎛2트랜치셀 테크놀로지, IEDM, 1995, 661)는 개방 비트라인을 갖춘 디램 셀 제조방법에 대해 발표하였다. 메모리셀은 직렬연결된 평면형 트랜지스터 및 저장 커패시터를 포함한다. 공동의 전원/유출지역을 구비한 2개의 평면형 트랜지스터는 기판의 함몰부 안에 저장노드가 배치된 2개의 개별 저장 커패시터 사이에 위치한다. 저장 커패시터의 커패시턴스를 증대시키기 위해 제일먼저 함몰부의 상부영역을 형성하고 그 영역의 측벽에는 산화물을 공급한다. 그후, 산화물을 함몰부의 저면부에서 제거하고 그 함몰부를 더 깊게 파서 하부영역을 형성한다. 함몰부의 하부영역은 다시 습식에칭처리로 더 확대시키고 그 결과 하부영역의 단면이 상부영역의 단면보다 더 커지도록 만든다. 하부영역 확장에 의해, 함몰부 면적을 커버하는 커패시터 유전체의 표면적이 확대하여 저장 커패시터의 커패시턴스가 따라서 증가하게 된다.
EP 0 852 396은 패킹밀도의 증가를 위해 메모리셀의 트랜지스터가 메모리셀의 저장 커패시터 위에 배치되는 형태의 디램 셀 조립체를 개시한다. 이 메모리셀의 활성영역은 각 경우마다 기판 상의 배열된 단열구조물에 의해 둘러싸여 있다. 함몰부는 각 메모리셀의 기판 내에 형성되고 저장 커패시터의 저장노드는 상기 함몰부의 하부영역 내에 및 트랜지스터의 게이트전극은 상기 함몰부의 상부영역 내에 배치된다. 트랜지스터의 상부 전원/유출지역, 채널영역 및 하부 전원/유출지역은 기판 내에서 차례대로 적층배열된다. 하부 전원/유출지역은 함몰부의 첫번째 측멱의 저장노드에 접속된다. 단열구조물은 - 함몰부의 첫번째 측벽에 대향하는 - 두번째 측벽과 인접해있고 그 결과 저장노드가 기판에 인접하지 않게된다. 저장 커패시터의 커패시터 전극은 기판내 도판트의 애디퓨전(addiffusion)에 의해 형성된다. T.오자키의 공보에서는 (상기 참조), 함몰부의 하부영역이 이 때 확대된다고 설명하였다. 비트라인은 상부 전원/유출 영역에 인접하고 기판 위에서 실행된다. 게이트 전극은 게이트 유전율 및 단열구조물에 의해 기판에 대해 및 비트라인에 대해 단열처리된다. 게이트 전극은 비트라인 위에서 실행되는 워드라인과 인접한다.
본 발명은 폴드된 비트라인을 가진 디램 셀 조립체의 문제에 근거하여 그것의 워드라인 및 비트라인을 고전도성으로 생성할 수 있고 및 동시에 고패킹필도로 제조할 수 있는 것에 관계한다. 또한 본 발명은 이 제조방법에도 관계한다.
본 발명은 디램(DRAM) 셀 시스템 및 그의 조립방법에 관계한다.
일반적으로 고패킹밀도의 디램 셀을 제조하기 위한 다각적인 노력이 있어왔다. 저장커패시터에 정보가 전하형태로 저장되는 디램 셀의 제조에서 야기되는 문제점은 면적이 작아도 전하신호가 정보 판독시 배경노이즈에 흡수되지 않도록 하기에 충분한 정도의 고커패시턴스를 제공하려는 저장커패시터에 관련한 것이다.
도 1a는 제1층, 2층, 3층, 4층 및 격리구조물이 형성된 후의 기판의 단면을 도시하고;
도 1b는 제4층을 제거하고 보조구조물을 형성한 후의 도 1a에 따른 기판의 단면을 도시하고;
도 2a는 함몰부 및 보조 스페이서의 상부영역이 생성된 후의 도 1b에 따른 기판의 평면도이고; 제2 포토레지스트 마스크의 위치를 도시한다.
도 2b는 도 2a에 따른 처리단계 후의 기판을 관통한 - 도 1a의 단면적에 수직하는 단면적으로 도시하고;
도 3는 보조 스페이서를 둥글게 깎은 도 2a의 평면도이고;
도 4는 함몰부, 커패시터 유전체, 저장노드 및 제3 포토레지스트 마스크가 생성된 후의 도 2a의 단면을 도시하고;
도 5a는 저장노드가 확대되고 트랜지스터, 게이트 유전체, 접속구조물, 제6층, 제1 스페이서 및 제1 절연체의 상부전원/유출지역 및 하부전원/유출지역을 형성한 것을 보여주고;
도 5b는 구조물, 제1 스페이서, 상부전원/유출지역 및 격리구조물을 도시하기 위한 도 2a의 평면도;
도 6a는 비트라인을 형성하는 제7층 및 제8층이 생성된 후의 도 5a의 단면적을 도시하고;
도 6b는 접속구조물, 제1 서페이서, 비트라인 위에 배열되지 않은 제1 절연층의 일부, 제8층 아래에 배열되지 않는 제7층의 일부 및 제8층을 도시하는 도 2a의 평면도;
도 7a는 도 6a의 처리단계후 및 제1 워드라인을 형성할 제9층 및 10층, 제11층, 제2 서페이서 및 제1 단열층가 생성된 후의 도 1의 단면적을 도시하고;
도 7b는 접속구조물, 제1 서페이서 및 제6 포토레지스트 마스크에 의해 커버되지 않는 범위를 도시하는 도 2a의 평면도;
도 8은 접속구조물, 제1 서페이서, 제9층, 제2 서페이서 및 제8 포토레지스트 마스크를 도시하는 도 2a의 평면도;
도 9a는 제2 워드라인을 형성할 제12층 및 제13층, 제14층 및 제3 서페이서가 생성된 후의 도 7a의 단면적을 도시하고;
도 9b는 도 9a의 처리단계 후 - 도 9a에 평행하게 기판을 절단한 단면적으로 도시하고;
도 9c는 접속구조물, 제1 서페이서, 제7층, 제9층 및 제12층을 도시하는 도 2a의 평면도를 도시한다.
상기의 문제는, 기판내에서 메모리셀이 y-축에 평행한 열 ㅁ치 x-축에 평행한 행으로 조립되는 디램 셀을 제조함으로써 해결된다. 열의 메모리셀은 기판의중심부에서 실행되는 비트라인에 접속된다. 행의 메모리셀은 제1 워드라인 및 제2 워드라인에 교대로 접속된다. 또한 메모리셀 각각은 주상 접속구조물을 포함한다. 제1 워드라인이 접속되는 메모리셀의 접속구조물에 있어서, 제1 워드라인의 처음부분은 각각 y-방향으로 즉, y-축에서의 양의 방향으로 오프셋 배열하며, 그 결과 접속 구조물이 이 위에서 중복되나 이에 의해 커버되지는 않는다. 제1 워드라인의 두번째 부분은 스트립형으로써 중심부에서 실행되며 x-축에 사실상 평행하고 이 축상에서 제1 워드라인의 처음부분과 인접한다. 제1 워드라인의 측벽에는 단열용 스페이서가 설치된다. 제2 워드라인의 처음부분은 메모리셀의 서로 이웃한 제1 워드라인의 스페이서 사이에 배치된다. 제2 워드라인이 접속된 메모리셀의 접속구조 중 하나에 있어서, 제2 워드라인의 처음부분은 각각 y-방향의 대향하여 즉, y-축 상의 음의 방향으로 오프셋 배치되며 따라서 메모리의 접속구조는 중복되나 이에 의해 커버되지는 않는다. 제2 워드라인의 두번째 부분은 스트립형이고, 중심부에서 사실상 x-축에 평행하게 진행하며, 이 상에서 제2 워드라인의 처음부분에 인접하고 및 처음 워드라인 및 비트라인 상에 배치된다. 제1 워드라인 및 제2 워드라인은 행을 중복한다.
디램 셀 조립체를 제조하는 방법에 의해 문제가 해결될 수 있으며 여기서 메모리셀은 y-축에 평행한 열 및 x-축에 평행한 행 위에서 형성된다. 주상 접속구조는 각각의 메모리셀을 위해 제조된다. 비트라인은 각각 열의 메모리셀에 접속하도록 형성된다. 제1 단열층이 메모리셀의 접속구조물에 부착된다. 행의 메모리셀의 제2 접속구조의 일부를 노출시키기 위해 제1 단열층에 형성되는 제1 접촉호올은,이 호올이 접속구조물에 대하여 y-방향으로 오프셋 배열되는 방식으로 형성된다. 전도성재료를 침적시켜 제1 접촉호올이 제1 워드라인의 처음부분에 의해 채워지도록 한다. 제2 단열층을 부착한다. 전도성재료 및 제2 단열층을 패턴화하여 제1 워드라인의 두번째 스트립형 부분을 형성하고, 이 스트립형 부분은 x-축에 평행하게 진행하며 그 축상에서 제1 워드라인의 처음부분에 인접 및 제2 절연층에 의해 피복된다. 제1 워드라인의 측벽에 절연 스페이서를 제공한다. 제1 절연층은 제2 절연층 및 스페이서에 대해 선택적으로 에칭처리되며 이 결과, 접속구조물의 나머지 부분이 제2 접촉호올이 형성되는 방식으로 노출되고, 이 호올은 접속구조물에 대해 y-방향으로 대향하여 오프셋 배치된다. 전도성재료를 침적하여 제2 접촉호올이 제2 워드라인의 처음부분에 의해 충전되도록 하고, 이 호올은 제2 워드라인에 인접하는 스페이서 사이에 배치된다. 전도성재료를 패턴화하여 제2 워드라인의 두번째 스트림형 부분을 형성하며, 이 부분은 x-축에 평행하게 진행되고 축 상에서 제2 워드라인의 처음부분과 인접하며 또한 제1 워드라인 및 비트라인 상에 배치된다.
한편으로는 반도체 기판의 질을 저하시키는 함몰부 즉, 불균일한 모서리 부분으로 피복하고 및 다른 한편으로는 반도체 기판의 오염을 피하기 위해 반도체 기판으로부터 일정거리를 두고 배치되어야 하므로, 고전도성 재료 예컨대, WSi, TiSi, MoSi, CoSi, TaSi 등이 반도체 기판에 바람직하게 침적될 수 있다. 따라서, 기판표면의 기계적 손상이나 변형 - 침적에 의한 - 을 면할 수 있다. 더욱더, 비트라인 및 워드라인은 디램 셀 조립체 말단의 트랜지스터의 게이트전극으로서, 전도성 재료를 에칭 등의 방법에 따른 마스크의 조력과 함께 제작되는 층 혹은 층시퀀스를 패턴화하여서 제조할 수 있다. 이 경우, 비트라인 및 워드라인은 소위 평면형 구조를 갖는다.
행의 메모리셀이 제1 워드라인 및 제2 워드라인에 교대접속되고 및 각 비트라인이 열의 메모리셀을 서로 연결시키기 때문에 2개의 메모리셀이 상호인접한 비트라인에 접속하거나 혹은 동일한 워드라인에 동시접속하는 일은 전혀 없다. 디램 셀 조립체는 따라서 폴드된 비트라인을 갖는다.
디램 셀 조립체는 스페이서만 박층 수평단면 즉, 중심부에 평행한 단면으로써 제1 워드라인과 제2 워드라인을 수평으로 구분하는 단면을 갖도록 제작될 수 있기 때문에 고패킹밀도를 가질 수 있다.
비트라인 및 워드라인은 메모리셀의 조립후 생성할 수 있다. 이것은 비트라인 및 워드라인을 금속으로 제작할 수 있으므로, 응용후 예컨대 디램 셀 조립체의 다른 부분의 오염을 일으킬 우려가 있는 고온에서의 처리단계를 생략할 수 있어 바람직하다. 예를들어, Ti, TiN 및 W 을 포함하는 층은 워드라인 및 비트라인의 제조를 위해 패턴화 처리할 수 있다.
워드라인의 제조는 접속구조물에 있어서의 정렬 부정확성과는 무관하다. 워드라인에 의한 접속구조물의 폭넒은 자체정렬 접속은 디램 셀 조립체의 고패킹밀도를 보장해준다. 제1 워드라인 및 제2 워드라인을 형성하기 위한 포토레지스트 마스크의 배열은 접속구조물이 부분적으로 중복되도록 하여, 제2 워드라인의 제조과정에서 스페이서 및 제2 단열층에 대한 에칭효과가 선별적으로 얻어지고, 그 결과제2 워드라인을 위한 접촉호올이 형성될 수 없으며 제2 워드라인에 인접하게 된다. 정렬 부정확성은 접속구조물의 폭의 1/3까지인 것이 바람직하다.
정렬 부정확성에 관한 무감지도에 있어서, 디램 셀 조립체는 고패킹밀도로 제조될 수 있다. 제1 워드라인은 이 조립체의 제작에 이용되는 기술분야에서 구성가능한 최소 특징크기 F에 상당하는 폭을 갖는 것이 바람직하다. 마찬가지의 원리가 제2 워드라인, 인접한 제1 워드라인 간의 거리, 인접한 제2 워드라인 간의 거리 및 접속구조물의 폭에 대해서도 적용된다. 비트라인은 유사하게, F양에 해당하는 폭 및 라인간 거리를 가질 수 있다. 따라서, 디램 셀 조립체의 평면도에서 제1 워드라인 및 제2 워드라인은 스페이서 없이 고대로 배열되거나 혹은 중복방식으로 배열될 수 있다. 메모리셀은 4F2크기의 면적으로 제작될 수 있다.
접속구조물은 기판의 중심부에서 돌출할 수 있다. 이경우 접속구조물의 측벽은 비트라인의 처음부분이 삽입되는 단열스페이서를 더 구비한다. 비트라인의 두번째 부분은 처음부분 사이에 배치되며 비트라인의 처음부분보다 큰 폭을 갖는다. 비트라인은 중심부에 인접하고 각각이 x-방향으로 서로 인접하는 접속구조물 사이에서 진행한다. 이는 비트라인이 접속구조물 사이에서 대형 자체정렬 방식으로 형성될 수 있는 장점을 갖는다. 그 말단에 추가의 스페이서가 제공된 접속구조물을 둘러싼 절연체가 형성된다. 스트립이 열에 평행하게 진행하고 각각이 열의 메모리셀의 접속구조물에 중복되는 스트립형 마스크의 도움으로, 절연체 내에 패임을 형성하고 제1 절연층과 스페이서에 대하여 에칭작업을 선별적으로 시행한다.그후, 전도성재료를 침적 및 절연체가 노출될 때까지 벗겨내면 패임부에 비트라인이 형성되고 이 비트라인은 접속구조물에 겹치지 않는다. 이것은 그렇지 않을 경우 접속구조물의 단면을 감소시켜 워드라인과 접속구조물의 중복 현상을 감소시키는 결과를 가져오므로 매우 바람직한 장점이 된다.
본 발명은 트랜지스터 및 이것에 직렬접속된 저장 커패시터를 포함하는 메모리셀을 포함한다.
패킹밀도를 증가시키기 위해, 트랜지스터가 수직형 트랜지스터일 경우 상부 전원/유출지역이 채널영역 위에 배치 및 채널영역이 다시 트랜지스터의 하부 전원/유출지역 위에 배치되는 것이 바람직하다.
또한 패킹밀도를 증가시키기 위한 또다른 방법으로써, 트랜지스터 및 저장 커패시터가 서로 차례로 배열되는 것도 바람직하다.
본 발명은 또한 비트라인에 접속되는 상부 전원/유출지역을 포함한다. 접속 구조물은 트랜지스터의 게이트 전극에 접속된다.
함몰부는 기판의 메모리셀에 제공되며, 저장 커패시터의 저장노드는 상기 함몰부의 하부영역에 및 접속구조물은 상기 함몰부의 상부영역에 각각 배치된다. 함몰부의 하부영역 범위에는 커패시터 유전체가 구비되어 있다. 저장노드는 접속구조물과 전기적으로 절연되어 있다. 상부영역에는, 함몰부의 적어도 제1 측벽에 게이트 유전체가 설비되어 있다. 접속구조물의 일부는 적어도 제1 측벽 상에 배치되고 트랜지스터의 게이트 전극 역할을 한다. 상부 전원/유출지역은 기판의 중심부에 위치하고 x-방향으로 서로 인접한 2개의 함몰부에 인접한다.
디램 셀 조립체를 제조하기 위하여, 커패시터 유전체를 설치한 후 함몰부에 중간높이까지 전도성재료를 충전한다. 그 말단에는 전도성재료를 침적한 후 화학 및 기계적 마모처리로 평탄화시키고 다시 가능한 중간높이까지 에칭처리한다. 그후, 노출된 커패시터 유전체 부분을 제거하면 함몰부 범위에 중간높이까지만 커패시터 유전체가 제공된다. 다시, 하부영역에 있는 함몰부의 상단높이까지 전도성재료를 더 채우면 전도성재료가 중간높이 및 상단높이 사이의 기판에 인접한다. 함몰부의 전도성재료는 저장노드를 형성한다. 게이트 유전체는 저장노드를 피복하는 방식으로 형성된다. 한편, 제1 절연재료를 저장노드에 가하면 게이트 유전체가 더 커진다. 함몰부의 상부영역 내에 접속구조물이 형성된다. 게이트 유전체 혹은 절연재료는 저장노드에서 접속구조물을 격리시킨다.
본 발명은 층시퀀스 내에 함몰부를 생성하고 이 결과 하부 전원/유출 영억, 채널영역 및 상부 전원/유출 영역이 층시퀀스의 각 층들로부터 형성되는 것을 포함한다.
하부 전원/유출 영역은 바람직하게는 열처리 단계에 의해 상단높이 및 중간높이 사이의 저장노드로부터 기판속으로 확산하는 도판트에 의해 형성된다. 그 결과, 하부 전원/유출 영역이 함몰부에 인접하고 이에 의해 각종 트랜지스터의 채널영역이 서로 전기접속된다. 이 경우 부양체 효과를 면할 수 있으므로 바람직하다.
중간높이 이상의 커패시터 유전체의 노출부를 제거하기에 앞서서 마스크를 부착하여 이 마스크가 함몰부의 제2 측벽 -제1 측벽에 대향하는-을 피복하도록 하는 것이 유리하다. 그 결과, 커패시터 유전체는 제2 측벽에 보존되고 결과적으로저장노드가 중간높이 및 상단높이 사이에 있는 제1 측벽에서만 기판과 인접하는 효과를 얻는다. 함몰부의 제2 측벽과 이에 인접한 함몰부의 제1 측벽간 거리는 연계된 저장노드 사이에서 일어날 수 있는 전류누출 현상 없이 감소시킬 수 있다. 디램 샐 조립체의 패킹밀도가 따라서 증가한다. 저장노드의 제조후, 상단높이 위의 제2 측벽에 위치하는 커패시터 유전체의 노출부를 제거할 수 있다.
상부 전원/유출 영역은 기판의 도프층을 패턴화 하여 제조할 수 있으며 이 층은 중심부에 인접한다. 패턴화는 함몰부 형성의 영향을 받는다. 다른 한편, y-방향으로 서로 인접하는 상부 전원/유출 영역 사이에 격리구조물이 설치된다. 격리구조물은 기판 내에 행에 대해 평행하고 및 함몰부 사이에 위치하는 패임부를 만들어 형성할 수도 있다. 이 패임부에는 절연재료를 후속으로 충전할 수 있다.
상부 전원/유출 영역은 함몰부 및 격리구조물의 형성후 삽입처리하여 형성할 수도 있다.
함몰부는 격리구조물을 형성하고 그 후 격리구조물에 따라 선별적으로 스트립형 마스크의 조력하에 기판을 에칭처리함으로써 격리구조물 사이에 자체정렬 방식으로 형성할 수 있으며, 마스크의 스트립은 격리구조물에 대해 횡방향으로 진행한다.
함몰부의 게이트 전극이 인접한 함몰부의 트랜지스터를 구동시키지 않도록, 게이트 유전체보다 두꺼운 절연구조물이 함몰부 제2 측벽 사이에 설치된다. 또한 패킹밀도를 증대하기 위해, 기판이 아닌 함몰부의 상부영역에 배치하는 것이 바람직하다. 절연구조물을 제조하기 위해, 우선적으로 게이트 유전체를 형성하고 그후전도성재료를 침적한 후 함몰부의 제2 측벽을 덮은 마스크의 조력과 함께 이것을 패턴화 하여 접속구조물을 제조한다. 접속구조물은 함몰부의 제1 측벽에 배치되나 함몰부를 완전히 채우지는 않는다. 절연구조물은 절연재료를 침적 및 이것을 다시 부식처리하여 형성한다.
커패시터 유전체가 함몰부의 하부영역의 부분을 하단높이까지 덮고 중간높이 아래까지 연장된 처음부분, 또한 처음부분 보다 두껍고 하단높이 및 중간높이 사이에 함몰부의 부분을 커버하는 두번째 부분을 포함하는 것이 바람직하다. 전도성의 종류에 따라, pnp 접점 혹은 npn 접점은 하부 전원/유출 영역, 기판 및 커패시터 전극에 의해 형성되고, 저장노드에 의해 구동되는 접점이 전류 누출을 일으킨다. 따라서, 커패시터 유전체가 커패시터 전극 및 제2 전원/유출 영역 사이에서 특히 두꺼운 경우 이 저장노드는 상기 접점을 더이상 구동하지 않고 따라서 전류 누출을 피할 수 있다. 그 뒤, 함몰부 형성 후 커패시터 유전체의 처음부분을 전체면적에 부가한다. 함몰부는 중간높이 아래의 하단높이까지 전도성재료로 충전된다. 커패시터 유전체의 처음부분 중 노출부를 제거한다. 두번째 부분은 1차로 전체면적에 부가하고 전도성재료의 표면으로부터 비등방성으로 에칭처리하여 제거할 수 있다. 함몰부에 전도성재료를 중간높이까지 침적하여 충전한다. 이 절차를 상술한 방식으로 계속한다.
커패시터의 커패시터 전극은 기판내에 배치 및 커패시터 유전체에 인접한다. 커패시터 전극은 커패시터 전체에 대해 공통인 도프된 기판층 형태로 구성된다. 도프층은 메모리셀 제조에 앞서서 에피턱시(epitaxy) 혹은 삽입처리에 의해 형성될수 있다. 혹은, 도판트 원료를 함몰부에 공급한 후 이것을 열처리 등을 통해 기판 내로 확산시켜 도프층을 형성할 수도 있다.
도판트 원료는 예컨대, 비소유리가 있다. 함몰부 형성후, 비소유리를 침적하면 함몰부 부분이 커버된다. 비소유리가 공급된 함몰부의 하단영역은 포토레지스트로 채워진다. 그후 노출된 비소유리를 제거한다. 포토레지스트 제거후 보호산화물을 증대시키는 것이 바람직하다. 보호 산화물은 비소유리로부터 기판속으로 비소가 확산하는 동한 이것이 후속의 열처리 단계에서 증발하지 않도록 방지하는 역할을 한다. 커패시터 전극은 함몰부의 하부영역을 에워싸는 기판의 비소-도프부로 형성된다.
제1 측벽이 상부영역에서 편평하고 하부영역은 곡선형으로 되는 것이 바람직하다. 열산화에 의해 생성된 게이트 유전체의 증대는 기판의 결정구조에 대응한 제1 측멱의 방향성에 따라 변화한다. 제1 측벽이 편평한 경우 게이트 유전체가 평면부를 따라 균일하게 성장하며 곡면부에서는 이와 대조적으로 결정구조에 대응하여 정의된 방향성을 갖는다. 게이트 유전체가 균일한 두께를 갖는 트랜지스터의 제어특성은 통상의 평면형 트랜지스터에 상응하며, 특히 우수한 하한임계 트랜스컨덕턴스를 갖는다. 커패시터 유전체이 일부가 엣지가 있는 범위에서의 열산화반응에 의해 성장하는 경우 산화물은 특히 엣지 부분에서 두께가 얇아진다. 따라서, 엣지부분에서 전류의 누출이 일어날 수 있다. 그러므로, 커패시터 유전체는 엣지가 없는 지역에서 형성하는 것이 바람직하다. 재료의 증착에 의해 커패시터 유전체가 생성되는 경우 엣지에서 전기장의 왜곡현상이 발생하고 커패시터의 파단전압을감소시킬 수 있으므로 엣지에 불리한 영향을 미치게 된다.
본 발명은 하부영역의 단면적보다 큰 사실상 직사각형의 단면적을 가지는 상부영역을 원형 혹은 타원형태로 만든다. 그 뒤, 함몰부의 상부영역을 형성한 후 재료를 증착하고 비등방성으로 다시 에칭처리하여 상기 함몰부에 보조 스페이서를 형성한다. 등방성 에칭처리로 보조 스페이서를 둥글게 형성하고 그 결과 벗겨진 함몰부 하부영역에 모서리 없는 원주가 형성된다. 함몰부의 하부영역은 보조 스페이서에 대하여 선별적으로 비등방성 에칭처리에 의해 생성된다.
저장 커패시터의 커패시턴스를 증대시키기 위해, 그 후 함몰부의 하부영역은 기판의 비등방성 에칭처리로 연장하는 것이 바람직하고 그 결과 단면적이 증대된다. 이것은 커패시터 유전체가 배열된 하부영역의 범위 확대를 불러오고 따라서 저장 커패시터의 커패시턴스가 증가한다.
이 방법은 하기의 설명과 같이 에칭처리의 정밀한 선택성 측면에서 절연구조의 상부영역이 함몰부 생성후 중심부 이하에 위치하는 경우가 생기지 않도록 해준다. 격리구조의 생성에 앞서서, 제1 재료로 된 하부층은 중심부와 제2 재료로 된 상단층이 상기 하부층 상에 부착된다. 격리구조물을 후속으로 제조하고, 제1 재료를 패임부에 채운다. 격리구조물의 상부영역은 중심부 상단 및 하부층의 상부영역 아래에 위치한다. 하부층이 벗겨질 때까지 제2 재료를 증착 및 평탄화 처리하여 제2 재료로 된 보조구조물이 격리구조물 위에 형성되게 한다. 그 후, 스트립형 마스크의 도움을 받아 1차로 제2 재료에 선별적으로 관계하는 제1재료를 에칭처리하여 함몰부를 형성한다. 결과로, 보조구조물이 격리구조물을 보호하므로 격리구조물의 상부영역이 중심부 위에 변함없이 위치한다. 함몰부는 계속해서 기판의 노출부를 에칭처리하여 제조할 수 있으며 격리구조물 및 하부층이 마스크 역할을 한다. 이경우, 에칭공정의 정밀 선택도에 있어서 격리구조물 및 하부층의 상부영역이 함몰부 형성후 하부층의 충분한 두께를 고려하여 중심부 아래 있지 않은 경우 격리된다.
기판은 실리콘 및/또는 게르마늄을 함유할 수도 있으며 바람직하게는 게이트 유전체를 열산화작용으로 생성할 수 있는 단결정 형태인 것이 바람직하다.
비트라인 및 워드라인은 복수층 방식으로 조직될 수 있다. 이것의 예로써, 도프된 폴리실리콘 재료로 된 하부층, 및 특히 전기전도도가 우수한 재료 즉 산화규소 혹은 금속으로된 층을 제공할 수 있다.
본 발명의 한 실시구체예를 도면을 참조하여 더 상세히 설명한다.
도면의 치수는 실제크기가 아니다.
실시구체예에서, p-도프된 실리콘 재질의 기판(5)이 출발재료로 제공되고 이것은 기판(S)의 중심부(H)에 결합되는 층에서 약 1018cm-3의 도판트 농도로 p-도프처리된다. 중심부(H)에는 SiO2재질로 되고 및 약 20nm의 두께를 갖는 제1층(1)이 증착되며 그 위에 실리콘 니트리드 재질로 되고 및 약 100nm의 두께를 갖는 제2층(2), SiO2재질로 되고 및 약 800nm의 두께를 갖는 제3층, 또한 실리콘 니트리드 재질로 되고 및 약 100nm의 두께를 갖는 제4층(도 1a 참조)이 차례대로 피복된다.
스트립형 제1 포토레지스트 마스크(도면에 없음)의 도움으로, 제4층(4), 제3층(3), 제2층(2), 제1층(1) 및 기판(S)을 비등방성으로 에칭처리하고, 그 결과로써 기판(S) 안에 제1 패임부가 생성되고 상기 패임부는 깊이 약 300nm, 너비 약 100nm 및 서로에 대한 간격 약 100nm로 된 것이다. 적절한 에칭처리제는 예를들어, CF4,CHF3, C2F6및 HBr 등으로서 에칭될 재료에 따라 서로 혼합되기도 한다.
SiO2에 의해 제1 홈내에 형성되는 격리구조물(T)은 제4층(4)의 상부영역이 벗겨질 때까지 약 200nm 두께로 적절하게 증착되고 화학 및 기계적 연마처리에 의해 평탄화된다. 그후, 실리콘 니트리드에 대해 선별적으로 SiO2를 다시 선별 에칭처리하고, 그 결과 격리구조물(T)의 상부영역은 제3층(3) 상부영역보다 아래에 있게 된다(도 1a 참조).
다시, 실리콘 니트리드를 증착한 후 제3층(3)의 상부영역이 벗겨질 때까지 화학 및 기계적으로 연마하여 벗겨낸다. 이 때, 실리콘 니트리드로 된 보조구조물(Q)는 격리구조물(T) 위에 배치된다 (도 1b 참조).
스트립이 제1 포토레지스트 마스크의 스트립에 대해 횡방향으로 진행하는 스트립형 제2 포토레지스트 마스크(P) (도 2a 참조)의 도움을 받아, 제2층(2)이 부분적으로 벗겨질 때까지 C4F6, CO 등을 이용하여 실리콘 니트리드에 대해 선별적으로 에칭처리된다. 실리콘 니트리드는 후속으로 에칭되며 그 결과 보조구조물(Q) 및 제2층의 벗겨진 부분이 제거된다. 에칭공정의 정밀 선택도를 고려하여, SiO2에 대해 선별적으로 실리콘을 에칭처리하면 제1층(1)이 부분천공되고 그후 함몰부(V)의 상부지역이 형성된다. 이 경우, 격리구조물(T)과 제3층(3)은 두꺼운 마스크 역할을 한다. 함몰부(V)의 상부영역은 기판(S)에서 약 300nm의 깊이를 갖고 중심부위(H)와 평행한 약 100nm 크기의 4각형 단면을 갖는다. 서로 인접한함몰부(V) 사이의 거리는 약 100nm 이다(도 2a 및 2b 참조).
보조 스페이서(F)는 약 30nm 두께로 증착 및 비등방성으로 에칭처리될 SiO 에 의해 함몰부 내에 형성된다. 함몰부 저면의 노출부는 사각형이 기본이며 약 40nm의 측면길이를 갖는다.
보조 스페이서(f)를 둥글게 깎기 위해, CF4등을 에칭제로 사용하여 등방성 에칭처리를 추후 실시한다 (도 3 참조). 함몰부(V) 저면의 노출부는 사실상 원형이며 약 100nm의 직경크기를 갖는다.
그후, 실리콘은 예컨대 HBr를 사용하여 SiO2에 대해 선별적인 비등방성 에칭처리를 거치며 이결과 마스크 역할을 하는 보조 스페이서 때문에 원형 수평단면을 갖는 함몰부(V) 하부영역을 형성하게 된다. 함몰부(V)는 이제 약 7㎛ 의 깊이를 갖는다 (도 4 참조). 격리구조물(T) 및 제3층(3)은 에칭공정시에 두꺼운 마스크 역할을 한다.
함몰부(V)의 상부영역은 각각 4개의 수평 제1면적(F1)를 갖는다. 함몰부(V)의 하부영역은 중심부위(H)의 만곡형 제2면적(F2)를 갖는다. 함몰부(V) 하부영역의 수평단면 즉 중심부위(H)에 평행한 단면은 만곡형 주변부를 갖는다. 기판(S)의 일부는 특히, 보조 스페이서(f)가 적어도 코너부를 피복하고 있어 심층에칭 처리의 효과가 없기 때문에 함몰부(V)의 상부영역의 모서리 아래에 기판(S)의 일부가 비열된다.
커패시터의 전극(E)을 형성하기 위해, 비소유리를 약 10nm의 두께로 증착한다. 비소유리가 가해진 함몰부(V)는 중심부(H) 아래 약 1㎛ 높이(h)까지 포토레지시트를 충전한다 (도 4 참조). 노출된 비소유리를 후속으로 제거한다. 포토레지스트 제거 뒤에는 보호산화물(도면에 없음)이 생성된다. 보호산화물은 비소유리로부터 기판(S)속으로 확산하는 동안 약 1000℃ 에서 후속 열처리 단계 중에 비소가 증발하는 것을 막아준다. 결과적으로, 커패시터 전극(E)은 함몰부(V)의 하부영역 일부를 에워싸는 기판(S)의 비소 도프된 부분으로 생성된다 (도 4 참조). 보호산화물 및 보조 스페이서(f)는 희석된 플루오르수소산을 이용하여 추후제거한다.
커패시터 유전체의 제1부분(d1)을 형성하기 위해, 함몰부(V) 영역에 실리콘 니트리드를 공급한 후 부분산화처리하면 상기 제1부분(d1)이 소위 약 3nm 산화물 상당의 두께를 갖는 NO층으로써 생성된다 (도 4 참조).
커패시터의 저장노드(K)를 생성하기 위해, 현상태로 도프된 폴리실리콘이 약 100nm 의 두께로 증착되고 화학 기계적인 연마작업에 의해 제2층(2)이 노출될 때까지 평탄화처리된다. 이 과정에서, 제3층(3)를 제거하고 격리구조물을 비등방성 에칭처리로 중심부(H) 아래 1.1㎛ 깊이까지 식각하여 함몰부(V)를 저부높이(u)까지 폴리실리콘으로 충전한다 (도 4 참조). 커패시터 유전체의 제1부분(d1)의 노출부는 플루오르수소산 등을 사용하여 제거한다.
함몰부(V) 내의 커패시터 유전체의 스페이서형 제2부분(d2)을 생성하기 위해, SiO2를 약 15nm 깊이까지 증착 및 비등방성으로 에칭처리한다 (도 4 참조). 커패시터 유전체의 제2부분(d2)은 제1부분(d1)보다 두껍다.
저장노드(K)는 현상태로 도프된 폴리실리콘을 약 100nm 두께까지 증착하고 계속해서 중심부(H) 아래 약 250nm 깊이까지 에칭처리하면 확대된다. 함몰부(V)는 중간높이(m) 까지 폴리실리콘으로 충전된다 (도 4 참조).
다층 제3 포토레지스트 마스크(P3)의 도움을 받아 (도 4 참조), 커패시터 유전체의 제2부분(d2)의 일부를 제거한다. 함몰부의 제1 측벽에서 커패시터 유전체의 제2부분(d2)이 하부높이(u)로부터 중간높이(m)까지만 연장된다. 그 뒤, 현상태로 도프된 폴리실리콘을 약 100nm의 두께로 증착하고 다시 제2층(2)이 노출될 때까지 화학기계적 연마처리에 따라 평탄화처리한다.
제1층 아래에서, 수직 트랜지스터의 상부 전원/유출부(S/D1)는 기판(S)내 n-도핑이온을 삽입하여 형성하며 약 30nm의 두께를 갖는다. 격리구조물(T) 및 함몰부(V) 때문에, 상부 전원/유출부(S/D1)는 한변의 길이가 약 100nm인 사각형 수평단면을 갖는다. 상호인접한 상부전원/유출부(S/D1)는 격리구조물(T) 혹은 함몰부(V)에 의해 서로 격리된다.
폴리실리콘은 중심부(H) 아래의 약 200nm 깊이까지 에칭처리하고, 그 결과로써 저장노드(K)가 더 두꺼워진다. 함몰부(V)는 상부높이(H)까지 폴리실리콘을 충전한다 (도 5a 참조). 저장노드(K)는 중간높이(m)와 상부높이(o) 사이의 함몰부(V) 제1측벽에서 기판(S)에 결합된다. 저장노드(K)의 상부는 함몰부(V)의 상부영역에 배치된다. 열처리단계에 의해 도판트가 저장노드(K)로부터 기판(S)속으로 확산되고, 따라서 트랜지스터의 하부 전원/유출부(S/D2)를 형성한다. 중간높이(m)와 상부높이(o) 사이의 범위에서 함몰부(V)의 제1측벽과 결합한다.
제2층(2)은 예컨대 고온 인산액을 부식제로 사용하여 제거한다. 열산화방식으로 게이트 유전체(Gd)를 중심부(H)와 저장노드(K)상의 함몰부(V) 측벽에 생성한다 (도 5a 참조).
현상태로 도프된 폴리실리콘 재료로 된 제5층은 약 60nm 두께로 후속 증착되어 함몰부(V)의 상부영역을 충전한다. 실리콘 니트리드 재료로 되고 및 약 100nm 두께를 갖는 제6층(6)을 패턴화하여 연결구조물(A)이 함몰부(V)의 상부영역에 있는 제5층으로부터 생성 및 상기 연결구조물은 중심부(H) 위로 200nm까지 돌출하고 제6층(6)에 의해 피복되게 한다 (도 5a 및 5b 참조). 연결구조물(A)은 한 변의 길이가 약 100nm 인 사각형 수평단면을 갖는다.
연결구조물(A)의 측벽에 제1 스페이서(Sp1)를 형성하기 위해, 실리콘 니트리드를 약 20nm의 두께로 증착하고 중심부(H)의 게이트 유전체(Gd)가 노출될 때까지 다시 에칭처리한다. 약 200nm의 두께가 될 때까지의 적절한 SiO2증착처리 및 제6층(6)이 노출될 때까지의 화학기계적 연마작업을 통해 제1절연층(I1)는 제1 스페이서(Sp1)가 구비된 연결구조물(A)을 둘러싸도록 형성된다 (도 5a 참조).
절연구조물(T)에 대하여 스트립이 횡방향으로 설치되고 약 100nm 너비와 100nm의 거리간격을 두고 또한 연결구조물을 적어도 일부가 중복되는 스트립형 제5 포토레지스트 마스크(도면에 없음)의 도움으로, SiO2는 실리콘 니트리드에 대해 선별적으로 에칭되며 따라서 스트립형 제2 홈부가 중심부(H)의 일부가 벗겨질 때까지 제1 절연층(I1)에서 형성된다. 스트립형 제2 홈부에서 비트라인은 도프 폴리실리콘재료로 되고 약 15nm 두께를 갖는 n-도프된 제7층(7)을 증착하여 형성한다. 그후, 규산텅스텐으로 된 제8층(8)은 약 60nm 두께로 증착되어 스트립형 제2 홈부를 채우고 및 제6층이 노출될 때까지 화학기계적 연마처리로 평탄화한다. 비트라인은 제7층 및 제8층(도 6a 참조)에 의해 형성된다. 에칭백 처리로, 비트라인의 상부가 제1 절연층(I1)의 상부 아래에 놓인다. 약 800℃ 에서의 후속 열처리단계를 통해, 제7층(7)에서 도판트가 활성화한다. 비트라인은 상호 인접한 연결구조물(A)의 제1 스페이서(Sp1) 사이에 접하고 및 약 60nm의 너비를 가진 제1 부분을 포함한다. 제2 부분은 상기 제1 부분 사이에 배치되며 약 100nm의 너비를 갖는다 (도 6b 참조). 연결구조물(A) 사이의 비트라인 형성을 위한 배열 부정확도에 대한 감지도는 제1 스페이서(Sp1)와 제6층(6)에 관하여 에칭작업이 선별적으로 행해지기 때문에 낮다.
다시, SiO2는 제6층(6)이 노출될 때까지 화학기계적 연마작업에 의해 증착 및 평탄화 처리된다. 이 공정에서,제1 절연층(I1)은 비트라인을 포함하는 방식으로 연장된다 (도 6a 참조).
연결구조물(A)의 영역을 포함하지 않는 제6 포토레지스트 마스크의 도움으로(도 7b 참조), 제1 접촉호올은 제6층(6)에 형성되고 이들 호올은 연결구조물(A)에 대하여 y-방향으로 오프셋 배열되는 방식에 따라 한 행의 메모리셀의 각 제2 연결구조물(A)의 일부를 노출시킨다. 이 경우, 에칭작업은 에칭제로서 CHF3를 사용하여 제1 절연층(I1) 및 실리콘에 대해 선별적으로 실행된다.
제1 워드라인을 생성하기 위하여, 현상태로 도프된 폴리실리콘 재료로 된 약 60nm 두께의 제9층(9)을 증착하고 및 규산텅스텐 재료로 된 약 50nm 두께의 제10층(10)을 이 위에 증착한다. SiO2재료로 된 50nm 두께의 절연성 제11층(11)은 제10층(10) 위에 증착된다. 제1 접착호올은 전도성 재료로 채워진다. 스트립이 격리구조물(T)에 평행하고, 약 100nm 두께의 너비 및 100nm의 사잇간격을 갖고 및 제1 접촉호올을 부분중복하게 형성된 스트립형 제7 포토레지스트 마스크의 도움으로, 제11층(11), 제10층(10) 및 제9층(9)은 제1 절연층(I1)이 노출될 때까지 패턴화된다. 제1 워드라인은 제9층(9) 및 제10층(10)에 의해 형성된다 (도 7a 참조).
제1 워드라인은 제1 접촉호올 내에 배치되고 및 스트립형 단면을 갖는 제1 워드라인의 제2 부분과 인접하는 제1 부분을 갖는다. 2 스페이서(Sp2)는 SiO2를 약 18nm 두께로 증착한 후 후속 에칭처리하여 제1 워드라인의 제2 부분 측벽에 형성된다. 제2 절연층(I2)을 형성하기 위해, 실리콘 니트리드는 약 100nm 두께로 증착되고 및 평면부가 형성될 때까지 화학기계적 연마작업에 의해 평탄화된다 (도 7a 참조).
스트립이 약 300nm 너비 및 약 100nm의 사잇간격을 갖고 격리구조물(T)에 대해 횡방향으로 실행되고, 제1 워드라인이 접촉하는 연결구조물(A) 위에 배치되는 스트립형 제8 포토레지스트 마스크(P')의 도움으로, 실리콘 니트리드는 예컨대, 제1 워드라인이 접촉하지 않는 연결구조물(A)이 부분적으로 노출될 때가지 CHF를 이용하여 SiO2및 실리콘에 대해 선별적인 에칭처리를 실시한다.(도 8 참조). 연결구조물(A)에 대해 y-방향으로 대향하여 오프셋 배열되는 제2 접촉호올이 제2 절연층(I2)에서 행성된다. 에칭은 제2 스페이서(Sp2) 및 제11층(11)에 대해 선별적으로 실행되므로 제2 접촉호올은 제1 워드라인의 제2 부분 사이에 자체배열되는 방식으로 형성된다.
제2 워드라인을 형성하기 위해 현상태로 도프된 폴리실리콘 재료로 된 60nm 두께의 제12층(12)이 증착되고 규산텅스텐 재료로 된 약 50nm 두께의 제13층(13)이 다시 그 위에 증착된다 (도 9a 참조). 실리콘 니트리드 재료로 된 약 50nm 두께의 제14층(14)이 이 위에 증착된다. 제2 접촉호올은 따라서 전도성재료로 충전되고 그 결과 제2 워드라인의 제1 부분이 형성된다 (도 9b 참조). 스트립이 약 100nm 너비 및 약 100nm의 사잇간격을 갖고 격리구조물(T)에 대해 평행하며 제2 접촉호올에 중복되지 않는 스트립형 제9 포토레지스트 마스크의 도움으로, 제2 절연층(I1)이 노출될 때까지 제12층(12),13층(13) 및 14층(14)을 에칭처리한다. 그 결과, 스트립형 단면을 갖는 제2 워드라인의 제2 부분은 제 1 워드라인 위에 있는 제12층(12) 및 제13층(13)에서 형성된다 (도 9a, 9b 및 9c 참조).
제3 스페이서(Sp3)를 형성하기 위하여, 실리콘 니트리드를 18nm 두께로 증착후 에칭처리한 결과 제2 워드라인이 제3 스페이서(Sp3) 및 제14층(14)에 의해 캡슐화된다 (도 9a, 9b 참조).
폴드된 비트라인을 가진 디램 셀 조립체를 실시예를 통해 구현하였다. 메모리셀은 수직 트랜지스터 중 하나 및 트랜지스터에 직렬연결된 것으로써 4F2크기의면적(F는 100nm 임)을 갖는 커패시터 중 하나를 포함한다. 각 메모리셀은 하나의 비트라인 및 제1 혹은 제2 워드라인 중 하나에 연결된다. 메모리셀은 y-축에 평행한 열방향으로 배열되며 이때, 열은 비트라인에 평행하고 행은 워드라인에 평행하다.
제1 워드라인의 제1 부분이 행을 따라 연결구조물(A) 중의 제2 연결구조물과 중복되고 각 경우에 연계된 연결구조물(A)에 대해 y-방향으로 오프셋배열된다. 제2 워드라인의 제1 부분은 나머지 연결구조물(A)에 중복되고 각 경우에 연계된 연결구조물(A)에 대해 y-방향으로 대향하여 오프셋배열된다. 함몰부(V)의 상부영역의 제1 측벽 상에 배열되는 연결구조물(A)의 일부가 트랜지스터의 게이트 전극 역할을 한다.
트랜지스터의 채널영역은 상부 전원/유출부(S/D1)과 하부 전원/유출부(S/D2) 사이에 배열되는 기판(S)의 일부이다. 트랜지스터의 채널영역은 서로 연결되어 부유체 현상을 피할 수 있다.
이상의 실시 구현예는 본 발명의 범위내에서 다양하게 변경될 수 있다. 따라서 층, 함몰부, 구조물 및 스페이서의 치수는 각 요건에 맞게 수정가능하며 마찬가지로 도판트의 농도 및 재료의 선택에 있어서도 변화가 있을 수 있다. 또한 워드라인 및 비트라인은 상기의 실시예에서 다룬 것과 상이한 전도성 재료를 포함하기도 한다.

Claims (13)

  1. 메모리셀이 기판(S) 내에서 y-축(y)에 평행한 열 및 x-축(x)에 평행한 행으로 배열되고,
    열의 메모리셀은 기판(S)의 중심부(H) 위에서 실행되는 비트라인에 연결되고,
    행의 메모리셀은 제1 워드라인 및 제2 워드라인에 교대로 연결되고,
    각 메모리셀은 주상 연결구조물(A)을 포함하고,
    제1 워드라인의 제1 부분은 각각 제1 워드라인이 연결된 메모리셀의 연결구조물(A)에 대해 y-축 방향으로 오프셋 배열되어 상기 연결구조물(A)을 오버랩하고,
    제1 워드라인의 제2 부분은 스트립형으로서, 기판(S)의 중심부(H) 위에서 실행되고, x-축(x)에 사실상 평행하고 및 상기 축으로부터 제1 워드라인의 제1 부분과 접촉하고,
    제1 워드라인의 측벽에 절연성 스페이서(Sp2)를 설치하고,
    제2 워드라인의 제1 부분은 상호인접한 제1 워드라인의 스페이서(Sp2) 사이에 배열되고 및 각각 제2 워드라인이 연결된 메모리셀의 연결구조물(A)중 하나에 대하여 y-축에 대향하여 오프셋 배열되어 상기 연결구조물(A)을 오버랩하고,
    제2 워드라인의 제2 부분은 스트립형으로서, 기판(S)의 중심부(H) 위에서 실행되고, x-축(x)에 사실상 평행하고 및 상기 축으로부터 제2 워드라인의 제1 부분과 접촉하고 및 제1 워드라인 및 비트라인 위에서 배열되는 것을 특징으로 하는 디램 셀 조립체.
  2. 제1항에 있어서,
    연결구조물(A)은 기판(S)의 중심부(H)에서 돌출하고,
    연결구조물(A)의 측벽에 또다른 절연성 스페이서(Sp1)가 설치되고,
    비트라인의 제1 부분이 x-방향으로 서로 인접하는 연결구조물(A)의 스페이서(Sp1)에 접촉하고 및 비트라인의 제1 부분 사이에 배열되는 비트라인의 제2 부분 보다 더 협소한 너비를 갖고,
    비트라인은 중심부(H)에 배열되는 것을 특징으로 하는 디램 셀 조립체.
  3. 제1항 또는 2항에 있어서,
    함몰부(V)는 메모리셀의 기판(S) 내에 설치되고 상기 함몰부는 상부영역에서 게이트 유전체(Gd)가 구비된 제1 측벽을 갖고,
    연결구조물(A)의 일부는 제1 측벽에 있는 함몰부(V) 속에 배열되고 메모리셀의 수직 트랜지스터의 게이트 전극으로 적합하고,
    함몰부(V)의 하부영역에는 트랜지스터와 직렬접속하는 저장커패시터의 커패시터 유전체(d1, d2)가 설치되고,
    저장커패시터의 저장노드(K)는 하부영역에 배치 및 연결구조물(A)과 전기적으로 절연되고,
    비트라인은 중심부(H)에 배열되고 서로 x-축 방향으로 인접하는 2개의 함몰부(V)와 접촉하는 트랜지스터의 상부전원/유출부(S/D1)에 연결되고,
    y-축 방향으로 인접하는 상부 전원/유출부(S/D1)가 격리구조물(T)에 의해 서로 절연되는 것을 특징으로 하는 디램 셀 조립체.
  4. 제3항에 있어서,
    트랜지스터의 하부 전원/유출부(S/D2)가 함몰부(V)의 제1 측벽에 접촉하고,
    커패시터 유전체(d1, d2)는 함몰부(V)의 제1 측벽에 단일 컷아웃을 구비하여 저장노드(K)가 하부 전원/유출부(S/D2)에 전기접속되는 것을 특징으로 하는 디램 셀 조립체.
  5. 메모리셀이 y-축(y)에 평행한 열 및 x-축(x)에 평행한 행으로 배열되고,
    주상 연결구조물(A)이 각 경우에서 메모리셀을 위해 형성되고,
    비트라인은 열의 메모리셀에 각각 연결되도록 형성되고,
    제1 절연층(6)은 메모리셀의 연결구조물(A) 위에 도포되고,
    제1 접촉호올은 이 호올이 연결구조물(A)에 대해 y-축 방향으로 오프셋 배열되는 방식으로 행의 메모리셀의 제2 연결구조물(A)의 일부를 노출시키기 위해 제1 절연층(6)에 형성되고,
    제1 접촉호올이 제1 워드라인의 제1 부분으로 충전되도록 전도성 재료를 증착하고,
    제2 절연층(11)을 증착하고,
    전도성 재료 및 제2 절연층(11)을 패턴화하여, x-축(x)에 실질적으로 평행하게 실행되고 이 위에서 제1 워드라인의 제1 부분에 접촉하고 및 제2 절연층(11)에 의해 피복되는 제1 워드라인의 스트립형 제2 부분을 형성하고,
    제1 워드라인의 측벽에 절연 스페이서(Sp2)를 설치하고,
    제1 절연층(6)은 제2 접촉호올이 연결구조물(A)에 대해 y-축 방향으로 대향하여 오프셋 배열로 형성되는 방식으로 나머지 연결구조물(A) 부분을 노출시키기 위해 제2 절연층(11)과 스페이서(Sp2) 에 대해 선별적으로 에칭처리되고,
    제2 접촉호올이 서로 인접한 제1 워드라인의 스페이서(Sp2) 사이에 배열되는 제2 워드라인의 제1 부분으로 충전되도록 전도성 재료를 증착하고 및
    전도성 재료를 패턴화하여 x-축(x)에 실질적으로 평행하게 실행되고 이 위에서 제2 워드라인의 제1 부분에 접촉하고 및 제1 워드라인과 비트라인 위에 배열되는 제2 워드라인의 스트립형 제2 부분을 형성하는 것을 특징으로 하는 디램 셀 조립체 제조방법.
  6. 제5항에 있어서,
    연결구조물(A)은 메모리셀이 배열된 기판(S)의 중심부(H) 위에 돌출하는 방식으로 형성되고,
    연결구조물(A)의 측벽에 또다른 절연 스페이서(Sp1)을 설치하고,
    절연층(I1)은 연결구조물(A)을 둘러싸도록 형성되고,
    제1 절연층(6)과 스페이서(Sp2)에 대해 중심부(H)의 일부가 노출될 때까지마스킹 및 에칭처리 공정을 선별적으로 실행하여 절연층(I1) 내에 스트립형 홈부가 형성되고 및
    비트라인이 홈부에 형성되도록 전도성 재료를 증착하고, 상기 비트의 제1 부분이 x-축 방향으로 서로 인접하는 연결구조물(A)의 또다른 스페이서(Sp1)에 접촉하고 및 비트라인의 제1 부분 사이에 배열되는 비트라인의 제2 부분보다 더 협소한 너비를 갖는 것을 특징으로 하는 제조방법.
  7. 제5항 또는 6항에 있어서,
    함몰부(V)는 각 경우의 메모리셀을 위해 형성되고,
    함몰부(V)의 하부영역에 저장커패시터의 커패시터 유전체(d1, d2)가 설치되고,
    저장 커패시터의 저장노드(K)는 함몰부(V)의 상부영역에 하부영역에 형성되고,
    함몰부(V)의 적어도 제1측벽에 함몰부(V) 상부영역 내의 게이트 유전체(Gd)가 설치되고,
    연결구조물(A)의 적어도 일부는, 제1 측벽에서 저장커패시터와 직렬연결되는 메모리셀의 수직 트랜지스터의 게이트 전극으로써 적합하고 및 저장노드(K)와 전기적 절연되도록, 일부가 함몰부(V) 내에 형성되고 및
    트랜지스터의 상부 전원/유출부(S/D1)는 메모리셀의 2개의 함몰부(V)와 접촉하도록 중심부(H)에 형성되고 이때의 함몰부는 x-축 방향으로 서로 인접하는 것을특징으로 하는 제조방법.
  8. 제7항에 있어서,
    커패시터 유전체(d1, d2)의 형성 후 함몰부(V)에 중간높이(m)까지 전도성 재료를 충전하고,
    함몰부(V)의 제2 측벽을 피복할 스트립형 마스크(P3)의 도움으로 커패시터 유전체(d1, d2)의 노출부를 제거하고,
    저장노드(K)가 전도성 재료로 제조되고 및 함몰부(V)의 제1 측벽에서 기판(S)과 접촉하도록 함몰부(V)에 상부높이(o)까지 전도성 재료를 충전하고,
    트랜지스터의 하부 전원/유출부(S/D2)가 기판(S) 내에 형성되고 이 전원/유출부는 중간높이(m)와 상부높이(o) 사이에서 저장노드(K)와 접촉하고 및
    게이트 유전체(Gd)는 저장노드(K)를 커버하는 방식으로 형성되는 것을 특징으로 하는 제조방법.
  9. 제8항에 있어서,
    하부 전원/유출부(S/D2)를 형성하기 위해, 도판트가 저장노드(K)로부터 기판(S)속으로 확산되는 것을 특징으로 하는 제조방법.
  10. 제8항 또는 9항에 있어서,
    함몰부(V)의 형성 후 커패시터 유전체의 제1 부분(d1)이 부착되고,
    함몰부(V)에 하부높이(u)까지 전도성 재료가 충전되고,
    커패시터 유전체의 제1 부분(d1)의 노출부가 제거되고 및
    커패시터 유전체의 제1 부분(d1)보다 더 두꺼운 제2 부분(d2)이 부착되는 것을 특징으로 하는 제조방법.
  11. 제7항 내지 10항 중 어느 한 항에 있어서,
    서로 실질적으로 평행하게 배열된 홈부가 형성되고,
    이 홈부가 격리구조물(T)로 충전되고,
    기판은, 스트립이 홈부에 대해 횡방향으로 배열된 스트립형 마스크(P2)의 도움으로, 함몰부(V)가 형성되도록 격리구조물(T)에 대해 선별적으로 에칭처리되고,
    제1 워드라인 및 제2 워드라인은 마스크(P2)의 스트립에 대해 실질적으로 평행하게 배열되는 방식으로 형성되고,
    비트라인은 이들이 홈부에 대해 실질적으로 평행하게 배열되는 방식으로 형성되는 것을 특징으로 하는 제조방법.
  12. 제11항에 있어서,
    먼저 함몰부(V)의 상부영역을 형성하고,
    보조 스페이서(f)는 재료를 증착 및 비등방성 에칭처리하여 함몰부(V) 내에 생성하고,
    보조 스페이서(f)는 함몰부(V) 하단의 노출부가 실질적으로 원형 주변부를갖도록 등방성 에칭공정을 통해 모깎기 처리되고,
    함몰부(V)의 하부영역은, 이 하부영역의 수평단면이 실질적으로 원형이 되도록보조 스페이서(f)에 대하여 선별적으로 비등방성 에칭처리하여 형성되는 것을 특징으로 하는 제조방법.
  13. 제11항 또는 12항에 있어서,
    제1 재료로 된 하부층(3)이 중심부(H)에 부착되고,
    제2 재료로 된 상부층(4)이 하부층(3) 위에 부착되고,
    격리구조물(T)은 제1 재료로 구성되고 및 격리구조물(T)의 상부가 중심부(H) 위 및 하부층(3)의 상부 아래에 위치하는 방식으로 형성되고,
    제2 재료로 된 보조구조물(Q)은 격리구조물 위에 형성되고,
    제2 재료는 보조구조물(Q)의 일부가 유지되도록 하부층(3)이 노출될 때까지 에칭처리되고,
    격리구조물(T)의 상부가 고정방식으로 중심부(H) 위에 배열되도록 마스크(P2)를 이용하여 먼저 제1 재료를 제2 재료에 대해 선별적으로 제거하고,
    함몰부(V)가 형성되고 또한 격리구조물(T)의 상부가 중심부(H) 위에 남아있는 것을 특징으로 하는 제조방법.
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