JP5054865B2 - 半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 48
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 104
- 229920005591 polysilicon Polymers 0.000 claims description 104
- 125000006850 spacer group Chemical group 0.000 claims description 65
- 239000000758 substrate Substances 0.000 claims description 53
- 238000002955 isolation Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 72
- 235000012239 silicon dioxide Nutrition 0.000 description 36
- 239000000377 silicon dioxide Substances 0.000 description 36
- 229910052581 Si3N4 Inorganic materials 0.000 description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 17
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、自己整合を用いて製造可能な不揮発性ランダムアクセスメモリセルとフローティングゲートメモリセルの半導体メモリアレイ、及び、これらの製造方法に関する。さらに詳しくは、３重に自己整合を用いる分割ゲート型不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）セルに関する。
【０００２】
【従来の技術】
フローティングゲートを用いて電荷を蓄積する不揮発性半導体メモリセル、そのメモリセルを半導体基板に形成したメモリアレイは、従来から良く知られている。フローティングゲートメモリセルには、代表的に分割ゲート型、積重ねゲート型、これらの組合せ型がある。
【０００３】
フローティングゲートメモリセルアレイの製造における問題点の１つは、ソース、ドレイン、制御ゲート、フローティングゲート等、様々な要素の整合である。半導体の集積度が増し、最大サイズ要素に対するリソグラフサイズが縮小するにつれ、精密整合はますます重要となる。各要素の整合は、半導体製品の生産性にも影響する。
【０００４】
【発明が解決しようとする課題】
自己整合は、本技術分野で良く知られている。自己整合とは、１つ以上の材料を使用する工程において、各構成要素が互いに自動的に整合するようにその工程を処理することを言う。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供することにある。
【０００６】
本発明の目的は、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供することにある。
【０００７】
本発明の目的は、自己整合技術を用いて製造可能な、不揮発性ランダムアクセスメモリセルを提供することにある。
【０００８】
本発明の目的は、自己整合技術を用いて製造可能な、不揮発性メモリセル等のアレイを有する半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
従来の製造方法の問題点にかんがみ、本発明は、フローティングゲートメモリセルからなる半導体メモリアレイの製造方法について開示する。
【００１０】
また、本発明は、各々が鋭い先端と第１側部と上部と第２側部とを有する複数のポリシリコンフローティングゲートを含んだ不揮発性ＲＡＭセルについて開示する。フローティングゲートの鋭い先端は、上部と第２側部との接合部に形成する。各フローティングゲートの上部の一部と第１側部とに絶縁体スペーサを形成する。隣接するフローティングゲート間に、自己整合コンタクト（例えばポリシリコンソースラインコンタクトプラグ）を形成する。各フローティングゲートの上部の他の部分と鋭い先端と第２側部とに誘電材料を形成する。絶縁体スペーサの一側と誘電材料上に、ポリシリコンワードラインスペーサを形成する。
【００１１】
上記目的を達成するため、本発明は、分割ゲート型フローティングゲートメモリセルからなる半導体メモリアレイを形成するための自己整合方法を開示すると共に、それら方法によって形成したメモリアレイを開示する。本発明の自己整合方法において、各メモリセルは、第１端子と、この第１端子との間にチャネルを有する第２端子と、フローティングゲートと、制御ゲートとを有する。本発明の自己整合方法は、複数の分離領域を間隔を置いて基板に形成する。これら分離領域は、第１方向に実質的に互いに平行である。隣接する分離領域間には、活性領域が存在する。各活性領域は、半導体基板上の第１絶縁層と、この第１絶縁層上の第１ポリシリコン層とからなる。半導体基板上の第２方向に、マスク材料からなる複数のマスク領域を間隔を置いて形成する。これらマスク領域は、実質的に互いに平行であり、交互に形成した複数の活性領域および分離領域と交差する。第２方向は、第１方向に実質的に直交する。絶縁材料性の複数の第１スペーサを、間隔を置いて実質的に互いに平行に第２方向に形成する。各第１スペーサは、マスク領域の１つに隣接して連続する。隣接する第１スペーサ間には、第１領域が存在する。各第１スペーサは、交互に形成した複数の活性領域および絶縁領域と交差する。第１領域において、隣接する第１スペーサ間をエッチングする。第１領域内の隣接する第１スペーサ間において、基板の活性領域に第１端子を形成する。隣接する第１スペーサ間において、導体を第２方向に形成し、基板の第１端子に電気的に接続する。
【００１２】
マスク材料を除去することにより、第２方向に実質的に互いに平行に延びる複数の分離構造を形成する。各分離構造を覆って絶縁膜を形成する。複数のポリシリコン材料製第２スペーサを、実質的に互いに平行に第２方向に間隔を置いて形成する。各第２スペーサは、分離構造の１つに隣接して連続する。隣接する第２スペーサ間には、第２領域が存在する。各第２スペーサは、交互に形成した複数の活性領域および分離領域と交差する。各第２スペーサは、メモリセル用制御ゲートを第２方向に電気的に接続する。第２領域において、隣接する第２スペーサ間をエッチングする。隣接する第２スペーサ間の第２領域において、基板の各活性領域に第２端子を形成する。最後に、活性領域に実質的に平行な導体を第１方向に形成し、第１方向において第２端子に電気的に接続する。
【００１３】
本発明の他の目的、利点、特徴は、好適実施例に関する以下の詳細説明および図面において明らかにする。
【００１４】
【実施例１】
以下図面を参照して、実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１５】
図１は、本発明の一実施例に基づく３重自己整合ＮＶＲＡＭセルのセル構造を示す。この構造は、ソース側注入要素の役割を果たすポリシリコンスペースワードライン５６と、誘電材料５８で覆ったフローティングゲート５４が作る鋭い先端５２と、前記ワードラインへの自己整合ポリシリコンソースラインコンタクト５３とを有することを特徴とする。
【００１６】
図１から明らかなように、本発明の一実施例に基づくＮＶＲＡＭセルは、特徴的な構造を持つ。シリコン基板５０は、ドープしたソース領域６０と、ドープしたビットライン／ドレイン領域６２と、ドープしたビットライン／ドレイン領域６３とを有する。第１ポリシリコンフローティングゲート５１と第２ポリシリコンフローティングゲート５４は、基板５０上に形成し、ソース領域６０に部分的に重なる。ポリシリコンソースラインコンタクトプラグ５３は、フローティングゲート５１および５４間にあり、これらフローティングゲートと自己整合する。
【００１７】
フローティングゲート５４は、上部と右側部（図１において）とが接触する鋭い先端５２を含む。絶縁スペーサ５５は、好ましくはＴＥＯＳを堆積して形成し、フローティングゲート５４とその左側部の上に設ける。誘電材料５８（二酸化シリコン）は、フローティングゲート５４の鋭い先端５２と、その右側部と、基板５０からビットライン／ドレイン領域６２の上とに延びる。ポリシリコンワードライン５６は、誘電材料５８の上に形成する。
【００１８】
フローティングゲート５１は、上部と左側部とが接触する鋭い先端５２を含む。絶縁スペーサ５５と、誘電材料５８と、ポリシリコンワードライン５６とは、フローティングゲート５４のものと同様に形成する。
【００１９】
図２〜９は、本発明の一実施例に基づくＮＶＲＡＭセルの各製造段階を示す。これら図において、図（ａ）と（ｃ）は分離領域に対応し、図（ｂ）と（ｄ）は活性領域に対応する。
【００２０】
図２（ａ）と（ｂ）において、シリコン基板５０を準備する。基板５０上に酸化物層６４を形成する。酸化物層６４上にポリシリコン層６６を形成する。ポリシリコン層６６上に窒化物層６８を形成する。ポリシリコン層６６の好適な厚さは約５００〜７００μであり、酸化物層６４の好適な厚さは９０Åであり、窒化物層６８の好適な厚さは９０Åである。
【００２１】
図２（ｃ）において、分離領域の酸化物層６４とポリシリコン層６６と窒化物層６８と基板５０の一部とは、マスク（図示せず）を用いてエッチングし、浅トレンチを形成する。基板５０の分離領域に酸化物層７０を堆積する。分離領域（図２（ｃ））の酸化物層７０の上と活性領域（図２（ｄ））の窒化物層６８の上部に、窒化物をさらに追加する。
【００２２】
分離領域と活性領域との上に、溝を区画するためのフローティングゲートマスク（図示せず）を設ける。両領域の窒化物層６８に溝（すなわちフローティングゲート溝）７２をエッチングする。このエッチングは、図３（ａ）と（ｂ）に示すように、分離領域においては酸化物層７０で停止し、活性領域においてはポリシリコン層６６で停止する。
【００２３】
図３（ｃ）と（ｄ）において、分離領域および活性領域を含めた構造全体にテトラエチルオルソシリケート（ＴＥＯＳ）層７４を堆積（約２０００〜２５００Å）する。図４（ａ）と（ｂ）において、このＴＥＯＳ層７４を異方性反応性イオンエッチングし、スペーサ７６を形成する。スペーサ７６は、図１のフローティングゲート５１および５４上に形成した絶縁スペーサ５５に対応する。図４（ｃ）と（ｄ）において、活性領域（図４（ｂ））のポリシリコン層６６をエッチング（好適にはドライエッチング）する。このエッチングはポリシリコン層６６下の酸化物層６４で停止する。
【００２４】
図５（ａ）と（ｂ）において、構造上に酸化物層７８を堆積する（約３００Å）。図５（ｃ）と（ｄ）において、この酸化物層７８をエッチングし、スペーサ７６の側部のみに酸化物層７８を残す。図６（ａ）と（ｂ）において、構造上にポリシリコン層５３ａを堆積する（約３０００Å）。図６（ｃ）と（ｄ）において、ポリシリコン層５３ａを研磨し平坦にする。ポリシリコン層５３ａは、図１のポリシリコンソースラインコンタクトプラグ５３に対応する。
【００２５】
図７（ａ）と（ｂ）において、窒化物層６８を除去し、ポリシリコン層６６と酸化物層７０とを露出させる。露出したポリシリコン層６６は、コンタクトプラグ５３あるいはＴＥＯＳスペーサ７６に覆われていない。これを図７（ｄ）に示すようにエッチングする。このエッチングは酸化物に対して選択的なため、ＴＥＯＳスペーサ７６とプラグ５３とはエッチング期間中マスクとして機能する。構造上に酸化物（図示せず）を堆積し、好適には厚さ１６０Åの酸化物層を形成する。図８（ａ）と（ｂ）において、構造上にポリシリコン層８０を堆積する（約２０００Å）。図８（ｃ）と（ｄ）において、ポリシリコン層８０をエッチングし、図１に示すポリシリコンワードラインスペーサ５６を形成する。最後に図９（ａ）と（ｂ）において、イオン注入してビットライン／ドレイン領域６２および６３を形成する。
【００２６】
図１０は、本発明に基づくＮＶＲＡＭセル製造方法を示すフローチャートである。理解を容易にするため、このフローチャートは対応する図面番号を含む。ステップＳ１００において、シリコン基板５０，酸化物層６４，ポリシリコン層６６，窒化物層６８を形成する。分離領域において、ポリシリコン層６６を基板５０内までエッチングする。分離領域に酸化物層７０と窒化物を加え、活性領域に窒化物をさらに加える。ステップＳ１０４において、フローティングゲートマスクを用いて領域７２をエッチングする。このエッチングは、分離領域においては酸化物層７０で停止し、活性領域においてはポリシリコン層６６で停止する。ステップＳ１０６において、構造上にＴＥＯＳ層７４を堆積する。ステップＳ１０８において、ＴＥＯＳ７４を異方性反応性イオンエッチングし、スペーサ７６を形成する。このスペーサ７６は、図１の絶縁スペーサ５５に対応する。ステップＳ１１０において、活性領域のポリシリコン層６６をエッチングする。このエッチングは、酸化物層６４で停止する。
【００２７】
ステップＳ１１２において、図５（ａ）と（ｂ）に示すように、構造上に酸化物層７８を堆積する。ステップＳ１１４において、酸化物層７８をエッチングする。ステップＳ１１６において、図６（ａ）と（ｂ）に示すように、ポリシリコン層５３ａを堆積する。ステップＳ１１８（図６（ｃ）と（ｄ））において、ポリシリコン層５３ａを研磨し平坦化する。ステップＳ１２０において、窒化物層６８を除去することにより、活性領域（図７（ｂ））のポリシリコン層６６を露出させると共に、分離領域（図７（ａ））の酸化物層７０を露出させる。ステップＳ１２２において、図７（ｄ）に示すように、露出したポリシリコン層６６をエッチングする。ステップＳ１２４において、薄い酸化物層とポリシリコン層８０を堆積する。ステップＳ１２６において、ポリシリコン層８０をエッチングし、ワードラインコンタクト５６を形成する。前記酸化物層は、図１の誘電材料５８に対応する。最後にステップＳ１２８において、ビットライン／ドレイン領域６２および６３を注入する。
【００２８】
良く知られているように、ポリシリコンスペーサの寸法および形状は、十分に制御することにより、デバイスデザインルールおよび基本ルールを適切に遵守せねばならない。平坦な浅トレンチ分離構造の形成方法を以下に説明する。
【００２９】
ステップＳ１２６（図８（ｃ）と（ｄ））においてポリシリコン層８０をエッチングすると、得られるスペーサは丸みを帯びる。これらスペーサは、より方形である方が有利である。図１１（ａ）は、均一な寸法を有するポリシリコンスペーサを製造するための一実施例を示す。スペーサ形成用ポリシリコンフィルム３３０（好ましくは２００ｎｍ）を心棒３３１上にコンフォーマルに堆積する。心棒３３１は、別のゲートまたは捨て膜であっても良い。好適には２０〜４０ｎｍ厚の酸化膜３３２をポリシリコン膜３３０上にコンフォーマルに堆積する。図１１（ｂ）に示すように、異方性化学エッチングを行い、平坦上面３４０から酸化膜３３２を除去し、ポリシリコン膜３３０の除去を開始する。この時のエッチング速度は、上面３４０上の酸化膜３３２がポリシリコン膜３３０よりも遅く除去されるようにする。ＲＩＥの場合、どのような膜でもその露出角部におけるエッチング速度が速まる。従ってスペーサ３５０は、ポリシリコン３３０の角から突出し、図１１（ｃ）に示すような垂直形状のポリシリコン３３０を形成する。図１１（ａ）〜（ｃ）の処理を使えば、方形のワードラインスペーサ５６を形成できる。
【００３０】
シリコン基板内のウエル領域のドーピングを説明する。特に、図３（ｃ）と（ｄ）に示す溝領域７２へのソース領域注入を説明する。
【００３１】
図１２は、本発明に基づく３重自己整合分割ゲートＮＶＲＡＭセルの各部を示す。基板の追加ドーピングを説明する。当該セルおよびそのミラーセル用のフローティングゲート３６０をパターニングし形成する。フローティングゲート３６０を介した注入により、フローティングゲートウエル３６１を形成する。当該セルおよびそのミラーセルのフローティングゲート３６０は、フローティングゲート３６０を基板５０までエッチングすることにより分離できる。ソース領域３６３は、従来の方法によりフローティングゲートホール内への注入により形成する。ポリシリコン３６２は、フローティングゲートホール（ソースプラグ）内へ堆積し、フローティングゲート注入点を形成する。スクリーン酸化物は、注入端およびワードラインチャネル上に成長させる。ワードラインスペーサ３６６は、堆積しエッチングする。ビットライン接合３６５とビットラインハロー３７０とを注入する。ハロー３７０の注入角度は、ハロー３７０がワードラインスペーサ３６６の下でビットライン／ドレイン接合３６５に隣接するように設定する。
【００３２】
この単一ウエル法を使って３重自己整合メモリセルを形成する場合の利点は、処理コストが低く簡単なことである。これは、メモリウエルマスクを省略できるためである。また、注入端絶縁体への注入が不必要であり、該注入端絶縁体へのフォトレジストの適用および除去が不必要であり、セルの信頼性が向上する。セル寸法の変化に対するセル電気特性の感度を低めることにより、セルの生産性が向上する。
【００３３】
【実施例２】
本発明の他の実施例を説明する。図１３（ａ）は、半導体基板１０を示す上面図である。基板１０は、第１絶縁層１２を有する。この第１絶縁層１２は、基板１０に堆積した二酸化シリコン等の絶縁材料からなる。第１絶縁層１２上に、第１ポリシリコン層１４を堆積する。半導体基板１０は、好ましくはＰタイプであり、当業者に公知である。基板１０上の第１絶縁層１２は、酸化、堆積（例えばＣＶＤ（化学蒸着））等の公知技術によって形成した約８０〜９０Åの二酸化シリコン層である。第１絶縁層１２上の第１ポリシリコン層１４は、低圧ＣＶＤ（ＬＰＣＶＤ）等の公知処理によって約５００〜７００Åの厚さに堆積する。好ましくは５００Åの窒化シリコン層１８をＣＶＤによって堆積する。窒化シリコン層１８は、分離領域形成において活性領域を区画するために使う。前記および後述の具体的寸法は、デザインルールや処理技術世代に応じて変化する。本明細書に記載の各寸法は、０．１８ミクロン処理に好適である。当業者には明らかなように、本発明は、特定の処理技術世代や、ここに記載の特定のパラメータ値に限定されない。
【００３４】
第１絶縁層１２，第１ポリシリコン層１４，窒化シリコン層１８を形成した後、適切なフォトレジスト１９を窒化シリコン層１８に塗布し、マスク処理を行い、選択領域内の窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とをエッチングする。フォトレジスト１９を残した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とが残る。フォトレジスト１９を除去した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とがエッチング除去され、図１４（ａ）に示す帯溝１６がＹ方向、すなわち列方向にできる。後述の通り、分離領域の形成について２つの実施例を示す。ＬＯＣＯＳおよびＳＴＩである。ＳＴＩ実施例は、基板１０内を約２８００Åの深さまでエッチングする。隣接する帯溝１６間の距離Ｗは、使用する処理技術の最小リソグラフ要素サイズとすれば良い。
【００３５】
窒化シリコン層１８をエッチング除去した後、第１ポリシリコン層１４と第１絶縁層１２とをエッチング除去し、帯溝１６を形成する。半導体基板１０内の帯溝１６は、二酸化シリコン等の絶縁材料２０ａまたは２０ｂで埋める。図１４（ｂ）に示すように、公知のＬＯＣＯＳ処理を用いて局所酸化物２０ａを形成するか、浅トレンチ処理（ＳＴＩ）を用いて二酸化シリコン領域２０ｂを形成する。フォトレジスト１９が残存する箇所では、二酸化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２との下の半導体基板１０は、活性領域を形成する。従って基板１０には、帯状の活性領域と分離領域とが交互にできる。分離領域は、ＬＯＣＯＳ２０ａまたは浅トレンチ２０ｂである。図１４（ｂ）は、ＬＯＣＯＳ２０ａと浅トレンチ２０ｂとを示すが、どちらか一方のみを形成する。好適実施例は、浅トレンチ２０ｂを形成する。浅トレンチ２０ｂが好適である理由は、第１ポリシリコン層１４と面一に形成できるためである。この構造によって自己整合フローティングゲートを実現できる。
【００３６】
この構造は、非自己整合法が形成する構造より小型である。図１４（ｂ）に示す構造を非自己整合法により形成することは、従来から知られている。これを説明する。基板１０に分離領域２０を形成する。分離領域２０は、基板１０に窒化シリコン層を堆積し、フォトレジストを堆積し、窒化シリコンをパターニングして基板１０の選択部分を露出し、ＬＯＣＯＳまたはＳＴＩを用いて基板１０の露出部分を酸化する。次に窒化シリコンを除去し、第１二酸化シリコン層１２（ゲート酸化膜を形成）を基板１０に堆積する。ゲート酸化膜１２上に第１ポリシリコン層１４を堆積する。第１ポリシリコン層１４をパターニングし、選択部分を除去する。このためポリシリコン層１４は、分離領域２０に対して自己整合せず、第２マスク処理が必要になる。この追加マスク処理は、ポリシリコン層１４の寸法が分離領域２０に対して整合許容値を持つことを要求する。
【００３７】
自己整合法または非自己整合法を用いて形成した図１４（ｂ）の構造に対し、さらに以下の処理を行う。
【００３８】
図１５（ａ）は、本発明の次の処理を示す上面図である。図１４（ａ）の構造の全表面に、窒化シリコン等のマスク層２２を形成する。窒化シリコン層２２の上にフォトレジストを塗布して第２のマスク処理を行い、Ｘ方向すなわち行方向に帯を区画したマスクを形成する。隣接する帯間の距離Ｚは、作成するデバイスに応じて決定する。本実施例の構造は、距離Ｚ内に３個の構成要素すなわち２個のゲートと１個のスペースを含む。行方向の選択領域すなわち帯内のフォトレジストを除去する。露出したマスク用窒化シリコン層２２をエッチングし、図１５（ａ）の構造を形成する。各窒化シリコン２２の帯は、半導体基板１０の活性領域および分離領域と交差する。活性領域内の基板１０上には、第１絶縁層１２とポリシリコン層１４とがある。分離領域は、浅トレンチ二酸化シリコン２０である。隣接する窒化シリコン帯２２間には、図１５（ｂ）の溝２４がある。溝２４は、浅トレンチ２０と交差し、第１ポリシリコン層１４の酸化領域と交差する。溝２４の材料は、浅トレンチ２０を形成する二酸化シリコンと同一材料である。窒化シリコン帯２２の形成を説明する。
【００３９】
窒化シリコン２２は、図１４（ａ）の構造にＣＶＤを用いて約３０００Å厚に堆積する。
【００４０】
窒化シリコン２２を選択的にエッチングする。このエッチングは、第１ポリシリコン層１４と二酸化シリコン領域２０ａまたは２０ｂによって停止する。露出した第１ポリシリコン層１４を酸化して二酸化シリコン２４を形成する。
【００４１】
テトラエチルオルソシリケート（ＴＥＯＳ）の分解によって生成する二酸化シリコン等の絶縁材料を堆積し、第２絶縁層２６を図１５（ａ）に示す構造の全表面に形成する。図１６（ａ）は、第２絶縁層２６を形成した構造の断面図である。ＴＥＯＳ層２６は、ＣＶＤやコンフォーマル堆積等の従来技術を使って約２０００〜２５００Å厚にする。
【００４２】
ＴＥＯＳ層２６は、反応性イオンエッチング（ＲＩＥ）等公知技術を使って異方性エッチングを行い、窒化シリコン帯２２を露出させる。この結果、図１６（ｂ）に示すように、ＴＥＯＳスペーサ２６の帯と窒化シリコン２２の帯とが隣接する。ＴＥＯＳ２６の異方性エッチングは、エッチング停止の役割を果たす窒化シリコン２２と第１ポリシリコン層１４とが露出するまで続ける。
【００４３】
エッチング液を交換し、第１ポリシリコン層１４を異方性エッチングする。これはエッチング停止の役割を果たす第１二酸化シリコン層１２が露出するまで行う。
【００４４】
構造の全表面に対して適切なイオンを注入する。イオンが第１二酸化シリコン層１２に進入するのに十分なエネルギを持っている箇所で、基板１０内に第１領域３０を形成する。その他箇所におけるイオンは、ＴＥＯＳ２６，分離領域２０ａまたは２０ｂ、窒化シリコン２２に吸収され、何の影響も及ぼさない。この結果、図１７（ａ）の構造が得られる。
【００４５】
図１７（ａ）の構造全体を酸化することにより、第１ポリシリコン層１４の露出領域を酸化し、約３００Å厚の二酸化シリコン層３２を形成する。そして構造全体に二酸化シリコン絶縁層を堆積する。なお二酸化シリコン層３２の一部は、ＴＥＯＳ２６および二酸化シリコン２４から形成される。図示の層３２は、理解を助けるために示した。
【００４６】
第１二酸化シリコン絶縁層１２の異方性エッチングを、エッチング停止の役割を果たす基板１０まで行う。二酸化シリコン層１２の異方性エッチングは、層３２の一部も除去する。第２ポリシリコン堆積処理（約３０００Å）を行い、隣接するＴＥＯＳスペーサ２６間のプラグまたはホールを埋める。局所選択法により窒化シリコン２２からポリシリコンを除去する。この時の好適方法は、化学機械研磨（ＣＭＰ）である。第２ポリシリコン３４は、基板１０内の第１領域３０に対するオーミックコンタクトを形成する。第２ポリシリコン３４をドーピングすることにより、第１領域３０を形成する不純物の補助用あるいは代替用の拡散ソースとして使用しても良い。ポリシリコン３４は、タングステン、ケイ化タングステン等の適切な導体でも良い。図１７（ｂ）は、このようにして形成した構造を示す。この構造を酸化し、第２ポリシリコンプラグ３４上に二酸化シリコン層３６を薄く形成する。
【００４７】
窒化シリコン２２をエッチングし、エッチング停止層としての第１ポリシリコン層１４を露出させる。次に第１ポリシリコン層１４を異方性エッチングし、エッチング停止層としての第１二酸化シリコン層１２を露出させる。この処理期間中、第２ポリシリコン３４上のキャップ３６は、第２ポリシリコン３４のエッチングを阻止する。この結果、図１８（ａ）の構造が得られる。
【００４８】
構造全体に約１６０〜１７０Åの薄い二酸化シリコン層３８を、熱酸化および堆積の組み合わせによって形成し、図１８（ｂ）の構造を得る。
【００４９】
構造全体に第３ポリシリコン層４０を約２０００Åの厚さに堆積する。この結果を図１９（ａ）に示す。第３ポリシリコン層４０は、ＬＰＣＶＤによって堆積できる。
【００５０】
第３ポリシリコン層４０を異方性エッチングし、複数のスペーサ４０を形成する。スペーサ４０は、行方向すなわちＸ方向に延び、プラグ３４に平行である。第３ポリシリコン層４０をエッチングし、プラグ３４上の二酸化シリコン３８を露出させる。この結果、図１９（ｂ）に示すように、プラグ３４の両側にポリシリコンスペーサ４０が互いに切り離される。
【００５１】
第３ポリシリコンスペーサ４０を酸化することにより、その露出部分全体に二酸化シリコン層４２を形成する。この時点であるいはこの酸化処理の前にイオン注入を行い、第２領域１７０を形成する。隣接するポリシリコンスペーサ４０間の二酸化シリコン３８を異方性エッチングし、エッチング停止部としての基板１０を露出させる。誘電体４８を堆積する。誘電体４８に従来のコンタクト４４を形成する。コンタクト４４は、第２領域１７０と金属製共通ビットライン４６とを接続する。誘電体４８は、層４２と同一の二酸化シリコンでも良い。この結果、図２０の構造が得られる。
【００５２】
図２１は、結果的に得られる構造を示す上面図である。この図は、ビットライン４６と第２領域１７０との相互接続を示す。制御ライン４０は、Ｘ方向すなわち行方向に延び、ソースライン３４は基板１０内の第１領域３０に接続する。ソースライン３４（当業者に明らかなように、「ソース」は「ドレイン」に読み替え可能である）は、行方向全長に渡り基板１０と接触する。すなわちソースライン３４は、基板１０の活性領域および分離領域の両方に接触する。ただし、ソースライン３４は、基板１０内の第１領域３０のみと電気的に接続する。このソースライン３４が接続する各第１領域３０は、隣接する２個のメモリセルに接続し共有される。同様に、ビットライン４６が接続する各第２領域１７０は、隣接するメモリセルによって共有される。
【００５３】
この結果、複数の分割ゲート型不揮発性メモリセルが形成される。各メモリセルは、フローティングゲート１４と、制御ゲート４０と、ソースライン３４と、ビットライン４６とを有する。制御ゲート４０は、スペーサであり、行方向に延び、同一行の他のメモリセルの制御ゲートと接続する。ソースライン３４は、行方向に延び、同一行方向のメモリセルの第１端子３０のペアを接続する。ビットライン４４は、Ｙ方向すなわち列方向に延び、同一列方向のメモリセルの第２端子１７０のペアを接続する。これら制御ゲート、フローティングゲート、ソースライン、ビットラインの形成は、すべて自己整合する。この不揮発性メモリセルは、分割ゲート型であり、ゲートトンネリングを制御するためのフローティングゲートを有する。この詳細は、米国特許第５，５７２，０５４号が開示する。この開示は参照によってここに組み込むことにより、前記不揮発性メモリセルおよび該セルからなるメモリアレイの動作の説明に代える。
【００５４】
好適実施例に基づき本発明を説明したが、当業者には明らかなように、本発明は、特許請求の範囲を逸脱せずに変更が可能である。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供できる。
【００５６】
本発明によれば、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供できる。
【００５７】
本発明によれば、自己整合技術を用いて製造可能な、不揮発性ランダムアクセスメモリセルを提供できる。
【００５８】
本発明によれば、自己整合技術を用いて製造可能な、不揮発性メモリセル等のアレイを有する半導体装置を提供できる。
【図面の簡単な説明】
以下の図面を参照しながら本発明を詳細に説明する。図中の同一参照番号は、同一要素を表す。
【図１】本発明に基づく自己整合ＮＶＲＡＭセルとポリシリコンスペーサワードラインを示す概略図である。
【図２】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その１）である。
【図３】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その２）である。
【図４】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その３）である。
【図５】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その４）である。
【図６】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その５）である。
【図７】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その６）である。
【図８】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その７）である。
【図９】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その８）である。
【図１０】本発明に基づくＮＶＲＡＭセル製造方法の１つを示すフローチャートである。
【図１１】（ａ）は方形スペーサを形成するためのポリシリコン／酸化物積み重ねを示す概略図である。（ｂ）は平坦表面上において前記酸化物をエッチング除去し、側壁に酸化物スペーサを形成したところを示す概略図である。（ｃ）は角部のポリシリコンをエッチング除去することにより方形にした酸化物スペーサを示す概略図である。
【図１２】ハローを有する単一ウエル３重自己整合メモリセルを示す概略図である。
【図１３】（ａ）は本発明の一実施例方法の第１段階において、分離領域を形成するための半導体基板を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図である。
【図１４】（ａ）は図１３の次の段階で形成した分離領域を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図で、半導体基板に形成した２タイプ、すなわちＬＯＣＯＳタイプと浅トレンチタイプの分離領域を示す。
【図１５】（ａ）は図１４の分離領域形成の次の段階を示す上面図である。（ｂ）は（ａ）の４−４線に沿った断面図である。（ｃ）は（ａ）の３−３線に沿った断面図である。
【図１６】（ａ）は分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図１５の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１７】（ａ）は図１６の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１８】（ａ）は図１７の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１９】（ａ）は図１８の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）のの次の段階を示す４−４線に沿った断面図である。
【図２０】分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図１９の次の段階を示す４−４線に沿った断面図である。
【図２１】分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、活性領域における行ライン、ビットライン、端子の相互接続を示す上面図である。
【符号の説明】
１０ 半導体基板
１２ 第１絶縁層（二酸化シリコン）
１４ 第１ポリシリコン層、フローティングゲート
１６ 分離領域帯溝
１８ 窒化シリコン層
１９ フォトレジスト
２０ 分離領域、浅トレンチ二酸化シリコン
２０ａ 絶縁材料、局所酸化物、ＬＯＣＯＳ
２０ｂ 絶縁材料、二酸化シリコン領域、浅トレンチ
２２ マスク用窒化シリコン帯
２４ 溝、二酸化シリコン
２６ 第２絶縁層（二酸化シリコン）、ＴＥＯＳスペーサ
３０ 第１領域、第１端子
３２ 絶縁体、二酸化シリコン層
３４ 第２ポリシリコンプラグ、ソースライン
３６ 二酸化シリコン層、キャップ
３８ 二酸化シリコン層
４０ 第３ポリシリコン層（スペーサ）、制御ライン（ゲート）
４２ 二酸化シリコン層
４４ コンタクト
４６ 金属製共通ビットライン
４８ 誘電体
５０ シリコン基板
５１ 第１ポリシリコンフローティングゲート
５２ 鋭い先端
５３ 自己整合ポリシリコンソースラインコンタクトプラグ
５３ａ ポリシリコン層
５４ 第２ポリシリコンフローティングゲート
５５ 絶縁スペーサ
５６ ポリシリコンスペースワードライン
５８ 誘電材料
６０ ソース領域
６２、６３ ビットラインとなるドレイン領域
６４ 酸化物層
６６ ポリシリコン層
６８ 窒化物層
７０ 酸化物層
７２ 溝
７４ ＴＥＯＳ層
７６ 絶縁スペーサ
７８ 酸化物層
８０ ポリシリコン層
１７０ 第２領域、第２端子
３３０ スペーサ形成用ポリシリコン膜
３３１ 心棒
３３２ 酸化膜
３４０ 平坦上面
３５０ スペーサ
３６０ フローティングゲート
３６１ フローティングゲートウエル
３６２ ポリシリコン
３６３ ソース領域
３６５ ビットラインとなるドレイン接合
３６６ ワードラインスペーサ
３７０ ビットラインハロー
【発明の属する技術分野】
本発明は、自己整合を用いて製造可能な不揮発性ランダムアクセスメモリセルとフローティングゲートメモリセルの半導体メモリアレイ、及び、これらの製造方法に関する。さらに詳しくは、３重に自己整合を用いる分割ゲート型不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）セルに関する。
【０００２】
【従来の技術】
フローティングゲートを用いて電荷を蓄積する不揮発性半導体メモリセル、そのメモリセルを半導体基板に形成したメモリアレイは、従来から良く知られている。フローティングゲートメモリセルには、代表的に分割ゲート型、積重ねゲート型、これらの組合せ型がある。
【０００３】
フローティングゲートメモリセルアレイの製造における問題点の１つは、ソース、ドレイン、制御ゲート、フローティングゲート等、様々な要素の整合である。半導体の集積度が増し、最大サイズ要素に対するリソグラフサイズが縮小するにつれ、精密整合はますます重要となる。各要素の整合は、半導体製品の生産性にも影響する。
【０００４】
【発明が解決しようとする課題】
自己整合は、本技術分野で良く知られている。自己整合とは、１つ以上の材料を使用する工程において、各構成要素が互いに自動的に整合するようにその工程を処理することを言う。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供することにある。
【０００６】
本発明の目的は、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供することにある。
【０００７】
本発明の目的は、自己整合技術を用いて製造可能な、不揮発性ランダムアクセスメモリセルを提供することにある。
【０００８】
本発明の目的は、自己整合技術を用いて製造可能な、不揮発性メモリセル等のアレイを有する半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
従来の製造方法の問題点にかんがみ、本発明は、フローティングゲートメモリセルからなる半導体メモリアレイの製造方法について開示する。
【００１０】
また、本発明は、各々が鋭い先端と第１側部と上部と第２側部とを有する複数のポリシリコンフローティングゲートを含んだ不揮発性ＲＡＭセルについて開示する。フローティングゲートの鋭い先端は、上部と第２側部との接合部に形成する。各フローティングゲートの上部の一部と第１側部とに絶縁体スペーサを形成する。隣接するフローティングゲート間に、自己整合コンタクト（例えばポリシリコンソースラインコンタクトプラグ）を形成する。各フローティングゲートの上部の他の部分と鋭い先端と第２側部とに誘電材料を形成する。絶縁体スペーサの一側と誘電材料上に、ポリシリコンワードラインスペーサを形成する。
【００１１】
上記目的を達成するため、本発明は、分割ゲート型フローティングゲートメモリセルからなる半導体メモリアレイを形成するための自己整合方法を開示すると共に、それら方法によって形成したメモリアレイを開示する。本発明の自己整合方法において、各メモリセルは、第１端子と、この第１端子との間にチャネルを有する第２端子と、フローティングゲートと、制御ゲートとを有する。本発明の自己整合方法は、複数の分離領域を間隔を置いて基板に形成する。これら分離領域は、第１方向に実質的に互いに平行である。隣接する分離領域間には、活性領域が存在する。各活性領域は、半導体基板上の第１絶縁層と、この第１絶縁層上の第１ポリシリコン層とからなる。半導体基板上の第２方向に、マスク材料からなる複数のマスク領域を間隔を置いて形成する。これらマスク領域は、実質的に互いに平行であり、交互に形成した複数の活性領域および分離領域と交差する。第２方向は、第１方向に実質的に直交する。絶縁材料性の複数の第１スペーサを、間隔を置いて実質的に互いに平行に第２方向に形成する。各第１スペーサは、マスク領域の１つに隣接して連続する。隣接する第１スペーサ間には、第１領域が存在する。各第１スペーサは、交互に形成した複数の活性領域および絶縁領域と交差する。第１領域において、隣接する第１スペーサ間をエッチングする。第１領域内の隣接する第１スペーサ間において、基板の活性領域に第１端子を形成する。隣接する第１スペーサ間において、導体を第２方向に形成し、基板の第１端子に電気的に接続する。
【００１２】
マスク材料を除去することにより、第２方向に実質的に互いに平行に延びる複数の分離構造を形成する。各分離構造を覆って絶縁膜を形成する。複数のポリシリコン材料製第２スペーサを、実質的に互いに平行に第２方向に間隔を置いて形成する。各第２スペーサは、分離構造の１つに隣接して連続する。隣接する第２スペーサ間には、第２領域が存在する。各第２スペーサは、交互に形成した複数の活性領域および分離領域と交差する。各第２スペーサは、メモリセル用制御ゲートを第２方向に電気的に接続する。第２領域において、隣接する第２スペーサ間をエッチングする。隣接する第２スペーサ間の第２領域において、基板の各活性領域に第２端子を形成する。最後に、活性領域に実質的に平行な導体を第１方向に形成し、第１方向において第２端子に電気的に接続する。
【００１３】
本発明の他の目的、利点、特徴は、好適実施例に関する以下の詳細説明および図面において明らかにする。
【００１４】
【実施例１】
以下図面を参照して、実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００１５】
図１は、本発明の一実施例に基づく３重自己整合ＮＶＲＡＭセルのセル構造を示す。この構造は、ソース側注入要素の役割を果たすポリシリコンスペースワードライン５６と、誘電材料５８で覆ったフローティングゲート５４が作る鋭い先端５２と、前記ワードラインへの自己整合ポリシリコンソースラインコンタクト５３とを有することを特徴とする。
【００１６】
図１から明らかなように、本発明の一実施例に基づくＮＶＲＡＭセルは、特徴的な構造を持つ。シリコン基板５０は、ドープしたソース領域６０と、ドープしたビットライン／ドレイン領域６２と、ドープしたビットライン／ドレイン領域６３とを有する。第１ポリシリコンフローティングゲート５１と第２ポリシリコンフローティングゲート５４は、基板５０上に形成し、ソース領域６０に部分的に重なる。ポリシリコンソースラインコンタクトプラグ５３は、フローティングゲート５１および５４間にあり、これらフローティングゲートと自己整合する。
【００１７】
フローティングゲート５４は、上部と右側部（図１において）とが接触する鋭い先端５２を含む。絶縁スペーサ５５は、好ましくはＴＥＯＳを堆積して形成し、フローティングゲート５４とその左側部の上に設ける。誘電材料５８（二酸化シリコン）は、フローティングゲート５４の鋭い先端５２と、その右側部と、基板５０からビットライン／ドレイン領域６２の上とに延びる。ポリシリコンワードライン５６は、誘電材料５８の上に形成する。
【００１８】
フローティングゲート５１は、上部と左側部とが接触する鋭い先端５２を含む。絶縁スペーサ５５と、誘電材料５８と、ポリシリコンワードライン５６とは、フローティングゲート５４のものと同様に形成する。
【００１９】
図２〜９は、本発明の一実施例に基づくＮＶＲＡＭセルの各製造段階を示す。これら図において、図（ａ）と（ｃ）は分離領域に対応し、図（ｂ）と（ｄ）は活性領域に対応する。
【００２０】
図２（ａ）と（ｂ）において、シリコン基板５０を準備する。基板５０上に酸化物層６４を形成する。酸化物層６４上にポリシリコン層６６を形成する。ポリシリコン層６６上に窒化物層６８を形成する。ポリシリコン層６６の好適な厚さは約５００〜７００μであり、酸化物層６４の好適な厚さは９０Åであり、窒化物層６８の好適な厚さは９０Åである。
【００２１】
図２（ｃ）において、分離領域の酸化物層６４とポリシリコン層６６と窒化物層６８と基板５０の一部とは、マスク（図示せず）を用いてエッチングし、浅トレンチを形成する。基板５０の分離領域に酸化物層７０を堆積する。分離領域（図２（ｃ））の酸化物層７０の上と活性領域（図２（ｄ））の窒化物層６８の上部に、窒化物をさらに追加する。
【００２２】
分離領域と活性領域との上に、溝を区画するためのフローティングゲートマスク（図示せず）を設ける。両領域の窒化物層６８に溝（すなわちフローティングゲート溝）７２をエッチングする。このエッチングは、図３（ａ）と（ｂ）に示すように、分離領域においては酸化物層７０で停止し、活性領域においてはポリシリコン層６６で停止する。
【００２３】
図３（ｃ）と（ｄ）において、分離領域および活性領域を含めた構造全体にテトラエチルオルソシリケート（ＴＥＯＳ）層７４を堆積（約２０００〜２５００Å）する。図４（ａ）と（ｂ）において、このＴＥＯＳ層７４を異方性反応性イオンエッチングし、スペーサ７６を形成する。スペーサ７６は、図１のフローティングゲート５１および５４上に形成した絶縁スペーサ５５に対応する。図４（ｃ）と（ｄ）において、活性領域（図４（ｂ））のポリシリコン層６６をエッチング（好適にはドライエッチング）する。このエッチングはポリシリコン層６６下の酸化物層６４で停止する。
【００２４】
図５（ａ）と（ｂ）において、構造上に酸化物層７８を堆積する（約３００Å）。図５（ｃ）と（ｄ）において、この酸化物層７８をエッチングし、スペーサ７６の側部のみに酸化物層７８を残す。図６（ａ）と（ｂ）において、構造上にポリシリコン層５３ａを堆積する（約３０００Å）。図６（ｃ）と（ｄ）において、ポリシリコン層５３ａを研磨し平坦にする。ポリシリコン層５３ａは、図１のポリシリコンソースラインコンタクトプラグ５３に対応する。
【００２５】
図７（ａ）と（ｂ）において、窒化物層６８を除去し、ポリシリコン層６６と酸化物層７０とを露出させる。露出したポリシリコン層６６は、コンタクトプラグ５３あるいはＴＥＯＳスペーサ７６に覆われていない。これを図７（ｄ）に示すようにエッチングする。このエッチングは酸化物に対して選択的なため、ＴＥＯＳスペーサ７６とプラグ５３とはエッチング期間中マスクとして機能する。構造上に酸化物（図示せず）を堆積し、好適には厚さ１６０Åの酸化物層を形成する。図８（ａ）と（ｂ）において、構造上にポリシリコン層８０を堆積する（約２０００Å）。図８（ｃ）と（ｄ）において、ポリシリコン層８０をエッチングし、図１に示すポリシリコンワードラインスペーサ５６を形成する。最後に図９（ａ）と（ｂ）において、イオン注入してビットライン／ドレイン領域６２および６３を形成する。
【００２６】
図１０は、本発明に基づくＮＶＲＡＭセル製造方法を示すフローチャートである。理解を容易にするため、このフローチャートは対応する図面番号を含む。ステップＳ１００において、シリコン基板５０，酸化物層６４，ポリシリコン層６６，窒化物層６８を形成する。分離領域において、ポリシリコン層６６を基板５０内までエッチングする。分離領域に酸化物層７０と窒化物を加え、活性領域に窒化物をさらに加える。ステップＳ１０４において、フローティングゲートマスクを用いて領域７２をエッチングする。このエッチングは、分離領域においては酸化物層７０で停止し、活性領域においてはポリシリコン層６６で停止する。ステップＳ１０６において、構造上にＴＥＯＳ層７４を堆積する。ステップＳ１０８において、ＴＥＯＳ７４を異方性反応性イオンエッチングし、スペーサ７６を形成する。このスペーサ７６は、図１の絶縁スペーサ５５に対応する。ステップＳ１１０において、活性領域のポリシリコン層６６をエッチングする。このエッチングは、酸化物層６４で停止する。
【００２７】
ステップＳ１１２において、図５（ａ）と（ｂ）に示すように、構造上に酸化物層７８を堆積する。ステップＳ１１４において、酸化物層７８をエッチングする。ステップＳ１１６において、図６（ａ）と（ｂ）に示すように、ポリシリコン層５３ａを堆積する。ステップＳ１１８（図６（ｃ）と（ｄ））において、ポリシリコン層５３ａを研磨し平坦化する。ステップＳ１２０において、窒化物層６８を除去することにより、活性領域（図７（ｂ））のポリシリコン層６６を露出させると共に、分離領域（図７（ａ））の酸化物層７０を露出させる。ステップＳ１２２において、図７（ｄ）に示すように、露出したポリシリコン層６６をエッチングする。ステップＳ１２４において、薄い酸化物層とポリシリコン層８０を堆積する。ステップＳ１２６において、ポリシリコン層８０をエッチングし、ワードラインコンタクト５６を形成する。前記酸化物層は、図１の誘電材料５８に対応する。最後にステップＳ１２８において、ビットライン／ドレイン領域６２および６３を注入する。
【００２８】
良く知られているように、ポリシリコンスペーサの寸法および形状は、十分に制御することにより、デバイスデザインルールおよび基本ルールを適切に遵守せねばならない。平坦な浅トレンチ分離構造の形成方法を以下に説明する。
【００２９】
ステップＳ１２６（図８（ｃ）と（ｄ））においてポリシリコン層８０をエッチングすると、得られるスペーサは丸みを帯びる。これらスペーサは、より方形である方が有利である。図１１（ａ）は、均一な寸法を有するポリシリコンスペーサを製造するための一実施例を示す。スペーサ形成用ポリシリコンフィルム３３０（好ましくは２００ｎｍ）を心棒３３１上にコンフォーマルに堆積する。心棒３３１は、別のゲートまたは捨て膜であっても良い。好適には２０〜４０ｎｍ厚の酸化膜３３２をポリシリコン膜３３０上にコンフォーマルに堆積する。図１１（ｂ）に示すように、異方性化学エッチングを行い、平坦上面３４０から酸化膜３３２を除去し、ポリシリコン膜３３０の除去を開始する。この時のエッチング速度は、上面３４０上の酸化膜３３２がポリシリコン膜３３０よりも遅く除去されるようにする。ＲＩＥの場合、どのような膜でもその露出角部におけるエッチング速度が速まる。従ってスペーサ３５０は、ポリシリコン３３０の角から突出し、図１１（ｃ）に示すような垂直形状のポリシリコン３３０を形成する。図１１（ａ）〜（ｃ）の処理を使えば、方形のワードラインスペーサ５６を形成できる。
【００３０】
シリコン基板内のウエル領域のドーピングを説明する。特に、図３（ｃ）と（ｄ）に示す溝領域７２へのソース領域注入を説明する。
【００３１】
図１２は、本発明に基づく３重自己整合分割ゲートＮＶＲＡＭセルの各部を示す。基板の追加ドーピングを説明する。当該セルおよびそのミラーセル用のフローティングゲート３６０をパターニングし形成する。フローティングゲート３６０を介した注入により、フローティングゲートウエル３６１を形成する。当該セルおよびそのミラーセルのフローティングゲート３６０は、フローティングゲート３６０を基板５０までエッチングすることにより分離できる。ソース領域３６３は、従来の方法によりフローティングゲートホール内への注入により形成する。ポリシリコン３６２は、フローティングゲートホール（ソースプラグ）内へ堆積し、フローティングゲート注入点を形成する。スクリーン酸化物は、注入端およびワードラインチャネル上に成長させる。ワードラインスペーサ３６６は、堆積しエッチングする。ビットライン接合３６５とビットラインハロー３７０とを注入する。ハロー３７０の注入角度は、ハロー３７０がワードラインスペーサ３６６の下でビットライン／ドレイン接合３６５に隣接するように設定する。
【００３２】
この単一ウエル法を使って３重自己整合メモリセルを形成する場合の利点は、処理コストが低く簡単なことである。これは、メモリウエルマスクを省略できるためである。また、注入端絶縁体への注入が不必要であり、該注入端絶縁体へのフォトレジストの適用および除去が不必要であり、セルの信頼性が向上する。セル寸法の変化に対するセル電気特性の感度を低めることにより、セルの生産性が向上する。
【００３３】
【実施例２】
本発明の他の実施例を説明する。図１３（ａ）は、半導体基板１０を示す上面図である。基板１０は、第１絶縁層１２を有する。この第１絶縁層１２は、基板１０に堆積した二酸化シリコン等の絶縁材料からなる。第１絶縁層１２上に、第１ポリシリコン層１４を堆積する。半導体基板１０は、好ましくはＰタイプであり、当業者に公知である。基板１０上の第１絶縁層１２は、酸化、堆積（例えばＣＶＤ（化学蒸着））等の公知技術によって形成した約８０〜９０Åの二酸化シリコン層である。第１絶縁層１２上の第１ポリシリコン層１４は、低圧ＣＶＤ（ＬＰＣＶＤ）等の公知処理によって約５００〜７００Åの厚さに堆積する。好ましくは５００Åの窒化シリコン層１８をＣＶＤによって堆積する。窒化シリコン層１８は、分離領域形成において活性領域を区画するために使う。前記および後述の具体的寸法は、デザインルールや処理技術世代に応じて変化する。本明細書に記載の各寸法は、０．１８ミクロン処理に好適である。当業者には明らかなように、本発明は、特定の処理技術世代や、ここに記載の特定のパラメータ値に限定されない。
【００３４】
第１絶縁層１２，第１ポリシリコン層１４，窒化シリコン層１８を形成した後、適切なフォトレジスト１９を窒化シリコン層１８に塗布し、マスク処理を行い、選択領域内の窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とをエッチングする。フォトレジスト１９を残した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とが残る。フォトレジスト１９を除去した部分は、窒化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２とがエッチング除去され、図１４（ａ）に示す帯溝１６がＹ方向、すなわち列方向にできる。後述の通り、分離領域の形成について２つの実施例を示す。ＬＯＣＯＳおよびＳＴＩである。ＳＴＩ実施例は、基板１０内を約２８００Åの深さまでエッチングする。隣接する帯溝１６間の距離Ｗは、使用する処理技術の最小リソグラフ要素サイズとすれば良い。
【００３５】
窒化シリコン層１８をエッチング除去した後、第１ポリシリコン層１４と第１絶縁層１２とをエッチング除去し、帯溝１６を形成する。半導体基板１０内の帯溝１６は、二酸化シリコン等の絶縁材料２０ａまたは２０ｂで埋める。図１４（ｂ）に示すように、公知のＬＯＣＯＳ処理を用いて局所酸化物２０ａを形成するか、浅トレンチ処理（ＳＴＩ）を用いて二酸化シリコン領域２０ｂを形成する。フォトレジスト１９が残存する箇所では、二酸化シリコン層１８と第１ポリシリコン層１４と第１絶縁層１２との下の半導体基板１０は、活性領域を形成する。従って基板１０には、帯状の活性領域と分離領域とが交互にできる。分離領域は、ＬＯＣＯＳ２０ａまたは浅トレンチ２０ｂである。図１４（ｂ）は、ＬＯＣＯＳ２０ａと浅トレンチ２０ｂとを示すが、どちらか一方のみを形成する。好適実施例は、浅トレンチ２０ｂを形成する。浅トレンチ２０ｂが好適である理由は、第１ポリシリコン層１４と面一に形成できるためである。この構造によって自己整合フローティングゲートを実現できる。
【００３６】
この構造は、非自己整合法が形成する構造より小型である。図１４（ｂ）に示す構造を非自己整合法により形成することは、従来から知られている。これを説明する。基板１０に分離領域２０を形成する。分離領域２０は、基板１０に窒化シリコン層を堆積し、フォトレジストを堆積し、窒化シリコンをパターニングして基板１０の選択部分を露出し、ＬＯＣＯＳまたはＳＴＩを用いて基板１０の露出部分を酸化する。次に窒化シリコンを除去し、第１二酸化シリコン層１２（ゲート酸化膜を形成）を基板１０に堆積する。ゲート酸化膜１２上に第１ポリシリコン層１４を堆積する。第１ポリシリコン層１４をパターニングし、選択部分を除去する。このためポリシリコン層１４は、分離領域２０に対して自己整合せず、第２マスク処理が必要になる。この追加マスク処理は、ポリシリコン層１４の寸法が分離領域２０に対して整合許容値を持つことを要求する。
【００３７】
自己整合法または非自己整合法を用いて形成した図１４（ｂ）の構造に対し、さらに以下の処理を行う。
【００３８】
図１５（ａ）は、本発明の次の処理を示す上面図である。図１４（ａ）の構造の全表面に、窒化シリコン等のマスク層２２を形成する。窒化シリコン層２２の上にフォトレジストを塗布して第２のマスク処理を行い、Ｘ方向すなわち行方向に帯を区画したマスクを形成する。隣接する帯間の距離Ｚは、作成するデバイスに応じて決定する。本実施例の構造は、距離Ｚ内に３個の構成要素すなわち２個のゲートと１個のスペースを含む。行方向の選択領域すなわち帯内のフォトレジストを除去する。露出したマスク用窒化シリコン層２２をエッチングし、図１５（ａ）の構造を形成する。各窒化シリコン２２の帯は、半導体基板１０の活性領域および分離領域と交差する。活性領域内の基板１０上には、第１絶縁層１２とポリシリコン層１４とがある。分離領域は、浅トレンチ二酸化シリコン２０である。隣接する窒化シリコン帯２２間には、図１５（ｂ）の溝２４がある。溝２４は、浅トレンチ２０と交差し、第１ポリシリコン層１４の酸化領域と交差する。溝２４の材料は、浅トレンチ２０を形成する二酸化シリコンと同一材料である。窒化シリコン帯２２の形成を説明する。
【００３９】
窒化シリコン２２は、図１４（ａ）の構造にＣＶＤを用いて約３０００Å厚に堆積する。
【００４０】
窒化シリコン２２を選択的にエッチングする。このエッチングは、第１ポリシリコン層１４と二酸化シリコン領域２０ａまたは２０ｂによって停止する。露出した第１ポリシリコン層１４を酸化して二酸化シリコン２４を形成する。
【００４１】
テトラエチルオルソシリケート（ＴＥＯＳ）の分解によって生成する二酸化シリコン等の絶縁材料を堆積し、第２絶縁層２６を図１５（ａ）に示す構造の全表面に形成する。図１６（ａ）は、第２絶縁層２６を形成した構造の断面図である。ＴＥＯＳ層２６は、ＣＶＤやコンフォーマル堆積等の従来技術を使って約２０００〜２５００Å厚にする。
【００４２】
ＴＥＯＳ層２６は、反応性イオンエッチング（ＲＩＥ）等公知技術を使って異方性エッチングを行い、窒化シリコン帯２２を露出させる。この結果、図１６（ｂ）に示すように、ＴＥＯＳスペーサ２６の帯と窒化シリコン２２の帯とが隣接する。ＴＥＯＳ２６の異方性エッチングは、エッチング停止の役割を果たす窒化シリコン２２と第１ポリシリコン層１４とが露出するまで続ける。
【００４３】
エッチング液を交換し、第１ポリシリコン層１４を異方性エッチングする。これはエッチング停止の役割を果たす第１二酸化シリコン層１２が露出するまで行う。
【００４４】
構造の全表面に対して適切なイオンを注入する。イオンが第１二酸化シリコン層１２に進入するのに十分なエネルギを持っている箇所で、基板１０内に第１領域３０を形成する。その他箇所におけるイオンは、ＴＥＯＳ２６，分離領域２０ａまたは２０ｂ、窒化シリコン２２に吸収され、何の影響も及ぼさない。この結果、図１７（ａ）の構造が得られる。
【００４５】
図１７（ａ）の構造全体を酸化することにより、第１ポリシリコン層１４の露出領域を酸化し、約３００Å厚の二酸化シリコン層３２を形成する。そして構造全体に二酸化シリコン絶縁層を堆積する。なお二酸化シリコン層３２の一部は、ＴＥＯＳ２６および二酸化シリコン２４から形成される。図示の層３２は、理解を助けるために示した。
【００４６】
第１二酸化シリコン絶縁層１２の異方性エッチングを、エッチング停止の役割を果たす基板１０まで行う。二酸化シリコン層１２の異方性エッチングは、層３２の一部も除去する。第２ポリシリコン堆積処理（約３０００Å）を行い、隣接するＴＥＯＳスペーサ２６間のプラグまたはホールを埋める。局所選択法により窒化シリコン２２からポリシリコンを除去する。この時の好適方法は、化学機械研磨（ＣＭＰ）である。第２ポリシリコン３４は、基板１０内の第１領域３０に対するオーミックコンタクトを形成する。第２ポリシリコン３４をドーピングすることにより、第１領域３０を形成する不純物の補助用あるいは代替用の拡散ソースとして使用しても良い。ポリシリコン３４は、タングステン、ケイ化タングステン等の適切な導体でも良い。図１７（ｂ）は、このようにして形成した構造を示す。この構造を酸化し、第２ポリシリコンプラグ３４上に二酸化シリコン層３６を薄く形成する。
【００４７】
窒化シリコン２２をエッチングし、エッチング停止層としての第１ポリシリコン層１４を露出させる。次に第１ポリシリコン層１４を異方性エッチングし、エッチング停止層としての第１二酸化シリコン層１２を露出させる。この処理期間中、第２ポリシリコン３４上のキャップ３６は、第２ポリシリコン３４のエッチングを阻止する。この結果、図１８（ａ）の構造が得られる。
【００４８】
構造全体に約１６０〜１７０Åの薄い二酸化シリコン層３８を、熱酸化および堆積の組み合わせによって形成し、図１８（ｂ）の構造を得る。
【００４９】
構造全体に第３ポリシリコン層４０を約２０００Åの厚さに堆積する。この結果を図１９（ａ）に示す。第３ポリシリコン層４０は、ＬＰＣＶＤによって堆積できる。
【００５０】
第３ポリシリコン層４０を異方性エッチングし、複数のスペーサ４０を形成する。スペーサ４０は、行方向すなわちＸ方向に延び、プラグ３４に平行である。第３ポリシリコン層４０をエッチングし、プラグ３４上の二酸化シリコン３８を露出させる。この結果、図１９（ｂ）に示すように、プラグ３４の両側にポリシリコンスペーサ４０が互いに切り離される。
【００５１】
第３ポリシリコンスペーサ４０を酸化することにより、その露出部分全体に二酸化シリコン層４２を形成する。この時点であるいはこの酸化処理の前にイオン注入を行い、第２領域１７０を形成する。隣接するポリシリコンスペーサ４０間の二酸化シリコン３８を異方性エッチングし、エッチング停止部としての基板１０を露出させる。誘電体４８を堆積する。誘電体４８に従来のコンタクト４４を形成する。コンタクト４４は、第２領域１７０と金属製共通ビットライン４６とを接続する。誘電体４８は、層４２と同一の二酸化シリコンでも良い。この結果、図２０の構造が得られる。
【００５２】
図２１は、結果的に得られる構造を示す上面図である。この図は、ビットライン４６と第２領域１７０との相互接続を示す。制御ライン４０は、Ｘ方向すなわち行方向に延び、ソースライン３４は基板１０内の第１領域３０に接続する。ソースライン３４（当業者に明らかなように、「ソース」は「ドレイン」に読み替え可能である）は、行方向全長に渡り基板１０と接触する。すなわちソースライン３４は、基板１０の活性領域および分離領域の両方に接触する。ただし、ソースライン３４は、基板１０内の第１領域３０のみと電気的に接続する。このソースライン３４が接続する各第１領域３０は、隣接する２個のメモリセルに接続し共有される。同様に、ビットライン４６が接続する各第２領域１７０は、隣接するメモリセルによって共有される。
【００５３】
この結果、複数の分割ゲート型不揮発性メモリセルが形成される。各メモリセルは、フローティングゲート１４と、制御ゲート４０と、ソースライン３４と、ビットライン４６とを有する。制御ゲート４０は、スペーサであり、行方向に延び、同一行の他のメモリセルの制御ゲートと接続する。ソースライン３４は、行方向に延び、同一行方向のメモリセルの第１端子３０のペアを接続する。ビットライン４４は、Ｙ方向すなわち列方向に延び、同一列方向のメモリセルの第２端子１７０のペアを接続する。これら制御ゲート、フローティングゲート、ソースライン、ビットラインの形成は、すべて自己整合する。この不揮発性メモリセルは、分割ゲート型であり、ゲートトンネリングを制御するためのフローティングゲートを有する。この詳細は、米国特許第５，５７２，０５４号が開示する。この開示は参照によってここに組み込むことにより、前記不揮発性メモリセルおよび該セルからなるメモリアレイの動作の説明に代える。
【００５４】
好適実施例に基づき本発明を説明したが、当業者には明らかなように、本発明は、特許請求の範囲を逸脱せずに変更が可能である。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、自己整合技術を用い、フローティングゲートメモリセルの半導体メモリアレイを製造する方法を提供できる。
【００５６】
本発明によれば、自己整合技術を用いて製造可能な、フローティングゲートメモリセルの半導体メモリアレイを提供できる。
【００５７】
本発明によれば、自己整合技術を用いて製造可能な、不揮発性ランダムアクセスメモリセルを提供できる。
【００５８】
本発明によれば、自己整合技術を用いて製造可能な、不揮発性メモリセル等のアレイを有する半導体装置を提供できる。
【図面の簡単な説明】
以下の図面を参照しながら本発明を詳細に説明する。図中の同一参照番号は、同一要素を表す。
【図１】本発明に基づく自己整合ＮＶＲＡＭセルとポリシリコンスペーサワードラインを示す概略図である。
【図２】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その１）である。
【図３】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その２）である。
【図４】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その３）である。
【図５】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その４）である。
【図６】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その５）である。
【図７】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その６）である。
【図８】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その７）である。
【図９】本発明に基づく自己整合ＮＶＲＡＭの製造方法を示す図（その８）である。
【図１０】本発明に基づくＮＶＲＡＭセル製造方法の１つを示すフローチャートである。
【図１１】（ａ）は方形スペーサを形成するためのポリシリコン／酸化物積み重ねを示す概略図である。（ｂ）は平坦表面上において前記酸化物をエッチング除去し、側壁に酸化物スペーサを形成したところを示す概略図である。（ｃ）は角部のポリシリコンをエッチング除去することにより方形にした酸化物スペーサを示す概略図である。
【図１２】ハローを有する単一ウエル３重自己整合メモリセルを示す概略図である。
【図１３】（ａ）は本発明の一実施例方法の第１段階において、分離領域を形成するための半導体基板を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図である。
【図１４】（ａ）は図１３の次の段階で形成した分離領域を示す上面図である。（ｂ）は（ａ）の２−２線に沿った断面図で、半導体基板に形成した２タイプ、すなわちＬＯＣＯＳタイプと浅トレンチタイプの分離領域を示す。
【図１５】（ａ）は図１４の分離領域形成の次の段階を示す上面図である。（ｂ）は（ａ）の４−４線に沿った断面図である。（ｃ）は（ａ）の３−３線に沿った断面図である。
【図１６】（ａ）は分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図１５の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１７】（ａ）は図１６の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１８】（ａ）は図１７の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）の次の段階を示す４−４線に沿った断面図である。
【図１９】（ａ）は図１８の次の段階を示す４−４線に沿った断面図である。（ｂ）は（ａ）のの次の段階を示す４−４線に沿った断面図である。
【図２０】分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、図１９の次の段階を示す４−４線に沿った断面図である。
【図２１】分割ゲート型フローティングゲートメモリセルからなる不揮発性メモリアレイ形成において、活性領域における行ライン、ビットライン、端子の相互接続を示す上面図である。
【符号の説明】
１０ 半導体基板
１２ 第１絶縁層（二酸化シリコン）
１４ 第１ポリシリコン層、フローティングゲート
１６ 分離領域帯溝
１８ 窒化シリコン層
１９ フォトレジスト
２０ 分離領域、浅トレンチ二酸化シリコン
２０ａ 絶縁材料、局所酸化物、ＬＯＣＯＳ
２０ｂ 絶縁材料、二酸化シリコン領域、浅トレンチ
２２ マスク用窒化シリコン帯
２４ 溝、二酸化シリコン
２６ 第２絶縁層（二酸化シリコン）、ＴＥＯＳスペーサ
３０ 第１領域、第１端子
３２ 絶縁体、二酸化シリコン層
３４ 第２ポリシリコンプラグ、ソースライン
３６ 二酸化シリコン層、キャップ
３８ 二酸化シリコン層
４０ 第３ポリシリコン層（スペーサ）、制御ライン（ゲート）
４２ 二酸化シリコン層
４４ コンタクト
４６ 金属製共通ビットライン
４８ 誘電体
５０ シリコン基板
５１ 第１ポリシリコンフローティングゲート
５２ 鋭い先端
５３ 自己整合ポリシリコンソースラインコンタクトプラグ
５３ａ ポリシリコン層
５４ 第２ポリシリコンフローティングゲート
５５ 絶縁スペーサ
５６ ポリシリコンスペースワードライン
５８ 誘電材料
６０ ソース領域
６２、６３ ビットラインとなるドレイン領域
６４ 酸化物層
６６ ポリシリコン層
６８ 窒化物層
７０ 酸化物層
７２ 溝
７４ ＴＥＯＳ層
７６ 絶縁スペーサ
７８ 酸化物層
８０ ポリシリコン層
１７０ 第２領域、第２端子
３３０ スペーサ形成用ポリシリコン膜
３３１ 心棒
３３２ 酸化膜
３４０ 平坦上面
３５０ スペーサ
３６０ フローティングゲート
３６１ フローティングゲートウエル
３６２ ポリシリコン
３６３ ソース領域
３６５ ビットラインとなるドレイン接合
３６６ ワードラインスペーサ
３７０ ビットラインハロー
Claims (3)
- 各々がフローティングゲートと第１端子と該第１端子との間にチャネル領域を有する第２端子と制御ゲートとを有する複数のフローティングゲートメモリセルの半導体メモリアレイを半導体基板に形成する自己整合方法において、
ａ）前記基板上に実質的に互いに平行な複数の分離領域を間隔を置いて第１方向に形成し、隣接する前記分離領域間に活性領域を存在させ、前記活性領域が前記半導体基板上の第１絶縁材料層と該第１絶縁材料層上の第１ポリシリコン材料層とからなり、
ｂ）前記活性領域および分離領域上にマスク材料からなる実質的に互いに平行な複数のマスク領域を間隔を置いて第２方向に形成し、前記第２方向が前記第１方向に実質的に直交し、
ｃ）実質的に互いに平行な複数の絶縁材料製第１スペーサを間隔を置いて前記第２方向に形成し、各前記第１スペーサが前記マスク領域の１つに隣接して連続し、隣接する前記第１スペーサ間に第１領域を存在させ、各前記第１スペーサが複数の交互する前記活性領域および絶縁領域と交差し、
ｄ）前記第１領域における隣接する前記第１スペーサ間をエッチングし、
ｅ）隣接する前記第１スペーサ間の活性領域において前記基板の第１領域に前記第１端子を形成し、
ｆ）隣接する前記第１スペーサ間において、前記基板内の前記第１端子に電気的に接続する導体を前記第２方向に形成し、
ｇ）前記マスク材料を除去することにより、実質的に互いに平行な複数の構造を前記第２方向に形成し、
ｈ）前記構造の各々に対して絶縁膜を形成し、
ｉ）実質的に互いに平行な複数のポリシリコン材料製第２スペーサを間隔を置いて前記第２方向に形成し、各前記第２スペーサが前記構造の１つに隣接して連続し、隣接する前記第２スペーサ間に第２領域を存在させ、各前記第２スペーサが前記複数の交互する活性領域および分離領域と交差し、各前記第２スペーサが前記第２方向のメモリセル用制御ゲートに電気的に接続し、
ｊ）前記第２領域の隣接する第２スペーサ間をエッチングし、
ｋ）前記第２領域の隣接する第２スペーサ間において、前記基板の各活性領域に前記第２端子を形成し、
ｌ）前記活性領域に実質的に平行に前記第１方向に導体を形成し、該導体を前記第２端子に電気的に接続する、各段階を備えることを特徴とする前記自己整合方法。 - 前記段階ａ）が、前記分離領域と前記第１ポリシリコン材料層とを自己整合処理によって形成することを特徴とする請求項１記載の方法。
- 前記段階ａ）が、前記分離領域と前記第１ポリシリコン材料層とを非自己整合処理によって形成することを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/401622 | 1999-09-22 | ||
| US09/401,622 US6525371B2 (en) | 1999-09-22 | 1999-09-22 | Self-aligned non-volatile random access memory cell and process to make the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127179A JP2001127179A (ja) | 2001-05-11 |
| JP5054865B2 true JP5054865B2 (ja) | 2012-10-24 |
Family
ID=23588509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000289165A Expired - Lifetime JP5054865B2 (ja) | 1999-09-22 | 2000-09-22 | 半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6525371B2 (ja) |
| EP (1) | EP1087443A3 (ja) |
| JP (1) | JP5054865B2 (ja) |
| KR (1) | KR100672223B1 (ja) |
| TW (1) | TW488069B (ja) |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6627946B2 (en) | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
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-
2000
- 2000-09-21 EP EP00308265A patent/EP1087443A3/en not_active Withdrawn
- 2000-09-22 JP JP2000289165A patent/JP5054865B2/ja not_active Expired - Lifetime
- 2000-09-22 KR KR1020000055720A patent/KR100672223B1/ko active IP Right Grant
- 2000-12-06 TW TW089119516A patent/TW488069B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1087443A3 (en) | 2008-03-05 |
| US6525371B2 (en) | 2003-02-25 |
| JP2001127179A (ja) | 2001-05-11 |
| TW488069B (en) | 2002-05-21 |
| KR20010030468A (ko) | 2001-04-16 |
| US20020109179A1 (en) | 2002-08-15 |
| KR100672223B1 (ko) | 2007-01-23 |
| EP1087443A2 (en) | 2001-03-28 |
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| A131 | Notification of reasons for refusal |
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