JP3060272B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP3060272B2
JP3060272B2 JP5273335A JP27333593A JP3060272B2 JP 3060272 B2 JP3060272 B2 JP 3060272B2 JP 5273335 A JP5273335 A JP 5273335A JP 27333593 A JP27333593 A JP 27333593A JP 3060272 B2 JP3060272 B2 JP 3060272B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】 本発明は半導体記憶装置の製造
方法に関し、特にスプリットゲート型のフラッシュＥＥ
ＰＲＯＭ（フラッシュメモリ）及びその製造方法に関す
る。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、電源を切っ
ても書込まれたデータが消滅しない記憶装置であり、従
来より種々の研究開発が進められている。その中で、Ｅ
ＰＲＯＭ及びフラッシュメモリは、微細化に有利なメモ
リセル構造を有するため、半導体装置の高集積化に適し
ている。このフラッシュメモリは、電気的にデータを書
込み，電気的に（所定領域の）データを（一括して）消
去できるため、磁気媒体による記憶装置との置き換え等
という面で、最近特に注目をあびている。フラッシュメ
モリのメモリセル構造としては、多種にわたる構造が開
発されつつあるが、その中で、スタックドゲート型とス
プリットゲート型とが代表的である。
【０００３】スタックドゲート型のフラッシュメモリの
メモリセル構造は、ＥＰＲＯＭの標準的なメモリセル構
造と同じ構造を有しており、メモリセルの微細化という
点では大変優れている。しかし、スタックドゲート型の
フラッシュメモリでは、データ消去時の過剰消去がデバ
イスの特性劣化を生むという点で問題になっている。こ
れに対してスプリットゲート型のフラッシュメモリで
は、過剰消去が発生していても実用上問題にはならな
い。スプリットゲート型のフラッシュメモリの構造等
は、例えばアイ・エス・エス・シー・シー，ダイジェス
ト・オブ・テクニカル・ペーパーズ，１９８９（ＩＳＳ
ＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ，１９８９）の第１３８，１３９，３１９頁に
報告されている。
【０００４】フラッシュメモリのメモリセルの平面模式
図である図９と、図９のＸＸ線，ＹＹ線での断面模式図
である図１０（ａ），（ｂ）とを参照すると、上記報告
に記載されたスプリットゲート型のフラッシュメモリの
メモリセル構造は、以下のようになっている。なお、理
解を容易にするために、図９において、Ｎ+ 型ドレイン
拡散層２０８ＡおよびＮ+ 型ソース拡散層２０８Ｂに
は、それぞれ斜め右下りのハッチングおよび斜め左下り
のハッチングが施されている。
【０００５】Ｘ方向およびこのＸ方向に直交するＹ方向
に対してそれぞれ所要の間隔を有してＰ型シリコン基板
２０１表面には、複数の島状（矩形）のＮ+ 型ドレイン
拡散層２０８Ａが設けられている。Ｐ型シリコン基板２
０１表面には、それぞれ１つのＮ+ 型ドレイン拡散層２
０８Ａに対してそれぞれ２つずつの空隙領域が設けられ
ている。この空隙領域は、Ｙ方向に対して所定長（≒Ｆ
ａ３＋Ｓａ３≒Ｆｂ３＋Ｓｂ３）を有し，Ｎ+ 型ドレイ
ン拡散層２０８ＡのＸ方向の幅（ゲート幅＝Ｗ）と同じ
Ｘ方向の幅を有し，このＮ+ 型ドレイン拡散層２０８Ａ
にＹ方向で隣接している。さらにこのＰ型シリコン基板
２０１表面には、Ｘ方向に列をなして配置された上記空
隙領域に隣接し、Ｘ方向に平行に、概略帯状の姿態を有
した複数のＮ+ 型ソース拡散層２０８Ｂが設けられてい
る。上記Ｎ+ 型ドレイン拡散層２０８Ａと上記空隙領域
と上記Ｎ+ 型ソース拡散層２０８Ｂとを除いた領域のＰ
型シリコン基板２０１表面には、フィールド酸化膜２０
２が設けられている。
【０００６】上記空隙領域表面のＮ+ 型ドレイン拡散層
２０８Ａと隣接する側には、例えば熱酸化膜からなる膜
厚ｄ0 の第１ゲート絶縁膜２０４が設けられている。少
なくとも第１ゲート絶縁膜２０４の一端はＮ+ 型ドレイ
ン拡散層２０８Ａの端部を覆い、空隙領域表面を覆う第
１ゲート絶縁膜２０４の概略の幅はＦａ３もしくはＦｂ
３である。第１ゲート絶縁膜２０４の上面は、第１の導
電体膜（例えば多結晶シリコン膜）からなる浮遊ゲート
電極２１５ａ，２１５ｂにより覆われている。浮遊ゲー
ト電極２１５ａ，２１５ｂのゲート長（Ｌ1 ）は、それ
ぞれＦａ３，Ｆｂ３である。浮遊ゲート電極２１５ａ，
２１５ｂはＸ方向においてそれぞれフィールド酸化膜２
０２上に延在し、矩形をなす上面を有している。浮遊ゲ
ート電極２１５ａ，２１５ｂのそれぞれの４つの側面
は、概ねＰ型シリコン基板２０１表面に垂直である。
【０００７】少なくとも浮遊ゲート電極２１５ａ，２１
５ｂの上面とＮ+ 型ドレイン拡散層２０８Ａ側の側面を
除いた浮遊ゲート電極２１５ａ，２１５ｂのそれぞれの
３つの側面と浮遊ゲート電極２１５ａ，２１５ｂに覆わ
れていない領域の空隙領域表面とは、例えば熱酸化膜か
らなる膜厚ｄ1 の第２ゲート絶縁膜２０６により覆われ
ている。さらに、空隙領域に隣接するＮ+ 型ソース拡散
層２０８Ｂの端部は、第２ゲート絶縁膜２０６により覆
われている。浮遊ゲート電極２１５ａ，２１５ｂを含め
て第２ゲート絶縁膜２０６は、第２の導電体膜（例えば
多結晶シリコン膜）からなるワード線を兼た制御ゲート
電極２１７ａ，２１７ｂにより覆われている。制御ゲー
ト電極２１７ａ，２１７ｂは、Ｙ方向にＦａ３＋Ｓａ
３，Ｆｂ３＋Ｓｂ３の幅を有してＸ方向に平行に設けら
れいる。上記Ｎ+ 型ドレイン拡散層２０８Ａ側の制御ゲ
ート電極２１７ａ，２１７ｂ側面は、それぞれＮ+ 型ド
レイン拡散層２０８Ａ側の浮遊ゲート電極２１５ａ，２
１５ｂの側面と同一平面上にある。
【０００８】制御ゲート電極２１７ａ，２１７ｂ，フィ
ールド酸化膜２０２，Ｎ+ 型ドレイン拡散層２０８Ａお
よびＮ+ 型ソース拡散層２０８Ｂの表面を含めて、Ｐ型
シリコン基板２０１上には、層間絶縁膜２０９が設けら
れている。この層間絶縁膜には、それぞれのＮ+ 型ドレ
イン拡散層２０８Ａに達するビット・コンタクト孔２１
０が設けられている。Ｙ方向に１つの列をなして配置さ
れた複数のＮ+ 型ドレイン拡散層２０８Ａに対して、そ
れぞれ１つのビット線２１１が設けられている。これら
のビット線２１１は、ビット・コンタクト孔２１０を介
して、それぞれのＮ+ 型ドレイン拡散層２０８Ａに接続
される。
【０００９】上述した構造から明らかなように、スプリ
ットゲート型のフラッシュメモリのメモリセルは、制御
ゲート電極２１７ａ，２１７ｂをそれぞれゲート電極と
し、それぞれＳａ３，Ｓｂ３のゲート長（Ｌ2 ）を有す
るセレクト・トランジスタが形成されていることにな
る。そのため、例えばあるメモリセルが過剰消去されて
いる場合でも、読出し時においてそのメモリセルがセレ
クト・トランジスタにより選択されなければ、他のメモ
リセルの読出しには支障を帰たさないことになる。な
お、上記空隙領域には、このセレクト・トランジスタの
チャネル領域と、ＥＥＰＲＯＭ自体のチャネル領域とが
形成されていることになる。
【００１０】
【発明が解決しようとする課題】上記報告に記載された
スプリットゲート型のフラッシュメモリのメモリセルに
は、２つの問題点がある。
【００１１】第１の問題点は、データの保持に関する問
題点である。上述のメモリセルのデータ保持特性は、ス
タックドゲート型のフラッシュメモリのメモリセルのデ
ータの保持特性より劣っている。スタックドゲート型の
フラッシュメモリのメモリセルにおける制御ゲート電極
は、（フィールド酸化膜上において）浮遊ゲート電極の
２つの辺を覆っている。これに対してこのスプリットゲ
ート型のフラッシュメモリのメモリセルにおける制御ゲ
ート電極は、浮遊ゲート電極の５つの辺と（フィールド
酸化膜上において）浮遊ゲート電極の２つの頂点を覆っ
ている。このため、このスタックドゲート型のフラッシ
ュメモリのメモリセルでは、浮遊ゲート電極と制御ゲー
ト電極との間に電界集中が起りやすい場所（特に２つの
頂点）が増加することになり、データの保持特性が低下
することになる。
【００１２】第２の問題点は、半導体記憶装置の製造方
法に関連する問題点であるが、１つのドレイン領域を共
有する２つのメモリセルの間で、それぞれのデータの書
込み特性（書込み時間）が異なることである。これの主
なる原因は、上記の２つのメモリセルに属する２つの浮
遊ゲート電極のゲート長が異なることにある。
【００１３】本発明者は、上記報告の半導体記憶装置の
作成の追試を行ない、書込み特性の測定を行なった。こ
のときのデバイス・パラメータは、以下のようにした。
Ｐ型シリコン基板２０１の不純物濃度は１０16〜１０17
ｃｍ-3，第１ゲート絶縁膜２０４はｄ0 ＝１０ｎｍの熱
酸化膜，第２ゲート絶縁膜２０６はｄ1 ＝２５ｎｍの熱
酸化膜，Ｗ＝１．２μｍ，浮遊ゲート電極２１５ａ，２
１５ｂは膜厚１５０ｎｍの多結晶シリコン膜である。浮
遊ゲート電極２１５ａ，２１５ｂとフィールド酸化膜２
０２とのオーバーラップ幅は両側にそれぞれ０．５μｍ
である。浮遊ゲート電極２１５ａ，２１５ｂのゲート長
Ｌ1 の設計値は０．８５μｍであるが、アライメント精
度が±０．１５μｍであるため、Ｌ1 は０．７μｍ〜
１．０μｍの範囲内の値となる。
【００１４】上記の２つのメモリセルに属する浮遊ゲー
ト電極２１５ａ，２１５ｂにデータが書込まれたときの
電圧の値について述べる。浮遊ゲート電極とシリコン基
板と間の容量をＣ1 ，制御ゲート電極と浮遊ゲート電極
と間の容量をＣ21，制御ゲート電極とシリコン基板との
間の容量をＣ22とする。データが書込みされるメモリセ
ルには、制御ゲート電極にＶPP（例えば１２Ｖ）の電圧
が印加され、ビット線（ドレイン拡散層）にＶCC（例え
ば６〜７Ｖ）の電圧が印加される。このとき、ソース拡
散層，他の制御ゲート電極および他のビット線は０Ｖに
印加されている。この結果、このメモリセルの浮遊ゲー
ト電極は、最終的にＶTM＝ＶPP×Ｃ21／（Ｃ1 ＋Ｃ21）
の値に印加（データが書込み）される。例えばＦａ３＝
１．０μｍ，Ｆｂ３＝０．７μｍとなっているとき、そ
れぞれのメモリセルのＶTMの設計値に対する変動は、−
１％，＋２％程度である。これに対して書込み時間ｔW
は、アライメント精度以外の加工精度を無視しても、大
幅に変動する。書込み時間の設計値をｔW0とすると、Ｌ
1 ＝Ｆａ３＝１．０μｍのメモリセルではｔW ＝２．８
ｔW0〜４．５ｔW0となり、Ｌ1 ＝Ｆｂ３＝０．７μｍの
メモリセルではｔW＝０．７ｔW0〜０．７５ｔW0とな
る。
【００１５】したがって、本発明の第１の目的は、従来
のスプリットゲート型のフラッシュメモリのメモリセル
より、優れた保持特性のメモリセルを有するスプリット
ゲート型のフラッシュメモリを提供することにある。さ
らに、従来のスタックドゲート型のフラッシュメモリの
メモリセルより、優れた保持特性のメモリセルを有する
スプリットゲート型のフラッシュメモリを提供すること
にある。また、本発明の第２の目的は、従来のスプリッ
トゲート型のフラッシュメモリのメモリセルより、優れ
た書込み特性のメモリセルを有するスプリットゲート型
のフラッシュメモリを提供することにある。
【００１６】
【課題を解決するための手段】 本発明による半導体記
憶装置の製造方法は、一導電型のシリコン基板表面のＸ
方向および該Ｘ方向に直交するＹ方向に対してそれぞれ
所要の間隔を有する複数の島状の領域に、フィールド酸
化膜を形成する工程と、前記Ｘ方向に列をなして配置さ
れた複数の前記島状の領域の前記フィールド酸化膜上を
横断し、該Ｘ方向に平行に、１つの該列に対して１つず
つ、所望の高さ，所定の幅，および該フィールド酸化膜
の該Ｘ方向に平行な端部から所定の間隔を有する複数の
帯状絶縁膜を前記シリコン基板上に形成する工程と、少
なくとも前記フィールド酸化膜および前記帯状絶縁膜に
覆われていない前記シリコン基板表面に第１のゲート絶
縁膜を形成する工程と、全面に第１の導電体膜を形成
し、第１のフォトレジスト膜をマスクにした等方性エッ
チングにより前記フィールド酸化膜を介さずに前記シリ
コン基板を覆う領域を外包する領域に該第１の導電体膜
を残置し、該第１のフォトレジスト膜を除去し、該第１
の導電体膜を異方性エッチングして前記帯状絶縁膜の高
さより低い所定の高さを有する該第１の導電体膜からな
る複数の浮遊ゲート電極を形成する工程と、前記浮遊ゲ
ート電極表面上と、少なくとも前記フィールド酸化膜お
よび前記帯状絶縁膜および該浮遊ゲート電極に覆われて
いない前記シリコン基板表面とに第２のゲート絶縁膜を
形成する工程と、全面に第２の導電体膜および第２のフ
ォトレジスト膜を形成し、少なくとも前記帯状絶縁膜の
上面が露出するまで該第２のフォトレジスト膜および該
第２の導電体膜をエッチバックする工程と、第３のフォ
トレジスト膜をマスクして前記第２の導電体膜のエッチ
ングを行ない、前記Ｘ方向に平行に，それぞれ１つの前
記帯状絶縁膜に対して該帯状絶縁膜の両側面にそれぞれ
一対ずつ，該第２の導電体膜からなる制御ゲート電極を
形成する工程と、前記帯状絶縁膜の上面を外包する開口
部を有する第４のフォトレジスト膜をマスクにして該帯
状絶縁膜を選択的にエッチング除去し、該第４のフォト
レジスト膜を除去し、前記フィールド酸化膜と前記制御
ゲート電極とをマスクにした逆導電型の不純物の拡散に
より、複数の逆導電型のドレイン拡散層と前記Ｘ方向に
平行な複数の逆導電型のソース拡散層とを前記シリコン
基板表面に形成する工程と、全面に層間絶縁膜を形成
し、それぞれの前記ドレイン拡散層に達するビット・コ
ンタクト孔を 形成し、該ビット・コンタクト孔を介して
それぞれ複数の該ドレイン拡散層に接続される前記Ｙ方
向に平行な複数のビット線を形成する工程とを有するこ
とを特徴とする。
【００１７】 また、本発明による半導体記憶装置の製
造方法は、一導電型のシリコン基板表面のＸ方向および
該Ｘ方向に直交するＹ方向に対してそれぞれ所要の間隔
を有する複数の島状の領域に、フィールド酸化膜を形成
する工程と、前記Ｘ方向に列をなして配置された複数の
前記島状の領域の前記フィールド酸化膜上を横断し、該
Ｘ方向に平行に、１つの該列に対して１つずつ、所望の
高さ，所定の幅，および該フィールド酸化膜の該Ｘ方向
に平行な端部から所定の間隔を有する複数の帯状絶縁膜
を前記シリコン基板上に形成する工程と、少なくとも前
記フィールド酸化膜および前記帯状絶縁膜に覆われてい
ない前記シリコン基板表面に第１のゲート絶縁膜を形成
する工程と、全面に第１の導電体膜を形成し、第１のフ
ォトレジスト膜をマスクにした等方性エッチングにより
前記フィールド酸化膜を介さずに前記シリコン基板を覆
う領域を外包する領域に該第１の導電体膜を残置し、該
第１のフォトレジスト膜を除去し、該第１の導電体膜を
異方性エッチングして前記帯状絶縁膜の高さより低い所
定の高さを有する該第１の導電体膜からなる複数の浮遊
ゲート電極を形成する工程と、前記浮遊ゲート電極表面
上と、少なくとも前記フィールド酸化膜および前記帯状
絶縁膜および該浮遊ゲート電極に覆われていない前記シ
リコン基板表面とに第２のゲート絶縁膜を形成する工程
と、全面に第２の導電体膜を形成し、少なくとも前記帯
状絶縁膜の上面が露出するまで該第２の導電体膜の異方
性エッチングを行ない、前記Ｘ方向に平行に，それぞれ
１つの前記帯状絶縁膜に対して該帯状絶縁膜の両側面に
それぞれ一対ずつ，該第２の導電体膜からなる制御ゲー
ト電極を形成する工程と、前記帯状絶縁膜の上面を外包
する開口部を有する第２のフォトレジスト膜をマスクに
して該帯状絶縁膜を選択的にエッチング除去し、該第２
のフォトレジスト膜を除去し、前記フィールド酸化膜と
前記制御ゲート電極とをマスクにした逆導電型の不純物
の拡散により、複数の逆導電型のドレイン拡散層と前記
Ｘ方向に平行な複数の逆導電型のソース拡散層とを前記
シリコン基板表面に形成する工程と、全面に層間絶縁膜
を形成し、それぞれの前記ドレイン拡散層に達するビッ
ト・コンタクト孔を形成し、該ビット・コンタクト孔を
介してそれぞれ複数の該ドレイン拡散層に接続される前
記Ｙ方向に平行な複数のビット線を形成する工程とを有
することを特 徴とする。
【００１８】 また、本発明による半導体記憶装置の製
造方法は、一導電型のシリコン基板表面のＸ方向に対し
て所要の間隔と所要の幅とを有し，該Ｘ方向に直交する
Ｙ方向に平行な複数の帯状の領域に、フィールド酸化膜
を形成する工程と、複数の前記帯状の領域の前記フィー
ルド酸化膜上を横断し、所望の高さ，所定の幅および所
定の間隔を有する複数の帯状絶縁膜を前記シリコン基板
上に形成する工程と、少なくとも前記フィールド酸化膜
および前記帯状絶縁膜に覆われていない前記シリコン基
板表面に第１のゲート絶縁膜を形成する工程と、全面に
第１の導電体膜を形成し、フォトレジスト膜をマスクに
した等方性エッチングにより前記フィールド酸化膜を介
さずに前記シリコン基板を覆う領域を外包する領域に該
第１の導電体膜を残置し、該フォトレジスト膜を除去
し、該第１の導電体膜を異方性エッチングして前記帯状
絶縁膜の高さより低い所定の高さを有する該第１の導電
体膜からなる複数の浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極表面上と、少なくとも前記フィール
ド酸化膜および前記帯状絶縁膜および該浮遊ゲート電極
に覆われていない前記シリコン基板表面とに第２のゲー
ト絶縁膜を形成する工程と、全面に第２の導電体膜を形
成し、少なくとも前記帯状絶縁膜の上面が露出するまで
該第２の導電体膜の異方性エッチングを行ない、前記Ｘ
方向に平行に，それぞれ１つの前記帯状絶縁膜に対して
該帯状絶縁膜の両側面にそれぞれ一対ずつ，該第２の導
電体膜からなる制御ゲート電極を形成する工程と、前記
帯状絶縁膜と，該帯状絶縁膜および前記制御ゲート電極
に覆われていない領域の前記フィールド酸化膜とを選択
的にエッチング除去し、前記フィールド酸化膜と前記制
御ゲート電極とをマスクにした逆導電型の不純物の拡散
により、複数の逆導電型のドレイン拡散層と前記Ｘ方向
に平行な複数の逆導電型のソース拡散層とを前記シリコ
ン基板表面に形成する工程と、全面に層間絶縁膜を形成
し、それぞれの前記ドレイン拡散層に達するビット・コ
ンタクト孔を形成し、該ビット・コンタクト孔を介して
それぞれ複数の該ドレイン拡散層に接続される前記Ｙ方
向に平行な複数のビット線を形成する工程とを有するこ
とを特徴とする。
【００１９】 また、本発明による半導体記憶装置の製
造方法は、側面及び上面を有する絶縁体を半導体基板上
に形成する工程と、前記半導体基板上に第１のゲート絶
縁膜を形成する工程と、前記絶縁体の前記側面及び上面
並びに前記第１のゲート絶縁膜を少なくとも覆う第１の
導電膜を形成する工程と、前記第１のゲート絶縁膜の一
部、前記絶縁体の前記上面及び前記絶縁体の前記側面の
一部が露出するまで前記第１の導電膜をエッチバックし
前記絶縁体の前記側面の他部を覆う浮遊ゲート電極を形
成する工程と、前記露出した第１のゲート絶縁膜を除去
し前記半導体基板を露出させる工程と、前記露出した半
導体基板上及び前記浮遊ゲート電極上に第２のゲート絶
縁膜を形成する工程と、前記第２のゲート絶縁膜、前記
絶縁体の前記上面及び前記絶縁体の前記側面の前記一部
を少なくとも覆う第２の導電膜を形成する工程と、前記
第２の導電膜の一部及び前記第２のゲート絶縁膜の一部
を除去し少なくとも前記絶縁体の前記上面及び前記半導
体基板を露出させ残余の前記第２の導電膜を制御ゲート
電極とする工程と、前記絶縁体を除去する工程とを含
む。
【００２０】 また、本発明による半導体記憶装置の製
造方法は、一方の側面及び他方の側面を有する絶縁体を
形成する工程と、前記一方の側面の一部及び前記他方の
側面の一部に円弧状の端面を有する第１の導電膜からな
る第１の側壁を形成する工程と、前記第１の側壁を覆う
ゲート絶縁膜を形成する工程と、前記一方の側面の他部
及び前記他方の側面の他部に第２の導電膜からなる第２
の側壁を形成する工程と、前記絶縁体を除去する工程と
を備え、前記第１の側壁をそれぞれ浮遊ゲート電極と
し、前記第２の側壁をそれぞれ制御ゲート電極とした一
対のメモリトランジスタを形成することを特徴とする。
【００２１】
【実施例】次に、本発明について図面を参照して説明す
る。
【００２２】フラッシュメモリのメモリセルの平面模式
図である図１（ａ）と、図１（ａ）のＸＸ線，ＹＹ線で
の断面模式図である図１（ｂ），（ｃ）とを参照する
と、本発明の第１の実施例によるスプリットゲート型の
フラッシュメモリは、以下のように構成されている。な
お、理解を容易にするために、図１（ａ）において、Ｎ
+ 型ドレイン拡散層１０８ＡおよびＮ+ 型ソース拡散層
１０８Ｂには、それぞれ斜め右下りのハッチングおよび
斜め左下りのハッチングが施されている。
【００２３】Ｘ方向およびこのＸ方向に直交するＹ方向
に対してそれぞれ所要の間隔を有して不純物濃度が１０
16〜１０17ｃｍ-3のＰ型シリコン基板１０１表面には、
複数の島状（矩形）のＮ+ 型ドレイン拡散層１０８Ａが
設けられている。Ｐ型シリコン基板１０１表面には、そ
れぞれ１つのＮ+ 型ドレイン拡散層１０８Ａに対してそ
れぞれ２つずつの空隙領域が設けられている。この空隙
領域は、Ｙ方向に対して所定長（≒Ｆａ１＋Ｓａ１≒Ｆ
ｂ１＋Ｓｂ１）を有し，Ｎ+ 型ドレイン拡散層１０８Ａ
のＸ方向の幅（ゲート幅＝Ｗ＝１．２μｍ）と同じＸ方
向の幅を有し，このＮ+ 型ドレイン拡散層１０８ＡにＹ
方向で隣接している。さらにこのＰ型シリコン基板１０
１表面には、Ｘ方向に列をなして配置された上記空隙領
域に隣接し、Ｘ方向に平行に、概略帯状の姿態を有した
複数のＮ+ 型ソース拡散層１０８Ｂが設けられている。
上記Ｎ+ 型ドレイン拡散層１０８Ａと上記空隙領域と上
記Ｎ+ 型ソース拡散層１０８Ｂとを除いた領域のＰ型シ
リコン基板１０１表面には、膜厚０．５μｍ程度のＬＯ
ＣＯＳ型のフィールド酸化膜１０２が設けられている。
【００２４】上記空隙領域表面のＮ+ 型ドレイン拡散層
１０８Ａと隣接する側には、熱酸化膜からなる膜厚ｄ0
（例えば１０ｎｍ程度）の第１ゲート絶縁膜１０４が設
けられている。（なお、第１ゲート絶縁膜はＣＶＤ法等
により形成された絶縁膜でもよい。この場合には、第１
ゲート絶縁膜はフィールド酸化膜１０２上にも延在す
る。）少なくとも第１ゲート絶縁膜１０４の一端はＮ+
型ドレイン拡散層１０８Ａの端部を覆い、空隙領域表面
を覆う第１ゲート絶縁膜１０４の概略の幅はＦａ１（＝
Ｆｂ１）である。第１ゲート絶縁膜１０４の上面は、第
１の導電体膜である所定膜厚（例えば２００ｎｍ程度）
のＮ型の多結晶シリコン膜により形成された浮遊ゲート
電極１１５ａもしくは浮遊ゲート電極１１５ｂ（これら
の形成方法は後述する）により覆われている。浮遊ゲー
ト電極１１５ａ，１１５ｂのゲート長（Ｌ1 ）は等し
く、Ｌ1 ＝Ｆａ１（＝Ｆｂ１）である。浮遊ゲート電極
１１５ａ，１１５ｂはＸ方向においてそれぞれフィール
ド酸化膜１０２上に最大０．５μｍ程度延在している。
これら浮遊ゲート電極１１５ａ，１１５ｂは、第１ゲー
ト絶縁膜１０４のＮ+ 型ドレイン拡散層１０８Ａ側の端
部に垂直な所定の高さ（例えば２００ｎｍ程度）を有す
る側面と、その一端がこの側面の上端と一致してその他
端がＮ+ 型ドレイン拡散層１０８Ａとは反対側のそれぞ
れの浮遊ゲート電極１１５ａ，１１５ｂの（底面の）端
部と一致する傾斜した面とを有する。
【００２５】浮遊ゲート電極１１５ａ，１１５ｂの上記
傾斜した面と浮遊ゲート電極１１５ａ，１１５ｂに覆わ
れていない領域の空隙領域表面とは、熱酸化膜からなる
膜厚ｄ1 （例えば２５ｎｍ程度）の第２ゲート絶縁膜１
０６により覆われている。（なお、第２ゲート絶縁膜
は、ＣＶＤ法等により形成されたシリコン酸化膜，シリ
コン窒化膜等からなる積層膜でもよい。この場合、第２
ゲート絶縁膜はフィールド酸化膜１０２上にも延在す
る。）さらに、空隙領域に隣接するＮ+ 型ソース拡散層
１０８Ｂの端部は、第２ゲート絶縁膜１０６により覆わ
れている。浮遊ゲート電極１１５ａ，１１５ｂを含めて
第２ゲート絶縁膜１０６は、第２の導電体膜（例えば多
結晶シリコン膜）からなるワード線を兼た制御ゲート電
極１１７ａａ，１１７ａｂにより覆われている。制御ゲ
ート電極１１７ａａ，１１７ａｂは、Ｙ方向にＦａ１＋
Ｓａ１，Ｆｂ１＋Ｓｂ１の幅を有してＸ方向に平行に設
けられいる。上記Ｎ+ 型ドレイン拡散層１０８Ａ側の制
御ゲート電極１１７ａａ，１１７ａｂ側面は、それぞれ
Ｎ+ 型ドレイン拡散層１０８Ａ側の浮遊ゲート電極１１
５ａ，１１５ｂの側面と同一平面上にある。
【００２６】制御ゲート電極１１７ａａ，１１７ａｂ，
フィールド酸化膜１０２，Ｎ+ 型ドレイン拡散層１０８
ＡおよびＮ+ 型ソース拡散層１０８Ｂの表面を含めて、
Ｐ型シリコン基板１０１上には、層間絶縁膜１０９が設
けられている。この層間絶縁膜１０９には、それぞれの
Ｎ+ 型ドレイン拡散層１０８Ａに達するビット・コンタ
クト孔１１０が設けられている。Ｙ方向に１つの列をな
して配置された複数のＮ+ 型ドレイン拡散層１０８Ａに
対して、それぞれ１つのビット線１１１が設けられてい
る。これらのビット線１１１は、ビット・コンタクト孔
１１０を介して、それぞれのＮ+ 型ドレイン拡散層１０
８Ａに接続される。
【００２７】上述した構造から明らかなように、本実施
例のメモリセルは、制御ゲート電極１１７ａａ，１１７
ａｂをそれぞれゲート電極とし、それぞれＳａ１，Ｓｂ
１のゲート長（Ｌ2 ）を有するセレクト・トランジスタ
が形成されていることになる。そのため、例えばあるメ
モリセルが過剰消去されている場合でも、読出し時にお
いてそのメモリセルがセレクト・トランジスタにより選
択されなければ、他のメモリセルの読出しには支障を帰
たさないことになる。なお、上記空隙領域には、このセ
レクト・トランジスタのチャネル領域と、ＥＥＰＲＯＭ
自体のチャネル領域とが形成されていることになる。
【００２８】また、本実施例のメモリセルにおける制御
ゲート電極１１７ａａ，１１７ａｂは、それぞれ浮遊ゲ
ート電極１１５ａ，１１５ｂの傾斜した面のみを覆って
いる。すなわち、制御ゲート電極１１７ａａ，１１７ａ
ｂに覆われた浮遊ゲート電極１１５ａ，１１５ｂ表面に
は、辺および頂点が存在しない。このため、本実施例の
メモリセルでは、（特定の個所での）電界集中は起りに
くくなる。このことから、本発明のメモリセルは、従来
のスプリットゲート型のフラッシュメモリのメモリセ
ル，さらには従来のスタックドゲート型のフラッシュメ
モリのメモリセルより、優れたデータ保持特性を有する
ことが可能になる。
【００２９】図１とフラッシュメモリのメモリセルの製
造工程の断面模式図であり図１（ａ）のＸＸ線，ＹＹ線
での断面模式図である図２，３とを併せて参照すると、
上記第１の実施例のフラッシュメモリは以下のように製
造される。
【００３０】まず、不純物濃度が１０16〜１０17ｃｍ-3
のＰ型シリコン基板１０１表面のＸ方向対して間隔Ｗ
（ゲート幅）を有し，Ｘ方向に直交するＹ方向に対して
所要の間隔を有する複数の島状（矩形）の領域に、膜厚
０．５μｍ程度のＬＯＣＯＳ型のフィールド酸化膜１０
２が形成される。全面に所定膜厚（例えば５００ｎｍ程
度）のシリコン酸化膜が常圧ＣＶＤ法により堆積され、
このシリコン酸化膜が異方性エッチングによりパターニ
ングされてＸ方向に平行な複数の帯状のシリコン酸化膜
１０３が残置される。なお、このパターニングでは、フ
ィールド酸化膜１０２までエッチングされるのをなるべ
く阻止することが必要である。これらのシリコン酸化膜
１０３は、Ｘ方向に列をなして配置された複数のフィー
ルド酸化膜１０２上を横断し、１つのこの列に対して１
つずつ形成され、所定の幅とフィールド酸化膜１０２の
Ｘ方向に平行な端部から所定の間隔とを有している〔図
２（ａ），図３（ａ）〕。
【００３１】次に、フィールド酸化膜１０２およびシリ
コン酸化膜１０３に覆われていないＰ型シリコン基板１
０１表面に、熱酸化により、膜厚ｄ0 （例えば１０ｎｍ
程度）の熱酸化膜からなる第１ゲート絶縁膜１０４が形
成される。全面に所定膜厚（例えば２００ｎｍ程度）の
Ｎ型の多結晶シリコン膜からなる第１の導電体膜が堆積
される。第１のフォトレジスト膜（図示せず）をマスク
にしてこの第１の導電体膜が等方性エッチングにされ、
Ｙ方向に平行な複数の帯状の導電体膜１０５が残置され
る。この導電体膜１０５は、Ｘ方向に対してフィールド
酸化膜１０２とそれぞれ０．５μｍ程度オーバーラップ
を有し，上記シリコン酸化膜１０３表面を含めて間隔が
Ｗであるフィールド酸化膜１０２の無い領域のＰ型シリ
コン基板１０１上を覆っている〔図２（ｂ），図３
（ｂ）〕。
【００３２】上記第１のフォトレジスト膜が除去された
後、導電体膜１０５が異方性エッチングされ、（特に第
１ゲート絶縁膜１０４直上では）上記シリコン酸化膜１
０３の高さより低い所定の高さを有するこの第１の導電
体膜からなる複数の浮遊ゲート電極１１５ａ，１１５ｂ
が形成される。これら浮遊ゲート電極１１５ａ，１１５
ｂは、上記シリコン酸化膜１０３の側面と直接に接触す
る垂直な側面を有している。これら側面の上端は、フィ
ールド酸化膜１０２上において、曲線を描いてフィール
ド酸化膜１０２表面に達している。浮遊ゲート電極１１
５ａ，１１５ｂの底面の一端はこれらの側面の下端と一
致している。第１ゲート絶縁膜１０４直上でのこれら浮
遊ゲート電極１１５ａ，１１５ｂの底面の幅（ＥＥＰＲ
ＯＭとしてのゲート長Ｌ1 ）はそれぞれＦａ１，Ｆｂ１
であるが、本実施例ではＦａ１＝Ｆｂ１となる。フィー
ルド酸化膜１０２上での浮遊ゲート電極１１５ａ，１１
５ｂの底面の他端は円弧を描いている。さらにこれら浮
遊ゲート電極１１５ａ，１１５ｂは、それぞれ上記側面
の上端を上端とし，上記底面の他端を下端とする傾斜し
た面を有している〔図２（ｃ），図３（ｃ）〕。
【００３３】浮遊ゲート電極１１５ａ，１１５ｂ等を形
成するための上記異方性エッチングのエッチング時間
は、導電体膜１０５のエッチングが進行してシリコン酸
化膜１０３の上面が露出する時間に所望の時間を加えた
ものである。この異方性エッチングでは、浮遊ゲート電
極１１５ａ，１１５ｂ等に覆われていない部分の第１ゲ
ート絶縁膜１０４も除去される。Ｆａ１，Ｆｂ１のゆら
ぎは、導電体膜１０５の膜厚のゆらぎとこの異方性エッ
チングによるゆらぎとの和となるが、±１０％の範囲内
におさまっている。Ｆａ１，Ｆｂ１にゆらぎは存在する
が、浮遊ゲート電極１１５ａ，１１５ｂの形成にリソグ
ラフィ工程が関与しないことから、アライメント精度に
よるゆらぎは無い。このため、近接した一対の浮遊ゲー
ト電極１１５ａ，１１５ｂの間では、常にＦａ１＝Ｆｂ
１という状態が確保されることになる。
【００３４】次に、浮遊ゲート電極１１５ａ，１１５ｂ
表面と、少なくともフィールド酸化膜１０２およびシリ
コン酸化膜１０３およびこれら浮遊ゲート電極１１５
ａ，１１５ｂに覆われていないＰ型シリコン基板１０１
表面とには、熱酸化により、膜厚ｄ1 （例えば２５ｎ
ｍ）の第２ゲート絶縁膜１０６が形成される。全面に所
定膜厚（例えば６００ｎｍ程度）のＮ型の多結晶シリコ
ン膜からなる第２の導電体膜１０７が堆積される〔図２
（ｄ），図３（ｄ）〕。
【００３５】次に、全面に第２のフォトレジスト膜（図
示せず）が形成される。この第２のフォトレジスト膜が
完全に除去され，さらに少なくともシリコン酸化膜１０
３の上面が完全に露出するまで、第２のフォトレジスト
膜および導電体膜１０７がエッチバックされる〔図２
（ｅ），図３（ｅ）〕。
【００３６】次に、第３のフォトレジスト膜（図示せ
ず）をマスクしてこの導電体膜１０７のエッチングが行
なわれ、Ｘ方向に平行に，それぞれ１つのシリコン酸化
膜１０３に対してこのシリコン酸化膜１０３の両側面に
それぞれ一対ずつ，導電体膜１０７からなる制御ゲート
電極１１７ａａ，１１７ａｂが形成される。制御ゲート
電極１１７ａａ，１１７ａｂの幅は、それぞれＦａ１＋
Ｓａ１，Ｆｂ１＋Ｓｂ１である。Ｓａ１，Ｓｂ１はセレ
クト・トランジスタとしてのゲート長Ｌ2 であるが、ア
ライメント精度が０でないため、Ｓａ１≒Ｓｂ１となる
〔図２（ｆ），図３（ｆ）〕。なお、このリソグラフィ
工程では、帯状のシリコン酸化膜１０３のＸ方向の）端
部において制御ゲート電極１１７ａａと制御ゲート電極
１１７ａｂとが分離される。さらにこの工程により、本
実施例のフラッシュメモリの周辺回路のゲート電極を形
成することもできる。
【００３７】次に、露出されたフィールド酸化膜１０２
上面を覆い，シリコン酸化膜１０３の上面を外包する開
口部を有する第４のフォトレジスト膜（図示せず）をマ
スクにしたエッチングにより、シリコン酸化膜１０３が
選択的にエッチング除去される。この第４のフォトレジ
スト膜が除去された後、フィールド酸化膜１０２と制御
ゲート電極１１７ａａ，１１７ａｂとをマスクにしてイ
オン注入が行なわれ、Ｎ+ 型ドレイン拡散層１０８Ａと
Ｘ方向に平行なＮ+ 型ソース拡散層１０８ＢとがＰ型シ
リコン基板１０１表面に形成される〔図２（ｇ），図３
（ｇ）〕。
【００３８】次に、全面に層間絶縁膜１０９が堆積さ
れ、それぞれのＮ+ 型ドレイン拡散層１０８Ａに達する
ビット・コンタクト孔１１０が形成される。ビット・コ
ンタクト孔１１０を介してそれぞれ複数のＮ+ 型ドレイ
ン拡散層１０８Ａに接続されるＹ方向に平行な複数のビ
ット線１１１が形成される〔図１〕。
【００３９】上記第１の実施例によれば、１つのＮ+ 型
ドレイン拡散層を共有する２つのメモリセルのそれぞれ
の浮遊ゲート電極のゲート長が等しくなるため、少なく
ともこれら２つのメモリセルのＶTMおよび書込み時間ｔ
W はそれぞれ等しくなる。ただし、上述したように、導
電体膜１０５の膜厚のゆらぎと、この導電体膜１０５か
ら浮遊ゲート電極１１５ａ，１１５ｂを形成するための
異方性エッチングによるゆらぎとが存在するため、十分
に間隔を持った２つのメモリセルのそれぞれのＬ1 には
±１０％の範囲内のゆらぎがある。（この場合にも、こ
の十分に間隔を持った２つのメモリセルのそれぞれのＶ
TMはほぼ等しい。）第１ゲート絶縁膜１０４が膜厚ｄ0
＝１０ｎｍ程度の熱酸化膜，第２ゲート絶縁膜１０６が
膜厚ｄ1＝２５ｎｍ程度の熱酸化膜，導電体膜１０５が
膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜である場
合、Ｌ1 ＝（Ｆａ１＝Ｆｂ１）の設計値は２００ｎｍと
なるが、このゆらぎは±２０ｎｍの範囲内にある。書込
み時間の設計値をｔW0とすると、このときの書込み時間
ｔW は、０．９ｔW0〈ｔW 〈１．３ｔW0となる。本実施
例のこの書込み時間ｔW のゆらぎは、アライメント精度
以外の加工精度を無視した場合の従来のスプリットゲー
ト型のフラッシュメモリの１つのＮ+ 型ドレイン拡散層
を共有する２つのメモリセルの間の書込み時間のゆらぎ
よりも小さくなる。すなわち、本実施例のフラッシュメ
モリは、従来のスプリットゲート型のフラッシュメモリ
に比べて、大幅に書込み特性が改善される。
【００４０】フラッシュメモリのメモリセルの平面模式
図である図４（ａ）と、図４（ａ）のＸＸ線，ＹＹ線で
の断面模式図である図４（ｂ），（ｃ）とを参照する
と、本発明の第２の実施例のスプリットゲート型のフラ
ッシュメモリでは、上記第１の実施例に比べて、第２の
導電体膜から形成された制御ゲート電極１１７ｂａ，１
１７ｂｂの形状が異なっている。（トランジスタが形成
された領域での）これらの制御ゲート電極１１７ｂａ，
１１７ｂｂは、その一端がＮ+ 型ドレイン拡散層１０８
Ａ側に設けられたこれら制御ゲート電極１１７ｂａ，１
１７ｂｂの側面の上端に一致し，その他端がこれら制御
ゲート電極１１７ｂａ，１１７ｂｂの底面のＮ+ 型ソー
ス拡散層１０８Ｂ側の端部と一致した傾斜した面を有す
る。１つのＮ+ 型ドレイン拡散層１０８Ａを共有する２
つのメモリセルでは、制御ゲート電極１１７ｂａおよび
制御ゲート電極１１７ｂｂをゲート電極とするそれぞれ
のセレクト・トランジスタのゲート長Ｌ2 は等しくな
る。すなわち、Ｌ2 ＝Ｓａ２＝Ｓｂ２である。
【００４１】フラッシュメモリのメモリセルの製造工程
の断面模式図であり図４（ａ）のＹＹ線での断面模式図
である図５を参照すると、上記第２の実施例の制御ゲー
ト電極１１７ｂａ，１１７ｂｂの形成方法は、次のよう
になる。
【００４２】まず、上記第１の実施例の製造方法と同様
に、シリコン酸化膜１０３が形成され、第１ゲート絶縁
膜１０４が形成される。第１のフォトレジスト膜を用い
た第１の導電体膜の等方性エッチングと、パターニング
されたこの第１の導電体膜の異方性エッチングとによ
り、浮遊ゲート電極１１５ａ，１１５ｂが形成される。
その後、上記第１の実施例と同様に、第２ゲート絶縁膜
１０６が形成され、さらに、第２の導電体膜１０７が堆
積される〔図５（ａ）〕。
【００４３】次に、シリコン酸化膜１０３の上面が完全
に露出するまで、この導電体膜１０７が異方性エッチン
グされ、導電体膜１０７からなる制御ゲート電極１１７
ｂａ，１１７ｂｂが形成される。このエッチングによ
り、制御ゲート電極１１７ｂａ，１１７ｂｂに覆われて
いない部分の第２ゲート絶縁膜１０６も除去される〔図
５（ｂ）〕。
【００４４】図示は省略するが、続いて、露出されたフ
ィールド酸化膜１０２上面を覆い，シリコン酸化膜１０
３の上面を外包する開口部を有する第２のフォトレジス
ト膜をマスクにしたエッチングにより、シリコン酸化膜
１０３が選択的にエッチング除去される。この第２のフ
ォトレジスト膜が除去された後、フィールド酸化膜１０
２と制御ゲート電極１１７ｂａ，１１７ｂｂとをマスク
にしてイオン注入が行なわれ、Ｎ+ 型ドレイン拡散層１
０８ＡとＸ方向に平行なＮ+ 型ソース拡散層１０８Ｂと
がＰ型シリコン基板１０１表面に形成され、図４の構造
のメモリセルが形成される。
【００４５】上記第２の実施例は、上記第１の実施例の
有する保持特性および書込み特性を有する。また、上記
第１の実施例に比べて、本実施例は、１つのＮ+ 型ドレ
イン拡散層を共有する２つのメモリセルのセレクト・ト
ランジスタのゲート長Ｌ2 が等しくなるため、読出し特
性のばらつきが少なくなる。さらに、上記第１の実施例
に比べて、本実施例は、これの製造方法に起因して、リ
ソグラフィ工程の回数が少なくなり、Ｙ方向の微細化が
容易になる。
【００４６】フラッシュメモリのメモリセルの平面模式
図である図６（ａ）と、図６（ａ）のＹＹ線，ＺＺ線で
の断面模式図である図６（ｂ），（ｃ）とを参照する
と、本発明の第３の実施例のメモリセルは、（上記第
１，第２の実施例と同じ形状の）浮遊ゲート電極１１５
ａ，１１５ｂと（上記第２の実施例と同じ形状の）制御
ゲート電極１１７ｂａ，１１７ｂｂとを有するが、フィ
ールド酸化膜１２２ａおよびＮ+ 型ソース拡散層１２８
Ｂの形状（およびこれらフィールド酸化膜１２２ａおよ
びＮ+ 型ソース拡散層１２８Ｂと制御ゲート電極１１７
ｂａ，１１７ｂｂとの位置関係）に特徴がある。Ｎ+ 型
ソース拡散層１２８Ｂとセレクト・トランジスタのチャ
ネル領域との境界と、このチャネル領域に隣接したフィ
ールド酸化膜１２２ａとこのＮ+ 型ソース拡散層１２８
Ｂとの境界とが同一直線上にある。換言すれば、Ｎ+ 型
ソース拡散層１２８Ｂは、それぞれ異なるＮ+ 型ドレイ
ン拡散層１２８Ａに属する隣接した２つの制御ゲート電
極１１７ｂａと制御ゲート電極１１７ｂｂとに挟まれた
領域のＰ型シリコン基板１０１表面に、これら制御ゲー
ト電極１１７ｂａ，１１７ｂｂに自己整合的に、形成さ
れている。
【００４７】図６とフラッシュメモリのメモリセルの製
造工程の断面模式図であり図６（ａ）のＹＹ線，ＺＺ線
での断面模式図である図７，８とを併せて参照すると、
上記第３の実施例のフラッシュメモリは以下のように製
造される。
【００４８】まず、Ｐ型シリコン基板１０１表面のＸ方
向にＷ（＝ゲート幅）を有し，このＸ方向と直交するＹ
方向に平行な複数の帯状の領域に、膜厚０．５μｍ程度
のＬＯＣＯＳ型のフィールド酸化膜１２２が形成され
る。その後、上記第１，第２の実施例と同様の方法によ
り、膜厚５００ｎｍ程度のシリコン酸化膜１０３が形成
される〔図７（ａ），図８（ａ）〕。
【００４９】次に、上記第１，第２の実施例と同様の方
法により、第１ゲート絶縁膜１０４が形成され、全面に
第１の導電体膜が形成される。この導電体膜が（上記第
１，第２の実施例と同様の方法により）フォトレジスト
膜（図示せず）をマスクに等方性エッチグされ、帯状の
導電体膜が残置される。このフォトレジスト膜が除去さ
れた後、上記第１，第２の実施例と同様の方法により、
この導電体膜が異方性エッチングされて浮遊ゲート電極
１１５ａ，１１５ｂが形成される〔図７（ｂ），図８
（ｂ）〕。
【００５０】次に、上記第２の実施例と同様の方法によ
り、第２ゲート絶縁膜１０７が形成され、全面に第２の
導電体膜が形成される。その後、この第２の導電体膜が
異方性エッチングされて制御ゲート電極１１７ｂａ，１
１７ｂｂが形成される〔図７（ｃ），図８（ｃ）〕。
【００５１】続いて、制御ゲート電極１１７ｂａ，１１
７ｂｂをマスクにして露出したフィールド酸化膜１２２
とシリコン酸化膜１０３とがエッチング除去され、フィ
ールド酸化膜１２２ａが残置される。このシリコン酸化
膜１０３は第１，第２の導電体膜をＮ型化するための熱
処理等により熱酸化膜並の材質に変化しているため、露
出したフィールド酸化膜１２２とシリコン酸化膜１０３
と除去は概略同時に行なわれる。これらの除去時間の差
が大きな場合には、一方が除去された段階でその部分を
フォトレジスト膜で覆っておく方法を採用してもよい。
次に、制御ゲート電極１１７ｂａ，１１７ｂｂをマスク
にしたイオン注入により、Ｎ+ 型ドレイン拡散層１２８
ＡおよびＮ+ 型ソース拡散層１２８Ｂが形成される〔図
７（ｄ），図８（ｄ）〕。
【００５２】次に、上記第１，第２の実施例と同様の方
法により、層間絶縁膜１０９，ビット・コンタクト孔１
１０およびビット線１１１が順次形成される〔図６〕。
【００５３】上記第３の実施例は、上記第２の実施例の
有する保持特性，書込み特性および読出し特性を有す
る。また、上記第２の実施例に比べて、本実施例は、リ
ソグラフィ工程の回数がさらに少なくなり、Ｙ方向での
微細化はさに容易になる。
【００５４】
【発明の効果】以上説明したように本発明のスプリット
ゲート型のフラッシュメモリは、１つのドレイン拡散層
を共有する２つのメモリセルにおいて、これらのＥＥＰ
ＯＭとしてのゲート長が等しいため、従来のスプリット
ゲート型のフラッシュメモリより優れた書込み特性を有
している。さらに、本発明の浮遊ゲート電極が傾斜した
面で（第２ゲート絶縁膜を介して）制御ゲート電極に覆
われているため、本発明のフラッシュメモリは従来のス
プリットゲート型のフラッシュメモリ並びに従来のスタ
ックドゲート型のフラッシュメモリより優れた保持特性
を有している。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面模式図および断面
模式図である。
【図２】上記第１の実施例の製造工程の断面模式図であ
り、図１（ａ）のＸＸ線での断面模式図である。
【図３】上記第１の実施例の製造工程の断面模式図であ
り、図１（ａ）のＹＹ線での断面模式図である。
【図４】本発明の第２の実施例の平面模式図および断面
模式図である。
【図５】上記第２の実施例の製造工程の断面模式図であ
り、図４（ａ）のＹＹ線での断面模式図である。
【図６】本発明の第３の実施例の平面模式図および断面
模式図である。
【図７】上記第３の実施例の製造工程の断面模式図であ
り、図６（ａ）のＹＹ線での断面模式図である。
【図８】上記第３の実施例の製造工程の断面模式図であ
り、図６（ａ）のＺＺ線での断面模式図である。
【図９】従来のスプリットゲート型のフラッシュメモリ
のメモリセルの平面模式図である。
【図１０】従来のスプリットゲート型のフラッシュメモ
リのメモリセルの断面模式図であり、図９のＸＸ線およ
びＹＹ線での断面模式図である。
【符号の説明】
１０１，２０１ Ｐ型シリコン基板 １０２，１２２，１２２ａ，２０２ フィールド酸化
膜 １０３ シリコン酸化膜 １０４，２０４ 第１ゲート絶縁膜 １０５，１０７ 導電体膜 １０６，２０６ 第２ゲート絶縁膜 １０８Ａ，１２８Ａ，２０８Ａ Ｎ+ 型ドレイン拡散
層 １０８Ｂ，１２８Ｂ，２０８Ｂ Ｎ+ 型ソース拡散層 １０９，２０９ 層間絶縁膜 １１０，２１０ ビット・コンタクト孔 １１１，２１１ ビット線 １１５ａ，１１５ｂ，２１５ａ，２１５ｂ 浮遊ゲー
ト電極 １１７ａａ，１１７ａｂ，１１７ｂａ，１１７ｂｂ，２
１７ａ，２１７ｂ制御ゲート電極 Ｆａ１，Ｆａ３，Ｆｂ１，Ｆｂ３，Ｓａ１，Ｓａ２，Ｓ
ａ３，Ｓｂ１，Ｓｂ２，Ｓｂ３ ゲート長 Ｗ ゲート幅

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 一導電型のシリコン基板表面のＸ方向お
    よび該Ｘ方向に直交するＹ方向に対してそれぞれ所要の
    間隔を有する複数の島状の領域に、フィールド酸化膜を
    形成する工程と、 前記Ｘ方向に列をなして配置された複数の前記島状の領
    域の前記フィールド酸化膜上を横断し、該Ｘ方向に平行
    に、１つの該列に対して１つずつ、所望の高さ，所定の
    幅，および該フィールド酸化膜の該Ｘ方向に平行な端部
    から所定の間隔を有する複数の帯状絶縁膜を前記シリコ
    ン基板上に形成する工程と、 少なくとも前記フィールド酸化膜および前記帯状絶縁膜
    に覆われていない前記シリコン基板表面に第１のゲート
    絶縁膜を形成する工程と、 全面に第１の導電体膜を形成し、第１のフォトレジスト
    膜をマスクにした等方性エッチングにより前記フィール
    ド酸化膜を介さずに前記シリコン基板を覆う領域を外包
    する領域に該第１の導電体膜を残置し、該第１のフォト
    レジスト膜を除去し、該第１の導電体膜を異方性エッチ
    ングして前記帯状絶縁膜の高さより低い所定の高さを有
    する該第１の導電体膜からなる複数の浮遊ゲート電極を
    形成する工程と、 前記浮遊ゲート電極表面上と、少なくとも前記フィール
    ド酸化膜および前記帯状絶縁膜および該浮遊ゲート電極
    に覆われていない前記シリコン基板表面とに第２のゲー
    ト絶縁膜を形成する工程と、 全面に第２の導電体膜および第２のフォトレジスト膜を
    形成し、少なくとも前記帯状絶縁膜の上面が露出するま
    で該第２のフォトレジスト膜および該第２の導電体膜を
    エッチバックする工程と、 第３のフォトレジスト膜をマスクして前記第２の導電体
    膜のエッチングを行ない、前記Ｘ方向に平行に，それぞ
    れ１つの前記帯状絶縁膜に対して該帯状絶縁膜の両側面
    にそれぞれ一対ずつ，該第２の導電体膜からなる制御ゲ
    ート電極を形成する工程と、 前記帯状絶縁膜の上面を外包する開口部を有する第４の
    フォトレジスト膜をマスクにして該帯状絶縁膜を選択的
    にエッチング除去し、該第４のフォトレジスト膜を除去
    し、前記フィールド酸化膜と前記制御ゲート電極とをマ
    スクにした逆導電型の不純物の拡散により、複数の逆導
    電型のドレイン拡散層と前記Ｘ方向に平行な複数の逆導
    電型のソース拡散層とを前記シリコン基板表面に形成す
    る工程と、全面に層間絶縁膜を形成し、それぞれの前記
    ドレイン拡散層に達するビット・コンタクト孔を形成
    し、該ビット・コンタクト孔を介してそれぞれ複数の該
    ドレイン拡散層に接続される前記Ｙ方向に平行な複数の
    ビット線を形成する工程とを有することを特徴とする半
    導体記憶装置の製造方法。
  2. 【請求項２】 一導電型のシリコン基板表面のＸ方向お
    よび該Ｘ方向に直交するＹ方向に対してそれぞれ所要の
    間隔を有する複数の島状の領域に、フィールド酸化膜を
    形成する工程と、 前記Ｘ方向に列をなして配置された複数の前記島状の領
    域の前記フィールド酸化膜上を横断し、該Ｘ方向に平行
    に、１つの該列に対して１つずつ、所望の高さ，所定の
    幅，および該フィールド酸化膜の該Ｘ方向に平行な端部
    から所定の間隔を有する複数の帯状絶縁膜を前記シリコ
    ン基板上に形成する工程と、 少なくとも前記フィールド酸化膜および前記帯状絶縁膜
    に覆われていない前記シリコン基板表面に第１のゲート
    絶縁膜を形成する工程と、 全面に第１の導電体膜を形成し、第１のフォトレジスト
    膜をマスクにした等方性エッチングにより前記フィール
    ド酸化膜を介さずに前記シリコン基板を覆う領域を外包
    する領域に該第１の導電体膜を残置し、該第１のフォト
    レジスト膜を除去し、該第１の導電体膜を異方性エッチ
    ングして前記帯状絶縁膜の高さより低い所定の高さを有
    する該第１の導電体膜からなる複数の浮遊ゲート電極を
    形成する工程と、 前記浮遊ゲート電極表面上と、少なくとも前記フィール
    ド酸化膜および前記帯状絶縁膜および該浮遊ゲート電極
    に覆われていない前記シリコン基板表面とに第２のゲー
    ト絶縁膜を形成する工程と、 全面に第２の導電体膜を形成し、少なくとも前記帯状絶
    縁膜の上面が露出するまで該第２の導電体膜の異方性エ
    ッチングを行ない、前記Ｘ方向に平行に，それぞれ１つ
    の前記帯状絶縁膜に対して該帯状絶縁膜の両側面にそれ
    ぞれ一対ずつ，該第２の導電体膜からなる制御ゲート電
    極を形成する工程と、 前記帯状絶縁膜の上面を外包する開口部を有する第２の
    フォトレジスト膜をマスクにして該帯状絶縁膜を選択的
    にエッチング除去し、該第２のフォトレジスト膜を除去
    し、前記フィールド酸化膜と前記制御ゲート電極とをマ
    スクにした逆導電型の不純物の拡散により、複数の逆導
    電型のドレイン拡散層と前記Ｘ方向に平行な複数の逆導
    電型のソース拡散層とを前記シリコン基板表面に形成す
    る工程と、全面に層間絶縁膜を形成し、それぞれの前記
    ドレイン拡散層に達するビット・コンタクト孔を形成
    し、該ビット・コンタクト孔を介してそれぞれ複数の該
    ドレイン拡散層に接続される前記Ｙ方向に平行な複数の
    ビット線を形成する工程とを有することを特徴とする半
    導体記憶装置の製造方法。
  3. 【請求項３】 一導電型のシリコン基板表面のＸ方向に
    対して所要の間隔と所要の幅とを有し，該Ｘ方向に直交
    するＹ方向に平行な複数の帯状の領域に、フィールド酸
    化膜を形成する工程と、 複数の前記帯状の領域の前記フィールド酸化膜上を横断
    し、所望の高さ，所定の幅および所定の間隔を有する複
    数の帯状絶縁膜を前記シリコン基板上に形成する工程
    と、 少なくとも前記フィールド酸化膜および前記帯状絶縁膜
    に覆われていない前記シリコン基板表面に第１のゲート
    絶縁膜を形成する工程と、 全面に第１の導電体膜を形成し、フォトレジスト膜をマ
    スクにした等方性エッチングにより前記フィールド酸化
    膜を介さずに前記シリコン基板を覆う領域を外包する領
    域に該第１の導電体膜を残置し、該フォトレジスト膜を
    除去し、該第１の導電体膜を異方性エッチングして前記
    帯状絶縁膜の高さより低い所定の高さを有する該第１の
    導電体膜からなる複数の浮遊ゲート電極を形成する工程
    と、 前記浮遊ゲート電極表面上と、少なくとも前記フィール
    ド酸化膜および前記帯状絶縁膜および該浮遊ゲート電極
    に覆われていない前記シリコン基板表面とに第２のゲー
    ト絶縁膜を形成する工程と、 全面に第２の導電体膜を形成し、少なくとも前記帯状絶
    縁膜の上面が露出するまで該第２の導電体膜の異方性エ
    ッチングを行ない、前記Ｘ方向に平行に，それぞれ１つ
    の前記帯状絶縁膜に対して該帯状絶縁膜の両側面にそれ
    ぞれ一対ずつ，該第２の導電体膜からなる制御ゲート電
    極を形成する工程と、 前記帯状絶縁膜と，該帯状絶縁膜および前記制御ゲート
    電極に覆われていない領域の前記フィールド酸化膜とを
    選択的にエッチング除去し、前記フィールド酸化膜と前
    記制御ゲート電極とをマスクにした逆導電型の不純物の
    拡散により、複数の逆導電型のドレイン拡散層と前記Ｘ
    方向に平行な複数の逆導電型のソース拡散層とを前記シ
    リコン基板表面に形成する工程と、 全面に層間絶縁膜を形成し、それぞれの前記ドレイン拡
    散層に達するビット・コンタクト孔を形成し、該ビット
    ・コンタクト孔を介してそれぞれ複数の該ドレイン拡散
    層に接続される前記Ｙ方向に平行な複数のビット線を形
    成する工程とを有することを特徴とする半導体記憶装置
    の製造方法。
  4. 【請求項４】 側面及び上面を有する絶縁体を半導体基
    板上に形成する工程と、前記半導体基板上に第１のゲー
    ト絶縁膜を形成する工程と、前記絶縁体の前記側面及び
    上面並びに前記第１のゲート絶縁膜を少なくとも覆う第
    １の導電膜を形成する工程と、前記第１のゲート絶縁膜
    の一部、前記絶縁体の前記上面及び前記絶縁体の前記側
    面の一部が露出するまで前記第１の導電膜をエッチバッ
    クし前記絶縁体の前記側面の他部を覆う浮遊ゲート電極
    を形成する工程と、前記露出した第１のゲート絶縁膜を
    除去し前記半導体基板を露出させる工程と、前記露出し
    た半導体基板上及び前記浮遊ゲート電極上に第２のゲー
    ト絶縁膜を形成する工程と、前記第２のゲート絶縁膜、
    前記絶縁体の前記上面及び前記絶縁体の前記側面の前記
    一部を少なくとも覆う第２の導電膜を形成する工程と、
    前記第２の導電膜の一部及び前記第２のゲート絶縁膜の
    一部を除去し少なくとも前記絶縁体の前記上面及び前記
    半導体基板を露出させ残余の前記第２の導電膜を制御ゲ
    ート電極とする工程と、前記絶縁体を除去する工程とを
    含む半導体記憶装置の製造方法。
  5. 【請求項５】 前記第２の導電膜の一部及び前記第２の
    ゲート絶縁膜の一部を除去する工程は、リソグラフィを
    行うことなく少なくとも前記絶縁体の前記上面及び前記
    半導体基板が露出するまで前記第２の導電膜及び前記第
    ２のゲート絶縁膜をエッチバックすることにより残余の
    前記第２の導電膜を前記制御ゲート電極とする工程であ
    ることを特徴とする請求項４記載の半導体記憶装置の製
    造方法。
  6. 【請求項６】 前記第１の導電膜の膜厚は前記絶縁体の
    前記側面の高さよりも低く、前記第２の導電膜の膜厚は
    前記絶縁体の前記側面の高さよりも高いことを特徴とす
    る請求項４又は５記載の半導体記憶装置の製造方法。
  7. 【請求項７】 一方の側面及び他方の側面を有する絶縁
    体を形成する工程と、前記一方の側面の一部及び前記他
    方の側面の一部に円弧状の端面を有する第１の導電膜か
    らなる第１の側壁を形成する工程と、前記第１の側壁を
    覆うゲート絶縁膜を形成する工程と、前記一方の側面の
    他部及び前記他方の側面の他部に第２の導電膜からなる
    第２の側壁を形成する工程と、前記絶縁体を除去する工
    程とを備え、前記第１の側壁をそれぞれ浮遊ゲート電極
    とし、前記第２の側壁をそれぞれ制御ゲート電極とした
    一対のメモリトランジスタを形成することを特徴とする
    半導体記憶装置の製造方法。
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