KR100244278B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000005641 tunneling Effects 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 29
- 239000002184 metal Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
Abstract
본 발명은 선택되지 않는 셀이 프로그램/소거되는 프로그램 디스터브(Program Disturb) 현상을 제거하며 유효 셀 사이즈가 작은 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 비휘발성 메모리 소자의 제조 방법은 제 1 도전형 기판의 표면내에 일 방향으로 일정한 간격을 갖는 제 2 도전형 비트라인들을 형성하는 단계, 전면에 격리막과 제 1 도전층을 차례로 형성하고, 상기 비트라인과 수직한 방향으로 일정 간격을 갖도록 상기 격리막과 제 1 도전층을 선택적으로 제거하여 제 1 도전라인을 형성하는 단계, 상기 기판상에 게이트 절연막을 형성함과 동시에 상기 격리막상의 제 1 도전형라인 표면상에 터널링 절연막을 형성하는 단계, 전면에 제 2 도전층을 형성하고 상기 각 비트라인들 사이에만 남도록 제 2 도전층, 터널링 절연막 및 제 1 도전라인을 선택적으로 제거하여 제 2 도전층으로 플로우팅용 제 2 도전라인들을 형성하고 제 1 도전라인으로 프로그램 게이트들을 형성하는 단계, 상기 플로우팅용 제 2 도전라인들 표면상에 유전막을 형성하는 단계, 상기 유전막을 포함한 전면에 제 3 도전층과 절연막을 차례로 형성하고, 상기 각 비트라인들과 수직하고 상기 제 1 도전라인 사이에만 남도록 상기 절연막, 제 3 도전층, 유전막 및 플로우팅용 제 2 도전라인을 선택적으로 제거하여 제 3 도전층으로 워드라인들을 형성하고 상기 유전막과 플로우팅용 제 2 도전라인으로 플로우팅 게이트들을 형성하는 단계, 상기 패터닝된 절연막, 워드라인, 유전막, 플로우팅 게이트 양측에 절연막 측벽을 형성하는 단계, 상기 절연막 측벽을 마스크로 상기 프로그램 터널링 절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와 상기 각 비트라인 사이의 절연막상에 상기 콘택홀를 통해 프로그램 게이트들과 전기적으로 연결되도록 프로그램라인들을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 프로그램 게이트를 갖는 단순 적층 구조의 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 이이피롬(Flash Electrically Erasable Programmable Read Only Memory) 및 EEPROM 등 비휘발성 메모리의 집적도를 결정하는 메모리 셀의 유효 사이즈(Effective cell size)는 셀의 사이즈와 셀의 어레이 구조에 의해 결정되는데 메모리 셀의 입장에서 최소의 셀 구조는 단순 적층 구조이며 일반적인 단순 적층형 비휘발성 메모리 소자의 구성은 도 1과 같다.
도 1에서와 같이, p형인 반도체 기판(11)위에 터널링 산화막(12)을 사이에 두고 플로우팅 게이트(13)가 형성되며, 상기 플로우팅 게이트(13)상에 콘트롤 게이트(15)가 형성되고, 상기 콘트롤 게이트(15)와 플로우팅 게이트(13) 사이에는 유전막(14)이 형성되어 있다.
그리고 상기 플로우팅 게이트(13) 양측의 반도체 기판(11)표면내에는 n형 불순물 영역(16)이 형성된다.
또한 도 1과 같은 일반적인 단순 적층형 비휘발성 메모리 소자는 메모리 셀 어레이 구성 시에 도 2에서와 같이, 반도체 기판(도면에 도시하지 않음)상에 일정한 간격을 갖고 일 방향으로 워드라인(17)들이 있으며 상기 워드라인(17)들에 수직한 방향을 갖으며 일정한 간격으로 메탈 비트라인(18)이 지나가고, 상기 반도체 기판에 상기 워드라인(17)들과 같은 방향을 갖고 워드라인(17) 두 개당 하나씩으로 공통 드레인라인(20)들이 있어서 셀 두 개당 하나씩의 금속 콘택(19)이 필요하므로 상기 금속 콘택(19)을 고려한 메모리 셀의 유효 사이즈가 커진다.
이러한 문제점을 해결하기 위해 금속 콘택이 필요없는 비휘발성 메모리 소자가 개발 되었다.
도 3은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 어레이 회로도이고, 도 4는 도 3의 I-I선상의 종래 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도이다.
종래의 금속 콘택이 필요 없는 비휘발성 메모리 소자는 비트라인을 별도의 금속라인으로 형성하지 않고 소오스/드레인 불순물 영역을 비트라인으로 이용한 구조이다.
즉, p형인 반도체 기판(21)에 고농도 n형 불순물 영역(번호화 하지 않음)쌍들이 일정 간격을 갖고 일 방향으로 형성되며, 상기 반도체 기판(21)상에 일정한 간격을 갖고 상기 불순물 영역들에 수직한 방향으로 워드라인(23)들이 형성된다. 이 때, 각 불순물 영역쌍들은 격리막(28)에 의해 격리되어 있고, 각 불순물 영역쌍 중 하나는 소오스 영역이고 다른 하나는 드레인 영역으로 이용되며, 더불어 n+비트라인(29)으로 이용된다.
상기 각 워드라인(23)과 상기 각 불순물 영역쌍들 사이에는 플로우팅 게이트(24)들이 형성된다. 여기서 상기 플로우팅 게이트(24) 상측의 워드라인(23)은 콘트롤 게이트가 된다.
상기 콘트롤 게이트와 플로우팅 게이트(24)사이에는 유전막(26)이 형성되고, 상기 플로우팅 게이트(24)와 반도체 기판(21)사이에는 게이트 산화막(27)이 형성된다.
그리고 상기 n+비트라인(29)들 끝에 위치하여 n+비트라인(29)을 선택하는 다수 개의 선택 트랜지스터(30)가 있고, 상기 다수 개의 선택 트랜지스터(30)와 연결되어 선택 트랜지스터(30)와 금속 데이타 라인(도시하지 않음)을 연결시켜 주는 메탈 콘택(31)이 있다.
이와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자에 있어서는 각 셀마다 별도의 비트라인을 형성하지 않으나 불순물 영역의 저항 때문에 금속 콘택은 32개 또는 그 이상의 셀마다 하나씩 존재하게 된다. 따라서 유효 셀 사이즈를 줄일 수 있다.
그러나 상기와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자는 단순 적층 구조이므로 워드라인 방향으로 인접한 두 셀이 완전히 동일한 바이어스 조건을 받기 때문에 프로그램시 선택되지 않은 셀이 프로그램 또는 소거되는 프로그램 디스터브(Program Disturb) 현상이 발생하는 문제점이 있어서 각 비트라인을 분리하여 인접 셀간의 소오스와 드레인을 각각 분리하거나 메모리 셀을 선택 게이트가 있는 비대칭 구조의 채널 분리형 셀을 이용하는 수정된 금속 콘택이 필요 없는 비휘발성 메모리 소자가 사용되고 있다.
도 5는 각 셀의 소오스와 드레인을 분리시킨 금속 콘택이 필요없는 비휘발성 메모리 소자의 어레이 회로도이고, 도 6은 채널 분리형 셀에 의한 수정된 금속 콘택이 필요없는 비휘발성 메모리 셀의 구조 단면도이다.
도 5에서와 같이, 각 셀의 소오스와 드레인을 분리시킨 금속 콘택이 필요없는 비휘발성 메모리 소자는 반도체 기판(도시하지 않음)상에 서로 일정 간격을 갖으며 고농도 n형 소오스 불순물 영역(도시하지 않음)들이 연결된 소오스라인(32)과 고농도 n형 드레인 불순물 영역(도시하지 않음)들이 연결된 드레인라인(33)쌍들이 일정 간격을 갖고 일 방향으로 있으며, 상기 반도체 기판상에 일정한 간격을 갖고 소오스라인(32)과 드레인라인(33)쌍들에 수직한 방향으로 워드라인(23)들이 있다.
그리고 상기 반도체 기판상에 상기 드레인라인(33)들 일측의 동일한 방향으로 금속 데이타라인(34)이 있고, 상기 각 소오스라인(32)과 드레인라인(33)들 끝에 위치하는 다수 개의 선택 트랜지스터(30)가 있고, 상기 다수 개의 선택 트랜지스터(30)와 연결되어 선택 트랜지스터(30)와 상기 금속 데이타라인(34)을 연결시켜 주는 메탈 콘택(31)이 있다.
도 6에서와 같이, 채널 분리형 셀에 의한 수정된 금속 콘택이 필요없는 비휘발성 메모리 소자는 p형인 반도체 기판(21)상에 게이트 산화막(27)을 사이에 두고 플로우팅 게이트(24)가 형성되고, 상기 플로우팅 게이트(24)상에 콘트롤 게이트(25)가 형성된다. 또한 상기 콘트롤 게이트(25)와 게이트 산화막(27)상에 선택 게이트(35)가 형성되며, 상기 선택 게이트(35)와 콘트롤 게이트(25) 및 플로우팅 게이트(24) 사이에 그리고 콘트롤 게이트(25)와 플로우팅 게이트(24) 사이에는 유전막(26)이 형성되어 있다. 또한 상기 반도체 기판(21) 표면내에 상기 플로우팅 게이트(24) 일측에 접하고 다른 일측에는 접하지 않는 n형인 소오스/드레인 영역(22)이 형성된다.
종래의 비휘발성 메모리 소자의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 금속 콘택이 필요없는 비휘발성 메모리 소자는 최소의 유효 셀 사이즈를 제공 하지만 단순 적층 구조이므로 워드라인 방향으로 인접한 두 셀이 동일한 바이어스 조건을 받기 때문에 프로그램 시 선택되지 않은 셀이 프로그램 또는 소거되는 프로그램 디스터브 현상이 발생한다.
둘째, 메모리 셀을 선택 게이트가 있는 비대칭 구조인 채널 분리형 셀을 이용하거나 각 셀의 소오스와 드레인을 분리시킨 금속 콘택이 필요없는 비휘발성 메모리 소자는 프로그램 디스터브 현상이 발생하지 않지만 선택 게이트로 인하여 또는 비트라인의 분리로 인하여 단위 셀의 사이즈가 증가된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 프로그램 디스터브 현상을 제거하며 유효 셀 사이즈가 작은 비휘발성 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 단순 적층 구조의 비휘발성 메모리 셀을 나타낸 구조 단면도
도 2는 일반적인 단순 적층 구조의 비휘발성 메모리 소자를 나타낸 어레이 회로도
도 3은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 어레이 회로도
도 4는 도 3의 I-I선상의 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도
도 5는 각 셀의 소오스와 드레인을 분리시킨 금속 콘택이 필요없는 비휘발성 메모리 소자의 어레이 회로도
도 6은 채널 분리형 셀에 의한 수정된 금속 콘택이 필요없는 비휘발성 메모리 셀의 구조 단면도
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 셀의 심볼
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 셀로 구성되는 제 1 어레이 회로도
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 셀로 구성되는 제 2 어레이 회로도
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 레이아웃도
도 11은 도 10의 I-I선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도
도 12는 도 10의 Ⅱ-Ⅱ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도
도 13은 도 10의 Ⅲ-Ⅲ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도
도 14는 도 10의 Ⅳ-Ⅳ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도
도 15a 내지 도 15d는 도 10의 I-I선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 공정 단면도
도 16a 내지 도 16d는 도 10의 Ⅱ-Ⅱ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
41: 반도체 기판 42: n+비트라인
44: 필드 산화막 45: 제 1 다결정 실리콘라인
46: 게이트 산화막 47: 프로그램 터널링 산화막
48: 제 2 다결정 실리콘라인 49: 프로그램 게이트
50: 유전막 51: 워드라인
52: 제 2 산화막 53: 플로우팅 게이트
54: 제 3 산화막 측벽 55: 프로그램라인
56: 비휘발성 메모리 셀 60: 콘트롤 게이트
본 발명의 비휘발성 메모리 소자의 제조 방법은 제 1 도전형 기판의 표면내에 일 방향으로 일정한 간격을 갖는 제 2 도전형 비트라인들을 형성하는 단계, 전면에 격리막과 제 1 도전층을 차례로 형성하고, 상기 비트라인과 수직한 방향으로 일정 간격을 갖도록 상기 격리막과 제 1 도전층을 선택적으로 제거하여 제 1 도전라인을 형성하는 단계, 상기 기판상에 게이트 절연막을 형성함과 동시에 상기 격리막상의 제 1 도전형라인 표면상에 터널링 절연막을 형성하는 단계, 전면에 제 2 도전층을 형성하고 상기 각 비트라인들 사이에만 남도록 제 2 도전층, 터널링 절연막 및 제 1 도전라인을 선택적으로 제거하여 제 2 도전층으로 플로우팅용 제 2 도전라인들을 형성하고 제 1 도전라인으로 프로그램 게이트들을 형성하는 단계, 상기 플로우팅용 제 2 도전라인들 표면상에 유전막을 형성하는 단계, 상기 유전막을 포함한 전면에 제 3 도전층과 절연막을 차례로 형성하고, 상기 각 비트라인들과 수직하고 상기 제 1 도전라인 사이에만 남도록 상기 절연막, 제 3 도전층, 유전막 및 플로우팅용 제 2 도전라인을 선택적으로 제거하여 제 3 도전층으로 워드라인들을 형성하고 상기 유전막과 플로우팅용 제 2 도전라인으로 플로우팅 게이트들을 형성하는 단계, 상기 패터닝된 절연막, 워드라인, 유전막, 플로우팅 게이트 양측에 절연막 측벽을 형성하는 단계, 상기 절연막 측벽을 마스크로 상기 프로그램 터널링 절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계와 상기 각 비트라인 사이의 절연막상에 상기 콘택홀를 통해 프로그램 게이트들과 전기적으로 연결되도록 프로그램라인들을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
상기와 같은 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 셀의 심볼이고, 도 8은 본 발명의 실시예에 따른 비휘발성 메모리 셀로 구성되는 제 1 어레이 회로도이다. 그리고 도 9는 본 발명의 실시예에 따른 비휘발성 메모리 셀로 구성되는 제 2 어레이 회로도이고 도 10은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도 7에서와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 셀은 콘트롤 게이트(60), 플로우팅 게이트(53), n+비트라인(42)과 프로그램 게이트(49)로 구성된다. 여기서 상기 n+비트라인(42)은 동시에 소오스 및 드레인이 되고, 상기 소오스와 드레인사이에 모니터(Monitor) 전류가 흐르며, 상기 플로우팅 게이트(53)와 프로그램 게이트(49)사이에 프로그램 전류가 흐른다. 그리고 상기 프로그램 게이트(49)는 프로그래밍 시에 터널링에 의해서 즉 프로그램 게이트(49)와 상기 플로우팅 게이트(53)의 사이에는 터널링 다이오드가 형성되어 플로우팅 게이트(53)에 전하를 공급하므로 프로그래밍 기능을 수행한다.
도 8에서와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(도면에 도시하지 않음)상에 서로 일정간격을 두고 복수개의 워드라인(51)들이 있고, 서로 일정간격을 두고 복수개의 정사각형을 형성하도록 상기 복수개의 워드라인(51)들과 수직한 방향으로 복수개의 n+비트라인(42)들이 있다. 그리고 상기 반도체 기판상에 상기 n+비트라인(42)들과 동일한 방향으로 복수개의 프로그램라인(55)들이 있으며, 상기 각 정사각형에 하나씩 복수개의 비휘발성 메모리 셀(56)이 있다.
또한 프로그램 커플링을 감소시키기 위해서 도 9에서와 같이, 상기 프로그램라인(55)을 인접한 두 개의 n+비트라인(42)을 한 쌍으로 하여 각 쌍의 n+비트라인(42) 사이에 형성할 수 있다. 여기서 상기 복수개의 비휘발성 메모리 셀(56)의 선택 방법은 상기 워드라인(51)의 콘트롤 게이트(60)에 포지티브 전압(8V)을, 상기 프로그램라인(55)의 프로그램 게이트(49)에는 네거티브 전압(-8V)을 터널링이 일어날 정도로 충분히 강하게 인가하여 셀을 선택하거나 상기 프로그램 게이트(49)에는 0V를, 상기 콘트롤 게이트(60)에는 포지티브 전압을 인가하여 셀을 선택한다. 또한 프로그래밍을 위한 바이어스를 콘트롤 게이트(60)에 포지티브 전압을, 상기 프로그램 게이트(49)에는 네거티브 전압을 인가함과 동시에 프로그래밍의 초기에 채널이 턴-온되도록 소오스와 드레인에 바이어스를 인가하여 드레인 전류가 흐르게 하고 센스 앰프를 이용하여 상기 드레인 전류를 모니터링(Monitoring)하면 상기 프로그램 게이트(49)를 통해 터널링에 의한 프로그래밍과 동시에 프로그래밍과 독립적으로 플로팅 게이트(48)의 전하 변화를 모니터링한다.
도 10에서와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 p형인 반도체 기판(도면에 도시하지 않음)내에 일정 간격을 갖고 일방향으로 복수개의 n+비트라인(42) 영역이 있다.
여기서 상기 n+비트라인(42) 영역은 불순물 영역이며, 메모리 셀에서는 소오스 및 드레인 영역이다.
이어, 상기 반도체 기판상에 일정간격을 갖고 상기 복수 개의 n+비트라인(42) 영역과 수직한 방향으로 복수 개의 워드라인(51)이 있으며, 상기 n+비트라인(42) 영역과 수직한 방향으로 일정한 간격을 갖으면서 필드 절연을 위한 필드 산화막(44)이 있고, 상기 n+비트라인(42) 영역과 동일한 방향으로 일정한 간격을 갖는 프로그램라인(55)이 있다.
그리고 상기 각 n+비트라인(42) 영역 사이중 상기 필드 산화막(44) 사이의 p형 반도체 기판상에 매트릭스 형태로 섬모양의 플로우팅 게이트(53)들이 있다.
이때 상기 각 워드라인(51)은 해당 워드라인(51) 방향에 형성된 복수개의 플로우팅 게이트(53)를 커버하도록 형성되며, 메모리 셀에서는 콘트롤 게이트(60)에 해당된다.
그리고 상기 해당 프로그램라인(55) 방향의 상기 필드 산화막(44) 상에 프로그램 게이트(49)가 형성된다.
여기서 상기 각 n+비트라인(42) 영역과 플로우팅 게이트(53)와 워드라인(51)과 프로그램라인(55)은 서로 절연되어 있으며, 상기 프로그램 게이트(49)는 셀간의 필드 산화막(44)상에 형성되므로 셀의 사이즈에는 영향을 주지 않고 상기 플로우팅 게이트(53) 사이에는 프로그램 터널링 산화막(47)을 형성하여 터널링에 의한 프로그래밍이 가능하도록 한다.
도 11은 도 10의 I-I선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도이고, 도 12는 도 10의 Ⅱ-Ⅱ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도이며, 도 13은 도 10의 Ⅲ-Ⅲ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도이다. 그리고 도 14는 도 10의 Ⅳ-Ⅳ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 구조 단면도이다.
도 11에서와 같이, 도 10의 I-I선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자는 p형인 반도체 기판(41) 표면내에 일정 간격을 갖고 형성되는 복수 개의 n+비트라인(42), 상기 n+비트라인(42)들을 포함한 반도체 기판(41)상에 형성되는 게이트 산화막(46), 상기 n+비트라인(42) 양측의 상기 일부분의 게이트 산화막(46)상에 n+비트라인(42)과 접하면서 형성되는 복수개의 플로우팅 게이트(53), 상기 플로우팅 게이트(53) 표면상에 형성되는 유전막(50), 상기 유전막(50)을 포함한 전면에 형성되는 워드라인(51), 상기 워드라인(51)상에 형성되는 제 2 산화막(52), 상기 플로우팅 게이트(53) 상측의 제 2 산화막(52)상에 형성되는 복수 개의 프로그램라인(55)으로 구성된다.
그리고 도 12에서와 같이, 도 10의 Ⅱ-Ⅱ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자는 p형인 반도체 기판(41)상에 일정 간격을 갖고 형성되는 복수개의 필드 산화막(44), 상기 필드 산화막(44) 양측의 반도체 기판(41)상에 형성되는 게이트 산화막(46), 상기 필드 산화막(44)상의 중심부위에 형성되는 프로그램 게이트(49), 상기 프로그램 게이트(49) 표면상의 필드 산화막(44)상에 프로그램라인 콘택홀을 갖고 형성되는 프로그램 터널링 산화막(47), 상기 게이트 산화막(46)과 일부분의 프로그램 터널링 산화막(47)상에 형성되는 플로우팅 게이트(53), 상기 플로우팅 게이트(53)상에 형성되는 유전막(50), 상기 유전막(50)상에 형성되는 워드라인(51), 상기 프로그램라인 콘택홀을 갖으며 상기 프로그램 터널링 산화막(47)과 워드라인(51)상에 형성되는 제 2 산화막(52), 상기 제 2 산화막(52)상에 상기 프로그램라인 콘택홀을 통하여 상기 프로그램 게이트(49)와 전기적으로 연결되는 프로그램라인(55)으로 구성된다.
또한 도 13에서와 같이, 도 10의 Ⅲ-Ⅲ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자는 p형인 반도체 기판(41) 표면내에 게이트 산화막(46)을 포함하여 요철 모양을 갖는 n+비트라인(42), 상기 게이트 산화막(46) 양측의 n+비트라인(42)상에 형성되는 필드 산화막(46), 상기 게이트 산화막(46)과 일부분의 필드 산화막(46)상에 형성되는 워드라인(51)으로 구성된다.
도 14에서와 같이, 도 10의 Ⅳ-Ⅳ선상의 본 발명의 실시예에 따른 비휘발성 메모리 소자는 p형인 반도체 기판(41) 표면내에 게이트 산화막(46)을 포함하여 형성되는 n+비트라인(42), 상기 n+비트라인(42)을 포함한 반도체 기판(41)상에 형성된 필드 산화막(46), 상기 n+비트라인(42) 양측의 필드 산화막(46)상에 형성되는 프로그램 게이트(49), 상기 프로그램 게이트(49)상의 중앙 부위에 형성되는 프로그램라인(55)으로 구성된다.
그리고 상기와 같은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작 중 소거 동작은 셀의 게이트 산화막(46)을 통하여 반도체 기판(41)으로 소거하거나 프로그램 게이트(49)로 소거할 수도 있는데 반도체 기판(41)으로 소거할 경우에는 게이트 산화막(46)이 터널링에 적절하도록 9 ~ 11nm정도로 얇게 형성되어야 하며 바이어스 전압은 콘트롤 게이트(60)에 네거티브 전압 또는 그라운드 전압을 인가하고, 드레인에 포지티브 전압을 인가한다.
도 15a 내지 도 15d는 도 10의 I-I선상의 본 발명의 본 발명의 실시예에 따른 비휘발성 메모리 셀을 나타낸 공정 단면도이고, 도 16a 내지 도 16d는 도 10의 Ⅱ-Ⅱ선상의 본 발명의 본 발명의 실시예에 따른 비휘발성 메모리 셀을 나타낸 공정 단면도이다.
본 발명의 본 발명의 실시예에 따른 비휘발성 메모리 제조 방법은 프로그램 게이트를 플로우팅 게이트 형성 공정 이전에 형성시켜 프로그램 게이트가 플로우팅 게이트 하부에 위치하는 버리드(Buried) 프로그램 게이트 공정이 특징이다.
도 15a 및 도 16a에서와 같이, p형인 반도체 기판(41)상에 제 1 감광막을 도포한 후, 상기 제 1 감광막을 불순물 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산하므로써 상기 반도체 기판(41) 표면내에 소오스와 드레인이 될 n+비트라인(42)을 형성하고, 상기 제 1 감광막을 게거한다. 여기서 상기 n+ 비트라인(42)의 측면 확산에 의한 셀 사이즈의 증가를 막기 위해 상기 n+ 비트라인(42) 형성시 1차적으로 비트라인 형성 영역을 정의하고 그 측면에 고온 저압 유전체막(HLD)측벽을 형성하고 이온 주입하여도 된다.
이어 상기 반도체 기판(41)상에 차례로 제 1 산화막, 불순물 이온이 주입된 제 1 다결정 실리콘과 화학기상 증착법(CVD)에 의한 제 2 감광막을 형성한 다음, 상기 제 2 감광막을 필드 산화막이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 1 산화막과 제 1 다결정 실리콘을 선택적으로 식각하여 필드 산화막(44)과 제 1 다결정 실리콘라인(45)을 형성하고 상기 제 2 감광막을 제거한다. 여기서 상기 필드 산화막(44)은 라인으로 형성되며 상기 필드 산화막(44)과 n+비트라인(42) 사이의 영역은 채널 영역이 된다.
도 15b 및 도 16b에서와 같이, 상기 제 1 다결정 실리콘라인(45)을 포함한 전면에 열 산화 공정으로 게이트 산화막(46)을 성장시킨 동시에 상기 열 산화 공정으로 상기 제 1 다결정 실리콘라인(45) 표면이 산화되어 프로그램 터널링 산화막(47)을 성장시킨다. 여기서 상기 게이트 산화막(46)을 9 ~ 11nm의 두께로 성장시키며 상기 제 1 다결정 실리콘라인(45)의 불순물 농도가 높고 또한 제 1 다결정 실리콘라인(45) 자체의 성질에 의해 상기 프로그램 터널링 산화막(47)의 두께는 게이트 산화막(46)보다 두껍게 성장하고 그리고 상기 n+비트라인(42)은 불순물 농도가 높으므로 n+비트라인(42)상의 게이트 산화막(46)이 두껍게 즉 70 ~ 300Å의 두께로 형성되어 후 공정의 다결정 실리콘의 식각 시 에치 베리어(Etch Barrier)를 충분히 확보하게된다.
그리고 상기 게이트 산화막(46)과 프로그램 터널링 산화막(47)을 포함한 전면에 차례로 제 2 다결정 실리콘과 제 3 감광막을 형성한 후, 상기 제 3 감광막을 상기 n+비트라인(42) 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 다결정 실리콘을 선택적으로 식각하여 제 2 다결정 실리콘라인(48)을 형성하고, 그다음에 상기 프로그램 터널링 산화막(47)과 제 1 다결정 실리콘라인(45)을 선택적으로 식가하여 직사각형의 매트리스(Mattress) 형태인 다수 개의 프로그램 게이트(49)들을 형성한 후, 상기 제 3 감광막을 제거한다. 여기서 상기 프로그램 게이트(49) 형성시 상기 필드 산화막(44)도 선택적으로 식각하여 필드 산화막이(44)이 라인이 아니라 매트리스 형태를 갖을 수 있고, 또한 상기 제 2 다결정 실리콘라인(48)은 상기 채널 영역을 커버한다.
도 15c 및 도 16c에서와 같이, 상기 제 2 다결정 실리콘라인(48) 표면상에 유전막(50)을 형성하고, 상기 유전막(50)을 포함한 전면에 차례로 제 3 다결정 실리콘, 제 2 산화막(52)과 제 4 감광막을 형성한다. 여기서 상기 유전막(50)을 산화막 또는 오엔오(ONO:Oxide Nitride Oxide)로 형성하여 동작시에 발생되는 누설 전류를 제거시킨다.
그리고 상기 제 4 감광막을 상기 필드 산화막(44) 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 제 2 산화막(52), 제 3 다결정 실리콘, 유전막(50)과 제 2 다결정 실리콘라인(48)을 선택적으로 식각한 후, 상기 제 4 감광막을 제거한다. 여기서 상기 제 3 다결정 실리콘의 선택적 식각으로 상기 n+비트라인(42)과 수직한 방향으로 필드 산화막(44) 사이에 워드라인(51)을 형성하고, 상기 제 2 다결정 실리콘라인(48)의 선택적 식각으로 상기 n+비트라인(42)과 필드 산화막(44) 사이의 게이트 산화막(46)상에 복수 개의 플로우팅 게이트(53)들을 형성한다. 여기서 상기 제 1 다결정 실리콘라인(45) 즉 프로그램 게이트(49)를 산화하여 프로그램 터널링 산화막(47)을 성장시킨 후, 상기 플로우팅 게이트(53)를 형성시킴으로써 상기 플로우팅 게이트(53)가 프로그램 게이트(49)와 접하면서 그 상측에 형성되어 즉 플로우팅 게이트(53)는 인접한 프로그램 게이트(49)와 모서리부분이 오버랩되도록 형성하여 커플링비(Coupling Ratio)의 증가로 터널링 효율이 증가된다. 또한 상기 프로그램 게이트(49)의 표면이 뾰족하게되어 터널링 효율이 증가 되는데 그 이유는 폴리 실리콘의 그레인(Grain) 구조때문에 표면이 요철 구조를 가져서 거칠은 다결정 실리콘을 산화하면 산화막과 다결정 실리콘간의 계면은 상기의 요철 구조를 유지하나 산화막의 표면은 상기의 요철의 높이 차이가 작아져서 표면이 스므딩(Smoothing)된다. 따라서 요철이 있는 즉 뾰족한 부위에는 전기장의 세기가 강화되므로 이러한 다결정 실리콘상에 전극을 형성하면 터널링 전류 특성은 향상된다.
도 15d 및 도 16d에서와 같이, 상기 제 2 산화막(52)을 포함한 전면에 제 3 산화막을 형성하고 에치백 공정을 하여 상기 선택적으로 식각된 제 2 산화막(52), 워드라인(51), 유전막(50)과 플로우팅 게이트(53) 측면에 제 3 산화막 측벽(54)을 형성한다.
그리고 상기 제 2 산화막(52)과 제 3 산화막 측벽(54)을 마스크로 또한 상기 프로그램 게이트(49)를 에치 스톱퍼(Stopper)로 상기 프로그램 터널링 산화막(47)을 선택적으로 식각하여 상기 프로그램 게이트(49) 일부분을 노출시킨다.
이어 상기 제 2 산화막(52)과 제 3 산화막 측벽(54)을 포함한 전면에 프로그램라인(55)을 형성한다. 여기서 프로그램 커플링을 감소시키기 위해 상기 프로그램라인(55)을 인접한 두 개의 n+비트라인(42)을 한 쌍으로 하여 각 쌍의 n+비트라인(42) 사이에 형성할 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법은 프로그램 게이트와 컨트롤 게이트에 소정 전압의 인가로 선택되어 프로그램 또는 소거하는 단순 적층 구조의 셀로 이상적인 금속 콘택이 필요없는 비휘발성 메모리 소자를 실현하여 최소의 유효 셀 사이즈를 제공 하면서 프로그램 디스터브 현상을 억제하고, 또한 상기 프로그램 게이트가 플로우팅 게이트의 밑으로 위치하므로 상기 프로그램 게이트를 통한 상기 플로우팅 게이트로의 프로그램 터널링 특성을 크게 향상시켜 동작 전압을 감소시키는 효과가 있다.
Claims (11)
- 제 1 도전형 기판의 표면내에 일 방향으로 일정한 간격을 갖는 제 2 도전형 비트라인들을 형성하는 단계;전면에 격리막과 제 1 도전층을 차례로 형성하고, 상기 비트라인과 수직한 방향으로 일정 간격을 갖도록 상기 격리막과 제 1 도전층을 선택적으로 제거하여 제 1 도전라인을 형성하는 단계;상기 기판상에 게이트 절연막을 형성함과 동시에 상기 격리막상의 제 1 도전형라인 표면상에 터널링 절연막을 형성하는 단계;전면에 제 2 도전층을 형성하고 상기 각 비트라인들 사이에만 남도록 제 2 도전층, 터널링 절연막 및 제 1 도전라인을 선택적으로 제거하여 제 2 도전층으로 플로우팅용 제 2 도전라인들을 형성하고 제 1 도전라인으로 프로그램 게이트들을 형성하는 단계;상기 플로우팅용 제 2 도전라인들 표면상에 유전막을 형성하는 단계;상기 유전막을 포함한 전면에 제 3 도전층과 절연막을 차례로 형성하고, 상기 각 비트라인들과 수직하고 상기 제 1 도전라인 사이에만 남도록 상기 절연막, 제 3 도전층, 유전막 및 플로우팅용 제 2 도전라인을 선택적으로 제거하여 제 3 도전층으로 워드라인들을 형성하고 상기 유전막과 플로우팅용 제 2 도전라인으로 플로우팅 게이트들을 형성하는 단계;상기 패터닝된 절연막, 워드라인, 유전막, 플로우팅 게이트 양측에 절연막 측벽을 형성하는 단계;상기 절연막 측벽을 마스크로 상기 프로그램 터널링 절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계;상기 각 비트라인 사이의 절연막상에 상기 콘택홀를 통해 프로그램 게이트들과 전기적으로 연결되도록 프로그램라인들을 형성하는 단계를 포함하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 프로그램라인은 인접한 두 개의 비트라인을 한 쌍으로 하여 각 쌍의 비트라인 사이에 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전형 기판내에 n형 불순물 이온을 주입하여 비트라인을 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막 및 터널링 절연막은 노출된 기판과 제 1 도전라인의 표면을 열 산화 하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막을 9 ~ 11nm의 두께로 성장시킴을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 각 비트라인 형성시 1차적으로 비트라인 형성 영역을 정의하고 그 측면에 측벽을 형성하고 이온 주입함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 격리막은 CVD 산화막으로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로우팅 게이트는 인접한 프로그램 게이트와 모서리부분이 오버랩되도록 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 프로그램 게이트를 직사각형으로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전막을 오엔오(ONO)로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 도전형 기판의 표면내에 일 방향으로 일정한 간격을 갖는 제 2 도전형 비트라인들을 형성하는 단계;전면에 격리막과 제 1 도전층을 차례로 형성하고, 상기 비트라인과 수직한 방향으로 일정 간격을 갖도록 상기 격리막과 제 1 도전층을 선택적으로 제거하여 제 1 도전라인을 형성하는 단계;상기 기판상에 게이트 절연막을 형성함과 동시에 상기 격리막상의 제 1 도전형라인 표면상에 터널링 절연막을 형성하는 단계;전면에 제 2 도전층을 형성하고 상기 각 비트라인들 사이에만 남도록 제 2 도전층, 터널링 절연막, 제 1 도전라인 및 격리막을 선택적으로 제거하여 제 2 도전층으로 플로우팅용 제 2 도전라인들을 형성하고 제 1 도전라인과 격리막으로 매트리스 형태의 프로그램 게이트들과 격리막을 형성하는 단계;상기 플로우팅용 제 2 도전라인들 표면상에 유전막을 형성하는 단계;상기 유전막을 포함한 전면에 제 3 도전층과 절연막을 차례로 형성하고, 상기 각 비트라인들과 수직하고 상기 제 1 도전라인 사이에만 남도록 상기 절연막, 제 3 도전층, 유전막 및 플로우팅용 제 2 도전라인을 선택적으로 제거하여 제 3 도전층으로 워드라인들을 형성하고 상기 유전막과 플로우팅용 제 2 도전라인으로 플로우팅 게이트들을 형성하는 단계;상기 패터닝된 절연막, 워드라인, 유전막, 플로우팅 게이트 양측에 절연막 측벽을 형성하는 단계;상기 절연막 측벽을 마스크로 상기 프로그램 터널링 절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계;상기 각 비트라인 사이의 절연막상에 상기 콘택홀를 통해 프로그램 게이트들과 전기적으로 연결되도록 프로그램라인들을 형성하는 단계를 포함하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970031838A KR100244278B1 (ko) | 1997-07-09 | 1997-07-09 | 비휘발성 메모리 소자의 제조 방법 |
| TW086115104A TW344139B (en) | 1997-07-09 | 1997-10-15 | Process for producing nonvolatile memory device |
| JP10033086A JP2887128B2 (ja) | 1997-07-09 | 1998-02-16 | 不揮発性半導体メモリ素子の製造方法 |
| US09/033,670 US6146943A (en) | 1997-07-09 | 1998-03-03 | Method for fabricating nonvolatile memory device |
| DE19813457A DE19813457C2 (de) | 1997-07-09 | 1998-03-26 | Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichereinrichtung |
| CN98108027A CN1127760C (zh) | 1997-07-09 | 1998-04-28 | 用于制造非易失存储器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970031838A KR100244278B1 (ko) | 1997-07-09 | 1997-07-09 | 비휘발성 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990009425A KR19990009425A (ko) | 1999-02-05 |
| KR100244278B1 true KR100244278B1 (ko) | 2000-02-01 |
Family
ID=19513923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970031838A KR100244278B1 (ko) | 1997-07-09 | 1997-07-09 | 비휘발성 메모리 소자의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2887128B2 (ko) |
| KR (1) | KR100244278B1 (ko) |
| CN (1) | CN1127760C (ko) |
| DE (1) | DE19813457C2 (ko) |
| TW (1) | TW344139B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466979B1 (ko) * | 1997-12-26 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 장치의 프로그램 검증 방법 |
| KR100317318B1 (ko) * | 1998-04-23 | 2001-12-22 | 김영환 | 비휘발성 메모리 소자 및 그의 제조방법 |
| JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4117998B2 (ja) * | 2000-03-30 | 2008-07-16 | シャープ株式会社 | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936257A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JP2734433B2 (ja) * | 1995-10-31 | 1998-03-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1997
- 1997-07-09 KR KR1019970031838A patent/KR100244278B1/ko not_active IP Right Cessation
- 1997-10-15 TW TW086115104A patent/TW344139B/zh not_active IP Right Cessation
-
1998
- 1998-02-16 JP JP10033086A patent/JP2887128B2/ja not_active Expired - Fee Related
- 1998-03-26 DE DE19813457A patent/DE19813457C2/de not_active Expired - Fee Related
- 1998-04-28 CN CN98108027A patent/CN1127760C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1140783A (ja) | 1999-02-12 |
| DE19813457A1 (de) | 1999-01-14 |
| JP2887128B2 (ja) | 1999-04-26 |
| CN1204870A (zh) | 1999-01-13 |
| CN1127760C (zh) | 2003-11-12 |
| KR19990009425A (ko) | 1999-02-05 |
| TW344139B (en) | 1998-11-01 |
| DE19813457C2 (de) | 2001-09-27 |
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| FPAY | Annual fee payment |
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