JP2760983B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JP2760983B2 JP2760983B2 JP62028023A JP2802387A JP2760983B2 JP 2760983 B2 JP2760983 B2 JP 2760983B2 JP 62028023 A JP62028023 A JP 62028023A JP 2802387 A JP2802387 A JP 2802387A JP 2760983 B2 JP2760983 B2 JP 2760983B2
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は浮遊ゲートを有する不揮発性半導体記憶装置
に係り、特に電気的に書換え可能なメモリ装置及びその
製造方法に関する。 （従来の技術） 電気的に書換え可能な不揮発性半導体記憶装置（EEPR
OM）は、従来、第10図に示すようにＰ型半導体基板
（１）上にゲート酸化膜（２）、浮遊ゲート（３）を設
け、その上に絶縁膜（４）を介して制御ゲート（５）を
積層した２層ゲート構造のメモリトランジスタと、その
ドレイン（６）に接続された選択トランジスタからなる
セルが知られている。第10図において、（ａ）は１セル
の平面図、（ｂ）（ｃ）は夫々Ａ−Ａ′,B−Ｂ′断面図
を示す。 このセルに書込みを行なう場合は、例えば制御ゲート
（５）、選択ゲート（７）にパルス電圧20Vを、また選
択トランジスタのドレイン（８）及びメモリトランジス
タのソース（９）を接地し、浮遊ゲート（３）とｎ+層
（10）間の一部に設けられた例えば膜厚90Åの薄い酸化
膜（11）を介して電子をｎ+層（10）から浮遊ゲート
（３）に注入して行なう。 消去を行なう場合は選択ゲート（７）、選択トランジ
スタのドレイン（８）を夫々20V、制御ゲート（５）を
接地、メモリトランジスタのソース（９）を5Vにして浮
遊ゲート（３）からｎ+層（10）へ電子を放出する。 読出し時は例えば選択トランジスタにドレイン（８）
を2V、選択ゲート（７）を5V、制御ゲート（５）、メモ
リトランジスタのソース（９）を接地することにより行
なう。以上の書込み、消去読出し動作において基板は接
地電位とされている。尚、選択トランジスタの２層構造
のゲートは同一パターンとされ、スルーホールを介して
所定箇所で相互にコンタクトしている。 書込まれたセルは浮遊ゲート（３）に電子が注入され
ているため、上記の読出し条件でｎチャネル電界効果ト
ランジスタはカットオフの状態で、ドレイン電流は流れ
ない。逆に消去されたセルではメモリトランジスタのチ
ャネル領域に反転層が形成されドレイン電流が流れる。
ドレイン電流が流れたセルを“0"、流れないセルを“1"
と判定し、データの読み出しが可能となる。 このようなEEPROMセルで書込み量を大きくするために
は、薄い酸化膜（11）に印加される電界を大きくしなけ
ればならない。薄い酸化膜（11）に加わる電界は制御ゲ
ート（５）と浮遊ゲート（３）との間の結合容量と、浮
遊ゲート（３）とｎ+層（10）との間の結合容量との比
で決定される。この比が大きい程、薄い酸化膜（11）に
加わる電界は大きくなりトンネル電流は増加する。 （発明が解決しょうとする問題点） 上記セルでは薄い酸化膜（11）の左右にゲート酸化膜
（２）領域を見込み構造であり、メモリトランジスタの
ドレイン領域に接続するｎ+層型（10）の幅が大きい。
これによりｎ+層（10）と浮遊ゲート（３）間の結合容
量が大きく、“1",“0"のしきい値差が余り取れないた
め誤読出しが生じ易いという問題があった。一方、薄い
酸化膜（11）の面積を小さくする事も考えられるが、マ
スク材のパターニング精度が悪化してしまう。また、制
御ゲート（５）と浮遊ゲート（３）間の結合容量を大き
くするにも集積度上限界がある。 本発明は上記事情に鑑みてなされたものであり、セル
面積を大きくすることなく、書込み、消去時のセルのし
きい値差を増大できる不揮発性半導体記憶装置及びその
製造方法を提供する事を目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明は、薄い酸化膜領域の少なくとも一辺をフィー
ルド酸化膜で画定するようにしたものである。 （作用） 薄い酸化膜とフィールド酸化膜を接して設けることに
より薄い酸化膜下のｎ+領域が形成されている素子領域
の幅を従来より狭めることが出来、制御ゲートと浮遊ゲ
ート間の容量よりも浮遊ゲートとｎ+層間の容量を十分
小さくすることができるので結合容量比が大きく取れ、
書込み時と消去時のしきい値差を大幅に拡げる事が出来
る （実施例） 次に、本発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１図（ａ）は１つのセルの平面
図、（ｂ）（ｃ）はＡ−Ａ′,B−Ｂ′断面図である。第
２図、第３図はその製造工程を示し、第２図（ａ）〜
（ｅ）はＡ−Ａ′断面、第３図（ａ）〜（ｅ）はそれに
対応するＢ−Ｂ′断面を示している。 製造工程を説明すると、先ず最初に第２図（ａ）（第
３図ａ）に示す如く６Ω・cmのＰ-型シリコン基板（2
1）表面の素子領域にシリコン酸化膜（22）を形成し、
この上にシリコン窒化膜（23）パターンを形成し、これ
をマスクに素子間領域にボロン（Ｂ）イオン注入し、熱
酸化により0.8μｍ厚のフィールド酸化膜（24）を形成
する。フィールド酸化膜下には反転防止のＰ型層（25）
が形成される。 次いで、シリコン窒化膜（23）、シリコン酸化膜（2
2）を除去し、基板表面を熱酸化して100Å厚の酸化膜を
形成し、フォトレジスト（破線）をマスクにして基板に
ヒ素（As）を40KeVで例えば２×1014cm-2イオン注入し
て前記100Å厚の酸化膜下にｎ+層（27）とメモリトラン
ジスタのチャネル長を決めるためのｎ+層（28）を形成
する。このｎ+層（27）（28）はイオン注入マスクでＹ
方向（第１図ａ参照）の辺が、またフィールド酸化膜
（24）によりＸ方向の辺が決まる。この後、前記100Å
厚の酸化膜をフッ化アンモニウム又はRIE（反応性イオ
ンエッチング）で除去し、再度900℃で熱酸化して400Å
厚のゲート酸化膜（26）を形成する（第２図b,第３図
ｂ）。 この後、トンネル酸化膜を形成する領域にフォトレジ
ストマスク（29）を形成し、基板表面のシリコン酸化膜
（26）をフッ化アンモニウム又はRIEで除去する。この
時、開口部のフィールド酸化膜（24）も若干エッチング
される。フィトレジストマスク（29）は矩形の開口を有
し、Ｘ方向はフィールド酸化膜（24）上に延在する（第
２図c,第３図ｃ）。 次いで、フォトレジストマスク（29）を除去し、800
℃で熱酸化して厚さ100Åのトンネル酸化膜（30）を形
成し、更にリンをドープしたポリシコン層を形成し、こ
れをパターニングしてフローティングゲートとなる部分
についてＸ方向のセル間の部分を除去する（第２図d,第
３図ｄ）。 そしてポリシリコン層表面を1000℃で熱酸化して500
Å厚のシリコン酸化膜（31）を形成し、更に第２層目の
リンをドープしたポリシリコン層を形成する。そしてフ
ォトレジストマスクを用い、この２層ポリシリコン膜を
順次パターニングして各ゲート電極を形成する。図中、
（32）（33）は選択トランジスタの選択ゲート、（34）
はメモリトランジスタの浮遊ゲート、（35）はメモリト
ランジスタの制御ゲートである。この後、基板に、セル
を高耐圧構造にするため低濃度のｎ-層（36）（37）を
リン（Ｐ）イオン注入により全面に形成し、更に選択ト
ランジスタのドレイン部に形成された上記ｎ-層の一部
表面から制御ゲート（35）上にかけてフォトレジストマ
スク（破線）を形成し、高濃度にヒ素（As）をイオン注
入して選択トランジスタのドレインであるｎ+層（38）
とメモリトランジスタのソースであるｎ+層（39）を形
成する。尚、説明は省略したが、選択ゲート（32）（3
3）は所定箇所でスルーホールを介して相互にコンタク
トしている（第２図e,第３図ｅ）。 かかる本実施例によれば、薄い酸化膜（30）の２辺が
フィールド酸化膜（24）によって画定される事となり、
結合容量比が改善され“1",“0"のマージンが大幅に増
大する。尚、書込み、消去、読出し時の各部の電位条件
は第10図の説明で述べたのと同じである。第４図は、か
かるセルの制御ゲート電圧に対するドレイン電流の特性
を“0",“1"の夫々の場合について示したものである。 第５図は、書込み消去の繰り返し回数と書込み時、消
去時のメモリトランジスタのしきい値の関係を示したも
のである。図より判るように、回数の増加に伴ない、書
込みセルと消去セルのメモリトランジスタのしきい値差
は樽状の変化を示す。 第６図は２万回におけるしきい値差と最大部のしきい
値差の差分ΔVthをｎ+層（27）のドーズ量に対して示し
たものである。この図から、ドーズ量が５×1013cm-2よ
り小さくなると急激にΔVthも大きくなる事が判る。勿
論５×1013cm-2より低いドーズ量を用いても構わない
が、ΔVthが大きいと多数回書込み消去を繰り返した時
のマージンの低下も大きくなるのでｎ+層（27）の不純
物のドーズ量は５×1013cm-2以上、好ましくは２×1014
cm-2以上が良い。これはｎ+層（27）のトンネル酸化膜
下の逆導電型不純物の表面濃度に換算して夫々4.5×10
18cm-3,1.8×1019cm-3である。上限はメモリトランジス
タのパンチスルーによるドレイン耐圧の劣化を防止する
ため５×1014cm-2（4.5×1019cm-3）とするのが好まし
い。 ｎ+層（27）の濃度が高いとしきい値の変動が少なく
なる理由は消去時のトンネル酸化膜中への正孔トラップ
が押えられることが一因であると考えられる。第７図は
トンネル部の拡大図で、破線で示した領域は空乏層を示
している。空乏層内では電子正孔対が生成するが、ｎ+
層（27）の表面の空乏層厚はｎ+層（27）が高濃度であ
る程薄い。従って空乏層中の電界が低く空乏層中の正孔
がこの電界により加速されてトンネル酸化膜（27）中に
トラップされるのを押える事が可能となる。また、高濃
度にするとｎ+層（27）の横方向への回わり込みも大き
くなり、フィールド酸化膜下への侵入が大きい。この実
施例では、ｎ+層（27）、即ち基板と逆導電型層端部で
の絶縁膜厚ｄを300Å以上とする事ができる。この部分
での空乏層厚は薄く、従って空乏層内の正孔が基板に逃
げるのを抑制する。正孔が基板に逃げると全体の空乏層
厚が増大するので好ましくない。従って高濃度にするこ
とによりｎ+層（27）がフィールド酸化膜下に延びるよ
うにする事が望ましい。 第８図、第９図は本発明の他の実施例の製造工程を示
し、夫々第２図、第３図に対応している。本実施例では
第８図（ｂ）（第９図ｂ）の工程でのｎ+層（27）形成
のためのヒ素（As）イオン注入のドーズ量を３×1013cm
-2とした。また、フォトレジストマスク（29）を用いて
基板表面のシリコン酸化膜（26）を除去した後、リン
（Ｐ）を40KeV,2×1014cm-2にてイオン注入するように
した（第８図c,第９図ｃ）。他は先の実施例と同じであ
る。 この実施例においてもトンネル部のｎ+層（27）のト
ンネル酸化膜下表面濃度4.5×1018cm-3（更に好ましく
は1.8×1019cm-3）以上が達成出来る。また、この例で
は第８図（ｃ）で、フィールド酸化膜退行部へリンを重
ねてイオン注入しているため、製造後のｎ+層（27）端
での絶縁膜厚ｄは500Å以上となる。また、トンネル部
以外のｎ+層（27）（28）の濃度を押えることが出来る
のでその部分の横方向拡散が少なくチャネル長Ｌの制御
性、ドレイン耐圧が良い。尚、２回目のイオン注入工程
（第８図ｃ）でリンをイオン注入したが、これはヒ素
（As）でも良い。 以上の実施例においては薄い酸化膜領域はその２辺が
フィールド絶縁膜により画定される構造としたが、薄い
酸化膜領域をＸ方向にずらし、一辺のみがフィールド絶
縁膜により画定されるようにしても良い。 〔発明の効果〕 本発明によれば薄い酸化膜領域の少なくとも一辺がフ
ィールド酸化膜端部に接する構造としたので浮遊ゲート
に薄い酸化膜下のｎ+層の結合容量を小さくすることが
でき、書込み量が大きく誤読出しの少ないセルが得られ
る。
に係り、特に電気的に書換え可能なメモリ装置及びその
製造方法に関する。 （従来の技術） 電気的に書換え可能な不揮発性半導体記憶装置（EEPR
OM）は、従来、第10図に示すようにＰ型半導体基板
（１）上にゲート酸化膜（２）、浮遊ゲート（３）を設
け、その上に絶縁膜（４）を介して制御ゲート（５）を
積層した２層ゲート構造のメモリトランジスタと、その
ドレイン（６）に接続された選択トランジスタからなる
セルが知られている。第10図において、（ａ）は１セル
の平面図、（ｂ）（ｃ）は夫々Ａ−Ａ′,B−Ｂ′断面図
を示す。 このセルに書込みを行なう場合は、例えば制御ゲート
（５）、選択ゲート（７）にパルス電圧20Vを、また選
択トランジスタのドレイン（８）及びメモリトランジス
タのソース（９）を接地し、浮遊ゲート（３）とｎ+層
（10）間の一部に設けられた例えば膜厚90Åの薄い酸化
膜（11）を介して電子をｎ+層（10）から浮遊ゲート
（３）に注入して行なう。 消去を行なう場合は選択ゲート（７）、選択トランジ
スタのドレイン（８）を夫々20V、制御ゲート（５）を
接地、メモリトランジスタのソース（９）を5Vにして浮
遊ゲート（３）からｎ+層（10）へ電子を放出する。 読出し時は例えば選択トランジスタにドレイン（８）
を2V、選択ゲート（７）を5V、制御ゲート（５）、メモ
リトランジスタのソース（９）を接地することにより行
なう。以上の書込み、消去読出し動作において基板は接
地電位とされている。尚、選択トランジスタの２層構造
のゲートは同一パターンとされ、スルーホールを介して
所定箇所で相互にコンタクトしている。 書込まれたセルは浮遊ゲート（３）に電子が注入され
ているため、上記の読出し条件でｎチャネル電界効果ト
ランジスタはカットオフの状態で、ドレイン電流は流れ
ない。逆に消去されたセルではメモリトランジスタのチ
ャネル領域に反転層が形成されドレイン電流が流れる。
ドレイン電流が流れたセルを“0"、流れないセルを“1"
と判定し、データの読み出しが可能となる。 このようなEEPROMセルで書込み量を大きくするために
は、薄い酸化膜（11）に印加される電界を大きくしなけ
ればならない。薄い酸化膜（11）に加わる電界は制御ゲ
ート（５）と浮遊ゲート（３）との間の結合容量と、浮
遊ゲート（３）とｎ+層（10）との間の結合容量との比
で決定される。この比が大きい程、薄い酸化膜（11）に
加わる電界は大きくなりトンネル電流は増加する。 （発明が解決しょうとする問題点） 上記セルでは薄い酸化膜（11）の左右にゲート酸化膜
（２）領域を見込み構造であり、メモリトランジスタの
ドレイン領域に接続するｎ+層型（10）の幅が大きい。
これによりｎ+層（10）と浮遊ゲート（３）間の結合容
量が大きく、“1",“0"のしきい値差が余り取れないた
め誤読出しが生じ易いという問題があった。一方、薄い
酸化膜（11）の面積を小さくする事も考えられるが、マ
スク材のパターニング精度が悪化してしまう。また、制
御ゲート（５）と浮遊ゲート（３）間の結合容量を大き
くするにも集積度上限界がある。 本発明は上記事情に鑑みてなされたものであり、セル
面積を大きくすることなく、書込み、消去時のセルのし
きい値差を増大できる不揮発性半導体記憶装置及びその
製造方法を提供する事を目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明は、薄い酸化膜領域の少なくとも一辺をフィー
ルド酸化膜で画定するようにしたものである。 （作用） 薄い酸化膜とフィールド酸化膜を接して設けることに
より薄い酸化膜下のｎ+領域が形成されている素子領域
の幅を従来より狭めることが出来、制御ゲートと浮遊ゲ
ート間の容量よりも浮遊ゲートとｎ+層間の容量を十分
小さくすることができるので結合容量比が大きく取れ、
書込み時と消去時のしきい値差を大幅に拡げる事が出来
る （実施例） 次に、本発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１図（ａ）は１つのセルの平面
図、（ｂ）（ｃ）はＡ−Ａ′,B−Ｂ′断面図である。第
２図、第３図はその製造工程を示し、第２図（ａ）〜
（ｅ）はＡ−Ａ′断面、第３図（ａ）〜（ｅ）はそれに
対応するＢ−Ｂ′断面を示している。 製造工程を説明すると、先ず最初に第２図（ａ）（第
３図ａ）に示す如く６Ω・cmのＰ-型シリコン基板（2
1）表面の素子領域にシリコン酸化膜（22）を形成し、
この上にシリコン窒化膜（23）パターンを形成し、これ
をマスクに素子間領域にボロン（Ｂ）イオン注入し、熱
酸化により0.8μｍ厚のフィールド酸化膜（24）を形成
する。フィールド酸化膜下には反転防止のＰ型層（25）
が形成される。 次いで、シリコン窒化膜（23）、シリコン酸化膜（2
2）を除去し、基板表面を熱酸化して100Å厚の酸化膜を
形成し、フォトレジスト（破線）をマスクにして基板に
ヒ素（As）を40KeVで例えば２×1014cm-2イオン注入し
て前記100Å厚の酸化膜下にｎ+層（27）とメモリトラン
ジスタのチャネル長を決めるためのｎ+層（28）を形成
する。このｎ+層（27）（28）はイオン注入マスクでＹ
方向（第１図ａ参照）の辺が、またフィールド酸化膜
（24）によりＸ方向の辺が決まる。この後、前記100Å
厚の酸化膜をフッ化アンモニウム又はRIE（反応性イオ
ンエッチング）で除去し、再度900℃で熱酸化して400Å
厚のゲート酸化膜（26）を形成する（第２図b,第３図
ｂ）。 この後、トンネル酸化膜を形成する領域にフォトレジ
ストマスク（29）を形成し、基板表面のシリコン酸化膜
（26）をフッ化アンモニウム又はRIEで除去する。この
時、開口部のフィールド酸化膜（24）も若干エッチング
される。フィトレジストマスク（29）は矩形の開口を有
し、Ｘ方向はフィールド酸化膜（24）上に延在する（第
２図c,第３図ｃ）。 次いで、フォトレジストマスク（29）を除去し、800
℃で熱酸化して厚さ100Åのトンネル酸化膜（30）を形
成し、更にリンをドープしたポリシコン層を形成し、こ
れをパターニングしてフローティングゲートとなる部分
についてＸ方向のセル間の部分を除去する（第２図d,第
３図ｄ）。 そしてポリシリコン層表面を1000℃で熱酸化して500
Å厚のシリコン酸化膜（31）を形成し、更に第２層目の
リンをドープしたポリシリコン層を形成する。そしてフ
ォトレジストマスクを用い、この２層ポリシリコン膜を
順次パターニングして各ゲート電極を形成する。図中、
（32）（33）は選択トランジスタの選択ゲート、（34）
はメモリトランジスタの浮遊ゲート、（35）はメモリト
ランジスタの制御ゲートである。この後、基板に、セル
を高耐圧構造にするため低濃度のｎ-層（36）（37）を
リン（Ｐ）イオン注入により全面に形成し、更に選択ト
ランジスタのドレイン部に形成された上記ｎ-層の一部
表面から制御ゲート（35）上にかけてフォトレジストマ
スク（破線）を形成し、高濃度にヒ素（As）をイオン注
入して選択トランジスタのドレインであるｎ+層（38）
とメモリトランジスタのソースであるｎ+層（39）を形
成する。尚、説明は省略したが、選択ゲート（32）（3
3）は所定箇所でスルーホールを介して相互にコンタク
トしている（第２図e,第３図ｅ）。 かかる本実施例によれば、薄い酸化膜（30）の２辺が
フィールド酸化膜（24）によって画定される事となり、
結合容量比が改善され“1",“0"のマージンが大幅に増
大する。尚、書込み、消去、読出し時の各部の電位条件
は第10図の説明で述べたのと同じである。第４図は、か
かるセルの制御ゲート電圧に対するドレイン電流の特性
を“0",“1"の夫々の場合について示したものである。 第５図は、書込み消去の繰り返し回数と書込み時、消
去時のメモリトランジスタのしきい値の関係を示したも
のである。図より判るように、回数の増加に伴ない、書
込みセルと消去セルのメモリトランジスタのしきい値差
は樽状の変化を示す。 第６図は２万回におけるしきい値差と最大部のしきい
値差の差分ΔVthをｎ+層（27）のドーズ量に対して示し
たものである。この図から、ドーズ量が５×1013cm-2よ
り小さくなると急激にΔVthも大きくなる事が判る。勿
論５×1013cm-2より低いドーズ量を用いても構わない
が、ΔVthが大きいと多数回書込み消去を繰り返した時
のマージンの低下も大きくなるのでｎ+層（27）の不純
物のドーズ量は５×1013cm-2以上、好ましくは２×1014
cm-2以上が良い。これはｎ+層（27）のトンネル酸化膜
下の逆導電型不純物の表面濃度に換算して夫々4.5×10
18cm-3,1.8×1019cm-3である。上限はメモリトランジス
タのパンチスルーによるドレイン耐圧の劣化を防止する
ため５×1014cm-2（4.5×1019cm-3）とするのが好まし
い。 ｎ+層（27）の濃度が高いとしきい値の変動が少なく
なる理由は消去時のトンネル酸化膜中への正孔トラップ
が押えられることが一因であると考えられる。第７図は
トンネル部の拡大図で、破線で示した領域は空乏層を示
している。空乏層内では電子正孔対が生成するが、ｎ+
層（27）の表面の空乏層厚はｎ+層（27）が高濃度であ
る程薄い。従って空乏層中の電界が低く空乏層中の正孔
がこの電界により加速されてトンネル酸化膜（27）中に
トラップされるのを押える事が可能となる。また、高濃
度にするとｎ+層（27）の横方向への回わり込みも大き
くなり、フィールド酸化膜下への侵入が大きい。この実
施例では、ｎ+層（27）、即ち基板と逆導電型層端部で
の絶縁膜厚ｄを300Å以上とする事ができる。この部分
での空乏層厚は薄く、従って空乏層内の正孔が基板に逃
げるのを抑制する。正孔が基板に逃げると全体の空乏層
厚が増大するので好ましくない。従って高濃度にするこ
とによりｎ+層（27）がフィールド酸化膜下に延びるよ
うにする事が望ましい。 第８図、第９図は本発明の他の実施例の製造工程を示
し、夫々第２図、第３図に対応している。本実施例では
第８図（ｂ）（第９図ｂ）の工程でのｎ+層（27）形成
のためのヒ素（As）イオン注入のドーズ量を３×1013cm
-2とした。また、フォトレジストマスク（29）を用いて
基板表面のシリコン酸化膜（26）を除去した後、リン
（Ｐ）を40KeV,2×1014cm-2にてイオン注入するように
した（第８図c,第９図ｃ）。他は先の実施例と同じであ
る。 この実施例においてもトンネル部のｎ+層（27）のト
ンネル酸化膜下表面濃度4.5×1018cm-3（更に好ましく
は1.8×1019cm-3）以上が達成出来る。また、この例で
は第８図（ｃ）で、フィールド酸化膜退行部へリンを重
ねてイオン注入しているため、製造後のｎ+層（27）端
での絶縁膜厚ｄは500Å以上となる。また、トンネル部
以外のｎ+層（27）（28）の濃度を押えることが出来る
のでその部分の横方向拡散が少なくチャネル長Ｌの制御
性、ドレイン耐圧が良い。尚、２回目のイオン注入工程
（第８図ｃ）でリンをイオン注入したが、これはヒ素
（As）でも良い。 以上の実施例においては薄い酸化膜領域はその２辺が
フィールド絶縁膜により画定される構造としたが、薄い
酸化膜領域をＸ方向にずらし、一辺のみがフィールド絶
縁膜により画定されるようにしても良い。 〔発明の効果〕 本発明によれば薄い酸化膜領域の少なくとも一辺がフ
ィールド酸化膜端部に接する構造としたので浮遊ゲート
に薄い酸化膜下のｎ+層の結合容量を小さくすることが
でき、書込み量が大きく誤読出しの少ないセルが得られ
る。
【図面の簡単な説明】
第１図は本発明の実施例を説明するための図、第２図及
び第３図はその製造工程断面図、第４図はセルの特性
図、第５図は書込み消去の繰返し回数に対するしきい値
の特性図、第６図はそのｎ+層ドーズ量依存性を示す
図、第７図はトンネル部の拡大図、第８図及び第９図は
他の実施例を説明する図、第10図は従来例の図である。
び第３図はその製造工程断面図、第４図はセルの特性
図、第５図は書込み消去の繰返し回数に対するしきい値
の特性図、第６図はそのｎ+層ドーズ量依存性を示す
図、第７図はトンネル部の拡大図、第８図及び第９図は
他の実施例を説明する図、第10図は従来例の図である。
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フロントページの続き
(72)発明者 井上 聡
川崎市幸区小向東芝町１ 株式会社東芝
総合研究所内
(72)発明者 和田 正志
川崎市幸区小向東芝町１ 株式会社東芝
総合研究所内
(56)参考文献 特開 昭60−244073（ＪＰ，Ａ)
特開 昭53−120285（ＪＰ，Ａ)
特開 昭60−124965（ＪＰ，Ａ)
特表 昭60−502128（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．浮遊ゲートを有するMOS型メモリトランジスタから
なる電気的に書換え可能な不揮発性半導体記憶装置にお
いて、前記浮遊ゲートとの間で電流を流す絶縁薄膜が、
チャネル部に設けられた、基板とは逆導電型の領域上に
形成され、この逆導電型領域は、メモリトランジスタの
ドレイン領域に接続されると共に、前記メモリトランジ
スタのゲート方向における前記絶縁薄膜および前記逆導
電型領域の幅が両側から前記メモリトランジスタのドレ
イン領域部に対してよりも突出した素子分離用の絶縁膜
によって画定されている事を特徴とする不揮発性半導体
記憶装置。 ２．セル選択用の選択トランジスタのソース領域が前記
メモリトランジスタのドレイン領域に接続されている事
を特徴とする特許請求の範囲第１項記載の不揮発性半導
体記憶装置。 ３．前記逆導電型領域のドーズ量が５×1013cm-2以上で
ある事を特徴とする特許請求の範囲第１項記載の不揮発
性半導体記憶装置。 ４．前記逆導電型領域のドーズ量が２×1014cm-2以上で
ある事を特徴とする特許請求の範囲第１項記載の不揮発
性半導体記憶装置。 ５．絶縁薄膜下の前記逆導電型領域の表面濃度が4.5×1
019cm-3以上である事を特徴とする特許請求の範囲第１
項記載の不揮発性半導体記憶装置。 ６．絶縁薄膜下の前記逆導電型領域の表面濃度が1.8×1
019cm-3以上である事を特徴とする特許請求の範囲第１
項記載の不揮発性半導体記憶装置。 ７．前記逆導電型領域の表面濃度が4.5×1019cm-3以下
である事を特徴とする特許請求の範囲第５項記載の不揮
発性半導体記憶装置。 ８．前記逆導電型領域は全体に基板と逆導電型の不純物
が添加され、前記絶縁薄膜部下にはさらに基板と逆導電
型の不純物が重畳する如く添加されてなる事を特徴とす
る特許請求の範囲第１項記載の不揮発性半導体記憶装
置。 ９．全体に添加された不純物はヒ素であり、重畳する如
く添加された不純物がリンである事を特徴とする特許請
求の範囲第８項記載の不揮発性半導体記憶装置。 １０．浮遊ゲートとの間でトンネル電流を流す絶縁薄膜
が、チャネル部に設けられた基板とは逆導電型の領域上
に形成され、この逆導電型領域がメモリトランジスタの
ドレイン領域に接続されたMOS型トランジスタからなる
電気的に書替え可能な不揮発性半導体記憶装置の製造方
法において、前記メモリトランジスタのゲート方向にお
ける前記絶縁薄膜および前記逆導電型領域の幅が両側か
ら前記メモリトランジスタのドレイン領域部に対してよ
りも突出した素子分離用の絶縁膜によって画定されるよ
うに前記絶縁薄膜を形成する工程を含む事を特徴とする
不揮発性半導体記憶装置の製造方法。 １１．マスク材を用いてゲート絶縁膜を除去した後、前
記マスク材を用いて前記逆導電型領域が形成された基板
に対してさらに基板と逆導電型不純物を導入する事を特
徴とする特許請求の範囲第10項記載の不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028023A JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028023A JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197378A JPS63197378A (ja) | 1988-08-16 |
| JP2760983B2 true JP2760983B2 (ja) | 1998-06-04 |
Family
ID=12237150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028023A Expired - Lifetime JP2760983B2 (ja) | 1987-02-12 | 1987-02-12 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760983B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120285A (en) * | 1977-03-29 | 1978-10-20 | Fujitsu Ltd | Manufacture of semiconductor |
| DE3481667D1 (de) * | 1983-08-29 | 1990-04-19 | Seeq Technology Inc | Mos-speicherzelle mit schwimmendem gate und verfahren zu ihrer verfertigung. |
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60244073A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
-
1987
- 1987-02-12 JP JP62028023A patent/JP2760983B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63197378A (ja) | 1988-08-16 |
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