KR960014471B1 - 비휘발성 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 FLOTOX(Floating-gate tunneling oxide) EEPROM셀의 단면구조를 나타낸 도면.
제2도는 본 발명에 의한 EEPROM셀의 단면구조를 나타낸 도면.
제3도는 본 발명에 의한 EEPROM셀의 프로그램동작을 설명하기 위한 도면.
제4도는 본 발명에 의한 EEPROM셀의 소거동작을 설명하기 위한 도면.
제5도 내지 제8도는 본 발명에 의한 EEPROM셀의 제조방법을 나타낸 공정순서도.
본 발명은 비휘발성 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 FLOTOX(Floating-gate tunneling oxide) EEPROM(Electrically earsable programmable read only memory)의 전하보존 특성향상과 데이타독출시의 간접(Reading interference)지 및 동작속도 조절이 가능한 비휘발성 반도체 메모리장치 및 이의 제조방법에 관한 것이다.
일반적으로 부유게이트(Floating gate)형의 비휘발성 반도체 메모리는 제어게이트(Control gate)전극의 아래층에 전기적으로 절연되는 부유게이트전극을 구비하고, 이 부유게이트전극에 전하를 유기시켜 유기된 전하를 기억정보로서 보존하도록 된 것이다. 이러한 부유게이트형 비휘발성 반도체 메모리에서는 정보를 기입한다던지 소거할때, 부유게이트전극 아래의 박막의 게이트산화막에 고전계를 인가시켜 게이트산화막을 통하여 부유게이트전극에 전하를 주입하거나 부유게이트전극으로부터 전하를 방출하거나 한다.
부유게이트형 비휘발성 반도체 메모리로서, 문헌 Silicon Processing for the VLSI Era, Vol.2, pp.629, 635에 상세히 설명되어 있는 종래의 FLOTOX (Floating-gate tunneling oxide) EEPROM셀의 단면구조를 제1도에 도시하였다. 제1도에 도시된 바와 같이 FLOTOX 트랜지스터는 2개의 폴리실리콘 게이트(P1, P2)를 갖춘 MOS트랜지스터로 구성된다. 층간절연층을 개재하여 형성된 상기 2개의 폴리실리콘게이트중 하층의 폴리실리콘층(P1)은 부유게이트이고 상층의 폴리실리콘층(P2)은 제어게이트이다. 상기 폴리실리콘 게이트 하부에는 8∼12nm 정도의 두께의 얇은 터널산화막(2)이 드레인영역(4)에 인접하여 형성되며, 50nm 정도의 두께의 게이트산화막(3)이 상기 터널산화막(2)과 연결되어 형성되어 있다.
상술한 종래의 FLOTOX EEPROM셀의 동작을 살펴보면, 먼저, 셀의 프로그램은 제어게이트(P2)에 고전압을 인가하고 드레인(4)을 접지시키면 커플링비(Coupling Ratio)에 따른 일정전압이 부유게이트(P1)에 인가되고, 이에 따라 얇은 터널산화막(2)에 전계가 집중되어 터널아래의 N+접합영역(5)으로부터 전하가 주입됨으로써 이루어진다.
셀의 소거시에는 제어게이트(P2)를 접지시키고 드레인(4)에 고전압을 인가함으로써 커플링비에 따른 일정전압이 부유게이트(P1)에 인가되면 드레인(4)과 부유게이트(P1)의 전압차에 의해 터널산화막(2)에 높은 전계가 형성되고 이를 통해 부유게이트로부터 전하가 N+접합영역(5)으로 빠져나온다.
상기 종래의 FLOTOX EEPROM에서는 소오스 및 드레인접합과 터널영역이 오버랩되어 이를 통해 전하를 주고 받음으로서 셀의 프로그램 및 소거동작이 행하여 진다. 이로 인해 디바이스의 사용시간이 경과함에 따라 터널영역으로 부유게이트의 전하가 누출되어 셀의 문턱전압의 변화를 가져와 오동작을 유발시키고, 데이타독출시의 간접현상(Reading interference)이 발생할 수 있는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 전하보존 특성향상과 데이타독출시의 간섭(Reading interference)방지 및 동작속도 조절이 가능한 비휘발성 반도체 메모리장치 및 이의 제조방법을 게종하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 비휘발성 반도체 메모리장치는 제1도전형의 반도체기판에 제1길이를 사이에 두고 서로 이격되어 제2도전형의 고농도 소오스 및 드레인이 형성되고, 상기 고농도 소오스 및 드레인 사이에 상기 고농도 소오스 및 드레인 각각으로부터 상기 제1길이보다 짧은 제2길이를 사이에 두고 격리되어 제2도전형의 고농도 터널접합영역이 형성되고, 상기 고농도 터널접합영역상에 얇은 터널산화막이 형성되고, 상기 고농도 소오스 및 드레인과 상기 고농도 터널접합영역사이의 반도체기판상에 제1게이트절연막이 형성되고, 상기 터널산화막 및 제1게이트절연막상에 제1길이를 갖는 제1게이트전극과 제2게이트절연막 및 제2게이트 전극이 형성된 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해 본 발명의 비휘발성 반도체 메모리장치의 제조방법은 제1도전형의 반도체 기판상에 제1게이트절연막을 형성하는 공정, 반도체기판의 터널영역이 될 부분에 제2도전형의 불순물을 이온 주입하는 공정, 상기 터널영역이 될 부분의 상기 제1게이트절연막을 소정두께 식각하여 얇은 터널절연막을 형성하는 공정, 상기 제1게이트절연막 및 터널절연막상에 제1도전층과 제2게이트절연막 및 제2도전층을 순차적으로 층한후 게이트전극패턴으로 패터닝하는 공정, 상기 결과를 절면에 제2도전형의 불순물을 이온주입하여 고농도 소오스및 드레인을 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명은 EEPROM의 소오스 및 드레인을 터널영역과 분리하여 형성함으로써 전하보존특성을 향상시키고, 데이타독출시의 간섭현상을 방지하며, 게이트산화막의 두께를 조절함으로써 동작속도를 조절한다.
제2도에 본 발명에 의한 EEPROM셀의 단면구조를 나타내었다.
본 발명의 EEPROM셀은 제2도에 도시된 바와 같이 제1도전형의 반도체기판(10)에 제1길이(L1)를 사이에 두고 서로 이격되어 제2도전형의 고농도 불순물영역인 소오스 및 드레인(13)이 형성되고, 상기 소오스 및 드레인(13)영역 사이에 소오스 및 드레인영역 각각으로부터 상기 제1길이(L1)보다 짧은 제2길이(L2)를 두고 이격되어 제2도전형의 고농도 불순물영역인 터널접합영역(14)이 형성되어 있다. 상기 터널접합영역(14)상에는 얇은 터널산화막(11)이 형성되고, 상기 소오스 및 드레인(13)과 터널접합영역(14) 사이의 반도체기판상에는 상기 터널산화막보다 두꺼운 게이트산화막(12)이 형성되며, 상기 터널산화막(11) 및 게이트산화막(12) 상부에 층간절연층(16)을 개재하여 부유게이트(15)와 제어게이트(17)가 적층된 구조로 되어 있다.
상기한 바와 같은 구조로 된 본 발명의 EEPROM셀의 동작을 살펴보면 다음과 같다.
먼저, 제3도를 참조하여 셀의 프로그램 동작을 설명하면, 제어게이트(Vg)에 고전압을 인가하고, 드레인(Vd)을 접지시키면(소오스 및 벌크는 접지), N+소오스 및 드레인영역과 터널접합영역사이의 P형 반도체기판의 P-영역이 N-영역으로 반전되면서 채널을 형성하고 이를 통해 부유게이트로 전하가 주입된다. 이때, 게이트 산화막의 두께에 따라 상기 P-영역에 형성되는 N-영역의 반전상태가 변화되므로 게이트산화막의 두께를 조절하여 동작속도를 조절할 수 있다.
다음에 제4도를 참조하여 셀의 소거동작을 설명하면, 드레인(Vd)에 고전압을 인가하고, 제어게이트(Vg)는 접지시켜(벌크는 접지, 소오스는 접지시키거나 고전압을 인가) 부유게이트 내부이 전하를 끌어낸다. 이때, 부유게이트에는 홀(Hole)이 많아지게 되고, 시간이 지날수록 홀은 더욱 많아져 셀 아래의 P-영역을 반전시키게 되어 소거는 더욱 빠르게 진행된다(프로그램시에는 자연적으로 늦어진다).
한편, 부유게이트에 전하가 있으면, 셀 아래의 P-영역이 축적되어(accumulate) 소오스/드레인과의 분리(Isolation)가 좋아지게 되어 N-터털접합영역을 통한 캐리어방출은 N+/P접합에 의해 더욱 힘들게 되어 전하보존 특정이 좋아진다.
제5도 내지 제8도를 참조하여 본 발명의 일실시예에 의한 비휘발성 반도체 메모리장치의 제조방법을 설명하면 다음과 같다.
먼저, 제5도에 도시한 바와 같이 제1도전형의 반도체기판(21)상에 예컨대 산화막으로 된 제1게이트절연막(22)을 형성한 후, 포토레지스트(23)를 상기 제1게이트절연막(22)상에 도포하고 통상의 사진식각공정에 의해 터널영역이 될 부분의 상기 포토레지스트를 제거한다. 이어서 터널접합영역 형성을 위해 제2도전형의 불순물의 이온주입(24)을 행한다.
이어서 제6도에 도시한 바와 같이 상기 포토레지스트패턴(23)을 마스크로 이용하여 터널영역상의 상기 제1게이트절연막을 소정두께 식각하여 얇은 터널산화막(25)을 형성한 후, 상기 포토레지스트패턴을 제거한다.
다음에 제7도에 도시한 바와 같이 상기 제1게이트절연막(22) 및 터널산화막(25)상에 제1게이트전극, 즉 부유 게이트전극 형성을 위한 제1도전층(26)과 제2게이트절연막(27) 및 제2게이트전극, 즉 제어게이트전극 형성을 위한 제2도전층(28)을 순차적으로 적층형성한 후, 통상의 사진식각공정을 이용하여 상기 제1게이트절연막(22), 제1도전층(26), 제2게이트절연막(27) 및 제2도전층을 게이트전극패턴으로 패터닝한다. 이어서 상기 반도체기판 전면에 제2도전형의 불순물을 이온주입(29)하고 열처리를 행함으로써, 제8도에 도시한 바와 같은 터널접합영역(30)과 고농도 소오스 및 드레인영역(31)을 완성한다.
상기한 바와 같이 본 발명에 의하면, FLOTOX EEPROM에 있어서, 터널영역을 소오스 및 드레인영역과 거리를 두어 분리형성함으로써 전하보존(Charge Retention)특성이 향상되고 데이타독출시의 간섭(Reading interference)을 방지할 수 있으며, 게이트산화막의 두께조절로 프로그램 및 소거동작이 속도를 조절할 수 있고, 또한 미세한 드레인전압으로 독출(Reading)이 가능하게 된다.
Claims (5)
- 제1도전형의 반도체기판에 제1길이를 사이에 두고 서로 이격되어 제2도전형의 고농도 소오스 및 드레인이 형성되고, 상기 고농도 소오스 및 드레인 사이에 상기 고농도 소오스 및 드레인 각각으로부터 상기 제1길이보다 짧은 제2길이를 사이에 두고 격리되어 제2도전형의 고농도 터널접합영역이 형성되고, 상기 고농도 터널접합영역상에 얇은 터널산화막이 형성되고, 상기 고농도 소오스 및 드레인과 상기 고농도 터널접합영역사이의 반도체기판상에 제1게이트절연막이 형성되고, 터널산화막 및 제1게이트절연막상에 제1길이를 갖는 제1게이트 전극과 제2게이트절연막 및 제2게이트전극이 형성된 것을 특징으로 하는 비휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 제1게이트전극은 부유게이트전극임을 특징으로 하는 비휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 제2게이트전극은 제어게이트전극임을 특징으로 하는 비휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 제2길이로 이격되어 있는 제1게이트절연막의 두께를 조정하여 프로그램시간을 조절하는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
- 제1도전형의 반도체기판상에 제1게이트절연막을 형성하는 공정, 반도체기판의 터널영역이 될 부분에 제2도전형의 불순물을 이온주입하는 공정, 상기 터널영역이 될 부분의 상기 제1게이트절연막을 소정두께 식각하여 얇은 터널절연막을 형성하는 공정, 상기 제1게이트절연막 및 터널절연막상에 제1도전층과 제2게이트절연막 및 제2도전층을 순차적층한 후 게이트전극패넌으로 패터닝하는 공정, 상기 결과를 전면에 제2도전형의 불순물을 이온주입하여 고농도 소오스 및 드레인을 형성하는 공정을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
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