JPH0855923A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH0855923A JPH0855923A JP7195768A JP19576895A JPH0855923A JP H0855923 A JPH0855923 A JP H0855923A JP 7195768 A JP7195768 A JP 7195768A JP 19576895 A JP19576895 A JP 19576895A JP H0855923 A JPH0855923 A JP H0855923A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【目的】 分離形ゲート構造で発生する誤整列の問題を
除去することのできる自己整列形フラッシュメモリ素子
の製造方法を提供すること。 【構成】 フローティングゲートを形成する際に、フロ
ーティングゲートの間に半導体パターンを形成する。フ
ローティングゲートの一側の基板に第２導電型の不純物
をイオン注入してドレーン領域を形成し、半導体パター
ンを除去して、半導体パターンが除去された基板に第２
導電型の不純物をイオン注入してソース領域を形成す
る。
除去することのできる自己整列形フラッシュメモリ素子
の製造方法を提供すること。 【構成】 フローティングゲートを形成する際に、フロ
ーティングゲートの間に半導体パターンを形成する。フ
ローティングゲートの一側の基板に第２導電型の不純物
をイオン注入してドレーン領域を形成し、半導体パター
ンを除去して、半導体パターンが除去された基板に第２
導電型の不純物をイオン注入してソース領域を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係り、特に
自己整列構造を有する不揮発性のメモリ素子の製造方法
に関する。
自己整列構造を有する不揮発性のメモリ素子の製造方法
に関する。
【０００２】
【従来の技術】電気的に書込み（プログラム）及び消去
可能な不揮発性メモリ素子であるフラッシュメモリ素子
の代表的な製品として、図１に示したアメリカのインテ
ル社で開発したＥＴＯＸTM（ＥＰＲＯＭ ｔｕｎｎｅｌ
ｏｘｉｄｅ）構造を挙げることができる。
可能な不揮発性メモリ素子であるフラッシュメモリ素子
の代表的な製品として、図１に示したアメリカのインテ
ル社で開発したＥＴＯＸTM（ＥＰＲＯＭ ｔｕｎｎｅｌ
ｏｘｉｄｅ）構造を挙げることができる。
【０００３】図１を参照すると、単一のトランジスタで
構成されたフラッシュメモリ素子は、シリコン基板７上
に薄膜のトンネリング酸化膜からなるゲート絶縁膜１が
形成され、ゲート絶縁膜１上には二つのゲート、フロー
ティングゲート２とコントロールゲート４とが形成され
ている。フローティングゲート２とコントロールゲート
４との間にはキャパシタ誘電体膜３が形成されている。
前記ゲートの両側のシリコン基板７内にはソース／ドレ
ーン領域５，６が形成されている。
構成されたフラッシュメモリ素子は、シリコン基板７上
に薄膜のトンネリング酸化膜からなるゲート絶縁膜１が
形成され、ゲート絶縁膜１上には二つのゲート、フロー
ティングゲート２とコントロールゲート４とが形成され
ている。フローティングゲート２とコントロールゲート
４との間にはキャパシタ誘電体膜３が形成されている。
前記ゲートの両側のシリコン基板７内にはソース／ドレ
ーン領域５，６が形成されている。
【０００４】前記構造を有するフラッシュメモリ素子に
おいて、フローティングゲート２に電子が詰め込まれた
状態を情報の書込み（プログラム）状態と、フローティ
ングゲート２から電子が抜け出した状態を情報の消去状
態と各々定義する。
おいて、フローティングゲート２に電子が詰め込まれた
状態を情報の書込み（プログラム）状態と、フローティ
ングゲート２から電子が抜け出した状態を情報の消去状
態と各々定義する。
【０００５】書込み動作時にはコントロールゲート４に
印加された電圧によってソース／ドレーン領域５，６の
間のチャンネル領域からゲート絶縁膜１を通って電子が
フローティングゲート２に注入され、電子がフローティ
ングゲート２に蓄積される。消去動作時にはコントロー
ルゲート４ではなくソース領域５に正の電圧が印加され
てフローティングゲート２に蓄積された電子がトンネリ
ング酸化膜であるゲート絶縁膜を通ってソース領域５に
移動してフローティングゲート２から電子が放出され
る。
印加された電圧によってソース／ドレーン領域５，６の
間のチャンネル領域からゲート絶縁膜１を通って電子が
フローティングゲート２に注入され、電子がフローティ
ングゲート２に蓄積される。消去動作時にはコントロー
ルゲート４ではなくソース領域５に正の電圧が印加され
てフローティングゲート２に蓄積された電子がトンネリ
ング酸化膜であるゲート絶縁膜を通ってソース領域５に
移動してフローティングゲート２から電子が放出され
る。
【０００６】しかしながら、フラッシュメモリ素子にプ
ログラムされた情報の消去動作時、フローティングゲー
ト２に蓄積された電子を充分に除去するために過剰消去
（ｏｖｅｒｅｒａｓｅ）すると、フローティングゲート
２に正の電荷が充電される。これにより、フローティン
グゲート２の下部の基板、即ち不純物領域５，６の間の
チャンネル領域には反転層が形成され、消去動作の完了
後にソース／ドレーン領域５，６が反転層により電気的
に導通される現象が生じる。
ログラムされた情報の消去動作時、フローティングゲー
ト２に蓄積された電子を充分に除去するために過剰消去
（ｏｖｅｒｅｒａｓｅ）すると、フローティングゲート
２に正の電荷が充電される。これにより、フローティン
グゲート２の下部の基板、即ち不純物領域５，６の間の
チャンネル領域には反転層が形成され、消去動作の完了
後にソース／ドレーン領域５，６が反転層により電気的
に導通される現象が生じる。
【０００７】かかる過剰消去による問題点を解決するた
めに、アメリカのＳＥＥＱ社で開発した分離形ゲート
（ｓｐｌｉｔ ｇａｔｅ）構造を有するフラッシュメモ
リ素子が提案された。分離形ゲートを有するフラッシュ
メモリ素子は、一つのフローティングゲートトランジス
タとコントロールゲートによりコントロールされる簡単
な増加形（ｓｉｍｐｌｅ ｅｎｈａｎｃｅｍｅｎｔ）Ｍ
ＯＳトランジスタが直列連結されて構成される。
めに、アメリカのＳＥＥＱ社で開発した分離形ゲート
（ｓｐｌｉｔ ｇａｔｅ）構造を有するフラッシュメモ
リ素子が提案された。分離形ゲートを有するフラッシュ
メモリ素子は、一つのフローティングゲートトランジス
タとコントロールゲートによりコントロールされる簡単
な増加形（ｓｉｍｐｌｅ ｅｎｈａｎｃｅｍｅｎｔ）Ｍ
ＯＳトランジスタが直列連結されて構成される。
【０００８】図２は従来の分離形ゲート構造を有するフ
ラッシュメモリ素子の断面図を示す。図２を参照する
と、従来のフラッシュメモリ素子は半導体基板１０内に
ソース／ドレーン領域１１，１２が形成され、基板１０
上にはゲート絶縁膜１３が形成され、ドレーン領域１２
とチャンネル領域との間のゲート絶縁膜１３上にはフロ
ーティングゲート１４が形成され、フローティングゲー
ト１４の上部にコントロールゲート１６がソース領域の
上部のゲート絶縁膜１３まで延長形成され、コントロー
ルゲート１６とフローティングゲート１４は誘電体膜１
５により互いに絶縁した構造を有する。Ｃはメモリ素子
のチャンネル領域、Ｃ１はコントロールゲートのチャン
ネル領域、Ｃ２はフローティングゲートのチャンネル領
域である。
ラッシュメモリ素子の断面図を示す。図２を参照する
と、従来のフラッシュメモリ素子は半導体基板１０内に
ソース／ドレーン領域１１，１２が形成され、基板１０
上にはゲート絶縁膜１３が形成され、ドレーン領域１２
とチャンネル領域との間のゲート絶縁膜１３上にはフロ
ーティングゲート１４が形成され、フローティングゲー
ト１４の上部にコントロールゲート１６がソース領域の
上部のゲート絶縁膜１３まで延長形成され、コントロー
ルゲート１６とフローティングゲート１４は誘電体膜１
５により互いに絶縁した構造を有する。Ｃはメモリ素子
のチャンネル領域、Ｃ１はコントロールゲートのチャン
ネル領域、Ｃ２はフローティングゲートのチャンネル領
域である。
【０００９】前記従来のフラッシュメモリ素子は、プロ
グラムされるときにフローティングゲートに電子が充電
されるフローティングゲートトランジスタに、コントロ
ールゲートによりコントロールされるもう一つのＭＯＳ
トランジスタが直列で連結されているので、フローティ
ングゲートから電子を完全に放出させるための過剰消去
時に発生する問題点を解決することができる。つまり、
フローティングゲートに正の電荷が充電されてフローテ
ィングゲートのチャンネル領域に反転層が形成されて
も、コントロールゲート１６のチャンネル領域には反転
層が形成されない。従って、フローティングゲートトラ
ンジスタに直列連結された増加形トランジスタによりソ
ース／ドレーン領域１１，１２が連結されなくなるの
で、過剰消去による問題を解決することができる。
グラムされるときにフローティングゲートに電子が充電
されるフローティングゲートトランジスタに、コントロ
ールゲートによりコントロールされるもう一つのＭＯＳ
トランジスタが直列で連結されているので、フローティ
ングゲートから電子を完全に放出させるための過剰消去
時に発生する問題点を解決することができる。つまり、
フローティングゲートに正の電荷が充電されてフローテ
ィングゲートのチャンネル領域に反転層が形成されて
も、コントロールゲート１６のチャンネル領域には反転
層が形成されない。従って、フローティングゲートトラ
ンジスタに直列連結された増加形トランジスタによりソ
ース／ドレーン領域１１，１２が連結されなくなるの
で、過剰消去による問題を解決することができる。
【００１０】従来の分離形ゲート構造を有するフラッシ
ュメモリ素子は、コントロールゲートのチャンネル長さ
がフローティングゲートの形成工程時に決められる。従
って、フローティングゲートを形成するためのホトエッ
チング工程時、マスクの誤整列が発生すると、所望のコ
ントロールゲートのチャンネル長さを得ることができな
いという問題点があった。
ュメモリ素子は、コントロールゲートのチャンネル長さ
がフローティングゲートの形成工程時に決められる。従
って、フローティングゲートを形成するためのホトエッ
チング工程時、マスクの誤整列が発生すると、所望のコ
ントロールゲートのチャンネル長さを得ることができな
いという問題点があった。
【００１１】図３（ａ）〜（ｅ）はｓｕｎｄｉｓｋ社が
開発した従来の分離形ゲート構造を有するフラッシュメ
モリ素子の製造工程図である。図３（ａ）を参照する
と、ｐ型半導体基板２０上に酸化膜からなる絶縁膜２７
を形成し、ホトエッチングして開口部を形成する。絶縁
膜２７をイオン注入防止層として用いて半導体基板２０
にｎ+ 型不純物をイオン注入してソース／ドレーン領域
２１，２２を形成する。この際、ソース／ドレーン領域
２１，２２間の距離Ｃがメモリ素子のチャンネル長さに
なる。メモリ素子のチャンネル長さは、ソース／ドレー
ン領域の形成工程により決められる。図３（ｂ）のよう
に、前記のイオン注入防止用絶縁膜２７を除去した後、
基板２０上にゲート絶縁膜２３を形成し、ゲート絶縁膜
２３上にポリシリコン膜２４′を蒸着する。図３（ｃ）
のようにポリシリコン膜２４′上にホトレジスト膜２８
を塗布し、ホトレジスト膜２８上にホトマスク２９をア
ラインさせてポリシリコン膜２４′をホトエッチングす
ると、図３（ｄ）のようにソース／ドレーン領域２１，
２２とチャンネル領域にかけてフローティングゲート２
４が形成される。フローティングゲート２４の形成によ
りフローティングゲート２４のチャンネル長さＣ２が決
められるばかりではなく、後続工程で形成されるコント
ロールゲートのチャンネル長さＣ１も予め決められる。
図３（ｅ）のように、前記フローティングゲート２４の
表面上に誘電体膜２５を形成し、基板の全面にわたって
コントロールゲート２６を形成して従来の分離形ゲート
のフラッシュメモリ素子を得る。
開発した従来の分離形ゲート構造を有するフラッシュメ
モリ素子の製造工程図である。図３（ａ）を参照する
と、ｐ型半導体基板２０上に酸化膜からなる絶縁膜２７
を形成し、ホトエッチングして開口部を形成する。絶縁
膜２７をイオン注入防止層として用いて半導体基板２０
にｎ+ 型不純物をイオン注入してソース／ドレーン領域
２１，２２を形成する。この際、ソース／ドレーン領域
２１，２２間の距離Ｃがメモリ素子のチャンネル長さに
なる。メモリ素子のチャンネル長さは、ソース／ドレー
ン領域の形成工程により決められる。図３（ｂ）のよう
に、前記のイオン注入防止用絶縁膜２７を除去した後、
基板２０上にゲート絶縁膜２３を形成し、ゲート絶縁膜
２３上にポリシリコン膜２４′を蒸着する。図３（ｃ）
のようにポリシリコン膜２４′上にホトレジスト膜２８
を塗布し、ホトレジスト膜２８上にホトマスク２９をア
ラインさせてポリシリコン膜２４′をホトエッチングす
ると、図３（ｄ）のようにソース／ドレーン領域２１，
２２とチャンネル領域にかけてフローティングゲート２
４が形成される。フローティングゲート２４の形成によ
りフローティングゲート２４のチャンネル長さＣ２が決
められるばかりではなく、後続工程で形成されるコント
ロールゲートのチャンネル長さＣ１も予め決められる。
図３（ｅ）のように、前記フローティングゲート２４の
表面上に誘電体膜２５を形成し、基板の全面にわたって
コントロールゲート２６を形成して従来の分離形ゲート
のフラッシュメモリ素子を得る。
【００１２】前記方法により製造される従来のフラッシ
ュメモリ素子は、コントロールゲートのチャンネル長さ
がフローティングゲートの形成により予め決められるた
めマスクの誤整列による問題が生じる。図３（ｃ）に示
すように、ソース／ドレーン領域２１，２２であるｎ+
型不純物領域を基準にしてフローティングゲートが形成
される場合に、ｎ+ 型不純物領域とフローティングゲー
ト間の誤整列が問題として出てくる。フローティングゲ
ート２４を形成するためのホトエッチング工程時、ソー
ス／ドレーン領域２１，２２とチャンネル領域との間の
所望の位置にホトマスク２９が正確に整列しなければ、
所望のコントロールゲートのチャンネル長さが得られな
い。
ュメモリ素子は、コントロールゲートのチャンネル長さ
がフローティングゲートの形成により予め決められるた
めマスクの誤整列による問題が生じる。図３（ｃ）に示
すように、ソース／ドレーン領域２１，２２であるｎ+
型不純物領域を基準にしてフローティングゲートが形成
される場合に、ｎ+ 型不純物領域とフローティングゲー
ト間の誤整列が問題として出てくる。フローティングゲ
ート２４を形成するためのホトエッチング工程時、ソー
ス／ドレーン領域２１，２２とチャンネル領域との間の
所望の位置にホトマスク２９が正確に整列しなければ、
所望のコントロールゲートのチャンネル長さが得られな
い。
【００１３】
【発明が解決しようとする課題】しかしながら、ホトマ
スクが誤整列する場合、即ち図３（ｃ）のホトマスク２
９の位置が左側或いは右側に偏る場合は、相対的にフロ
ーティングゲートのチャンネル長さが増加又は減少し、
これによりコントロールゲートのチャンネル長さが減少
又は増加することになる。従って、高集積のメモリ素子
を製造する場合、誤整列の現象が生じて充分なコントロ
ールゲートのチャンネル長さが得られないとすると、過
剰消去時にフローティングゲートの下部のチャンネル領
域に形成された反転層がｐ型シリコン基板２０とソース
２１領域との間の空乏領域に触れることがある。このよ
うな現象が発生すると、図１のフラッシュメモリ素子の
ように過剰消去の問題が生じる。
スクが誤整列する場合、即ち図３（ｃ）のホトマスク２
９の位置が左側或いは右側に偏る場合は、相対的にフロ
ーティングゲートのチャンネル長さが増加又は減少し、
これによりコントロールゲートのチャンネル長さが減少
又は増加することになる。従って、高集積のメモリ素子
を製造する場合、誤整列の現象が生じて充分なコントロ
ールゲートのチャンネル長さが得られないとすると、過
剰消去時にフローティングゲートの下部のチャンネル領
域に形成された反転層がｐ型シリコン基板２０とソース
２１領域との間の空乏領域に触れることがある。このよ
うな現象が発生すると、図１のフラッシュメモリ素子の
ように過剰消去の問題が生じる。
【００１４】本発明は分離形ゲート構造で発生する誤整
列の問題を除去することのできる自己整列形フラッシュ
メモリ素子の製造方法を提供することを目的とする。
列の問題を除去することのできる自己整列形フラッシュ
メモリ素子の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の分離形ゲート構造を有するフラッシュメモ
リ素子の製造方法は、第１導電型の半導体基板上にゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上に半導体層
を形成する工程と、半導体層をエッチングして一定の間
隔だけ離れたフローティングゲートを形成するととも
に、フローティングゲートの間に半導体パターンを形成
する工程と、フローティングゲートの一側の基板に第２
導電型の不純物をイオン注入してドレーン領域を形成す
る工程と、基板上に平坦化膜を蒸着し、前記フローティ
ングゲートと半導体パターンの上部表面が露出するまで
平坦化膜をエッチングする工程と、半導体パターンを除
去する工程と、半導体パターンが除去された基板に第２
導電型の不純物をイオン注入してソース領域を形成する
工程と、平坦化層を除去してフローティングゲートを露
出させる工程と、露出したフローティングゲートの表面
に誘電体膜を形成する工程と、基板上にコントロールゲ
ートを形成する工程と、を含む。
に、本発明の分離形ゲート構造を有するフラッシュメモ
リ素子の製造方法は、第１導電型の半導体基板上にゲー
ト絶縁膜を形成する工程と、ゲート絶縁膜上に半導体層
を形成する工程と、半導体層をエッチングして一定の間
隔だけ離れたフローティングゲートを形成するととも
に、フローティングゲートの間に半導体パターンを形成
する工程と、フローティングゲートの一側の基板に第２
導電型の不純物をイオン注入してドレーン領域を形成す
る工程と、基板上に平坦化膜を蒸着し、前記フローティ
ングゲートと半導体パターンの上部表面が露出するまで
平坦化膜をエッチングする工程と、半導体パターンを除
去する工程と、半導体パターンが除去された基板に第２
導電型の不純物をイオン注入してソース領域を形成する
工程と、平坦化層を除去してフローティングゲートを露
出させる工程と、露出したフローティングゲートの表面
に誘電体膜を形成する工程と、基板上にコントロールゲ
ートを形成する工程と、を含む。
【００１６】なお、本発明は、第１導電型の半導体基板
上に素子隔離のためのフィールド酸化膜を形成する工程
と、前記半導体基板上に導体層を形成し、パターニング
して多数の第１ゲートと導体パターンを形成する工程
と、前記基板に第２導電型の不純物をイオン注入して第
１不純物領域を形成する工程と、前記基板上に絶縁層を
形成する工程と、前記第１ゲート及び導体パターンの上
面が露出されるように前記絶縁層をエッチングする工程
と、前記導体パターンが除去された半導体基板上に第２
導電型の不純物を注入して第２不純物領域を形成する工
程と、前記残っている絶縁層を除去する工程と、前記第
１ゲートに誘電体を形成する工程と、前記誘電体膜を含
む基板上に第２ゲートを形成する工程と、を含む。
上に素子隔離のためのフィールド酸化膜を形成する工程
と、前記半導体基板上に導体層を形成し、パターニング
して多数の第１ゲートと導体パターンを形成する工程
と、前記基板に第２導電型の不純物をイオン注入して第
１不純物領域を形成する工程と、前記基板上に絶縁層を
形成する工程と、前記第１ゲート及び導体パターンの上
面が露出されるように前記絶縁層をエッチングする工程
と、前記導体パターンが除去された半導体基板上に第２
導電型の不純物を注入して第２不純物領域を形成する工
程と、前記残っている絶縁層を除去する工程と、前記第
１ゲートに誘電体を形成する工程と、前記誘電体膜を含
む基板上に第２ゲートを形成する工程と、を含む。
【００１７】前記第１導電型の不純物としてｐ型不純物
が、第２導電型の不純物としてｎ型不純物が使用される
こともでき、又、逆に第１導電型の不純物としてｎ型不
純物が、第２導電型の不純物としてｐ型不純物が使用さ
れることもできる。
が、第２導電型の不純物としてｎ型不純物が使用される
こともでき、又、逆に第１導電型の不純物としてｎ型不
純物が、第２導電型の不純物としてｐ型不純物が使用さ
れることもできる。
【００１８】又、本発明は基板上にフィールド領域を形
成する工程と、前記基板上に導体層を蒸着して第１ゲー
トを形成する工程と、前記第１ゲートをマスクとして第
１不純物領域を形成する工程と、前記第１ゲート上に誘
電体膜を形成する工程と、前記誘電体膜上に第２ゲート
を形成する工程と、を含む。前記半導体素子の製造方法
は、導体層を蒸着して第１ゲートを形成するとき、導体
パターンをともに形成する工程と、前記導体層を除去し
て第２不純物領域を形成する工程とをさらに含む。
成する工程と、前記基板上に導体層を蒸着して第１ゲー
トを形成する工程と、前記第１ゲートをマスクとして第
１不純物領域を形成する工程と、前記第１ゲート上に誘
電体膜を形成する工程と、前記誘電体膜上に第２ゲート
を形成する工程と、を含む。前記半導体素子の製造方法
は、導体層を蒸着して第１ゲートを形成するとき、導体
パターンをともに形成する工程と、前記導体層を除去し
て第２不純物領域を形成する工程とをさらに含む。
【００１９】
【実施例】図４，図５は本発明の実施例による分離形ゲ
ート構造を有するフラッシュメモリ素子の製造工程図を
示す。図４（ａ）を参照すると、ｐ型シリコン基板３０
上に化学的蒸着法もしくはＬＯＣＵＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）等の素子隔離
工程を行って素子隔離膜３２を形成する。これにより、
隣合っているセル間を隔離させる。この際、素子隔離膜
３２の下部のシリコン基板３０にはイオン注入による高
濃度のｐ+ 型チャンネルストップ領域３１が形成される
が、チャンネルストップ領域のためのイオン注入工程
は、素子隔離膜の形成の前又は後に行われる。
ート構造を有するフラッシュメモリ素子の製造工程図を
示す。図４（ａ）を参照すると、ｐ型シリコン基板３０
上に化学的蒸着法もしくはＬＯＣＵＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）等の素子隔離
工程を行って素子隔離膜３２を形成する。これにより、
隣合っているセル間を隔離させる。この際、素子隔離膜
３２の下部のシリコン基板３０にはイオン注入による高
濃度のｐ+ 型チャンネルストップ領域３１が形成される
が、チャンネルストップ領域のためのイオン注入工程
は、素子隔離膜の形成の前又は後に行われる。
【００２０】図４（ｂ）を参照すると、シリコン基板３
０の露出した表面上に薄膜のゲート絶縁膜３３を形成
し、その上に多結晶シリコン膜を蒸着する。多結晶シリ
コン膜をエッチングして互いに一定の間隔を置いて分離
されたフローティングゲート３４を形成するとともに、
フローティングゲート３４間のソース領域が形成される
部分に多結晶シリコンパターン３４−１を形成する。こ
の際、ソース領域が形成される部分に残っているポリシ
リコンパターン３４−１とフローティングゲート３４と
の間隔によって後続工程で形成されるコントロールゲー
トのチャンネル領域の長さが決められる。
０の露出した表面上に薄膜のゲート絶縁膜３３を形成
し、その上に多結晶シリコン膜を蒸着する。多結晶シリ
コン膜をエッチングして互いに一定の間隔を置いて分離
されたフローティングゲート３４を形成するとともに、
フローティングゲート３４間のソース領域が形成される
部分に多結晶シリコンパターン３４−１を形成する。こ
の際、ソース領域が形成される部分に残っているポリシ
リコンパターン３４−１とフローティングゲート３４と
の間隔によって後続工程で形成されるコントロールゲー
トのチャンネル領域の長さが決められる。
【００２１】図４（ｃ）を参照すると、基板の全面にわ
たってホトレジスタ膜３５を塗布し、多結晶シリコンパ
ターン３４を含んだフローティングゲート３４の間にホ
トレジスト膜３５が残るように選択エッチングする。ホ
トレジスト膜３５と素子隔離膜３２をマスクとして砒素
Ａｓのようなｎ+ 型不純物３６をイオン注入してドレー
ン領域３７を形成する。ドレーン領域３７の形成後、フ
ローティングゲート３４のチャンネル長さＣ２が決めら
れる。
たってホトレジスタ膜３５を塗布し、多結晶シリコンパ
ターン３４を含んだフローティングゲート３４の間にホ
トレジスト膜３５が残るように選択エッチングする。ホ
トレジスト膜３５と素子隔離膜３２をマスクとして砒素
Ａｓのようなｎ+ 型不純物３６をイオン注入してドレー
ン領域３７を形成する。ドレーン領域３７の形成後、フ
ローティングゲート３４のチャンネル長さＣ２が決めら
れる。
【００２２】図４（ｄ）のように前記のホトレジスト膜
３５を除去した後、平坦化層として酸化膜３８を基板の
全面にわたって蒸着し、フローティングゲート３４と多
結晶シリコンパターン３４−１との上部表面が露出する
ように、図４（ｅ）のようにドライエッチングする。こ
の際、フローティングゲート３４と多結晶シリコンパタ
ーン膜３４−１との間に残っている酸化膜３８は、後続
工程でエッチング及びイオン注入用マスクとして作用す
る。
３５を除去した後、平坦化層として酸化膜３８を基板の
全面にわたって蒸着し、フローティングゲート３４と多
結晶シリコンパターン３４−１との上部表面が露出する
ように、図４（ｅ）のようにドライエッチングする。こ
の際、フローティングゲート３４と多結晶シリコンパタ
ーン膜３４−１との間に残っている酸化膜３８は、後続
工程でエッチング及びイオン注入用マスクとして作用す
る。
【００２３】図５（ｆ）を参照すると、ホトレジスト膜
３９を基板の全面にわたって塗布し、フローティングゲ
ート３４の間の多結晶シリコンパターン３４−１が露出
するようにホトレジスト膜３９をパターニングする。
３９を基板の全面にわたって塗布し、フローティングゲ
ート３４の間の多結晶シリコンパターン３４−１が露出
するようにホトレジスト膜３９をパターニングする。
【００２４】図５（ｇ）を参照すると、露出した多結晶
シリコンパターンを前記平坦化用酸化膜３８及びホトレ
ジスト膜３９をマスクにしてエッチングする。これによ
り、フローティングゲート３４間のソース領域が形成さ
れる部分の基板が露出することになる。ｎ+ 型不純物４
０を多結晶シリコンパターン３４−１の除去により露出
された基板にイオン注入してソース領域４１を形成す
る。平坦化用酸化膜３８は、多結晶シリコンパターン３
４−１のエッチング時にはエッチング用マスクとして作
用し、ソース領域４１のためのイオン注入時にはイオン
注入用マスクとして作用する。
シリコンパターンを前記平坦化用酸化膜３８及びホトレ
ジスト膜３９をマスクにしてエッチングする。これによ
り、フローティングゲート３４間のソース領域が形成さ
れる部分の基板が露出することになる。ｎ+ 型不純物４
０を多結晶シリコンパターン３４−１の除去により露出
された基板にイオン注入してソース領域４１を形成す
る。平坦化用酸化膜３８は、多結晶シリコンパターン３
４−１のエッチング時にはエッチング用マスクとして作
用し、ソース領域４１のためのイオン注入時にはイオン
注入用マスクとして作用する。
【００２５】このようにソース領域４１の形成により本
発明のメモリ素子のチャンネル長さ（Ｃ）が決められる
ばかりではなく、後続工程により形成されるコントロー
ルゲートのチャンネル長さが自己整列的に決められる。
この際、メモリ素子のチャンネル長さ（Ｃ）とフローテ
ィングゲートのチャンネル長さ（Ｃ２）との差によって
後続工程のコントロールゲートのチャンネル長さが決め
られる。
発明のメモリ素子のチャンネル長さ（Ｃ）が決められる
ばかりではなく、後続工程により形成されるコントロー
ルゲートのチャンネル長さが自己整列的に決められる。
この際、メモリ素子のチャンネル長さ（Ｃ）とフローテ
ィングゲートのチャンネル長さ（Ｃ２）との差によって
後続工程のコントロールゲートのチャンネル長さが決め
られる。
【００２６】即ち、本発明では図４（ｄ）のように、一
定の間隔を保持するフローティングゲート３４を形成し
た後、イオン注入工程によるドレーン領域３７を形成し
て、フローティングゲート３４のチャンネル長さＣ２を
決める。次に、図５（ｆ）と（ｇ）のように、多結晶シ
リコンパターン３４−１が除去された部分へのイオン注
入により自己整列的にソース領域４１を形成して、メモ
リ素子のチャンネル長さ（Ｃ）を決める。従って、フロ
ーティングゲートの形成後、自己整合的にソース／ドレ
ーン領域が形成されてチャンネル長さが決められるの
で、従来のようなフローティングゲートの形成のための
ホトマスクの誤整列の問題は発生しない。
定の間隔を保持するフローティングゲート３４を形成し
た後、イオン注入工程によるドレーン領域３７を形成し
て、フローティングゲート３４のチャンネル長さＣ２を
決める。次に、図５（ｆ）と（ｇ）のように、多結晶シ
リコンパターン３４−１が除去された部分へのイオン注
入により自己整列的にソース領域４１を形成して、メモ
リ素子のチャンネル長さ（Ｃ）を決める。従って、フロ
ーティングゲートの形成後、自己整合的にソース／ドレ
ーン領域が形成されてチャンネル長さが決められるの
で、従来のようなフローティングゲートの形成のための
ホトマスクの誤整列の問題は発生しない。
【００２７】図５（ｈ）を参照すると、ホトレジスト膜
３９を除去し、次に平坦化用酸化膜３８をウェットエッ
チング又はドライエッチング法で除去する。これによ
り、フローティングゲート３４が露出される。露出され
たフローティングゲート３４の表面に誘電体膜４２を形
成し、最終的に図５（ｉ）のようにコントロールゲート
４３を形成すると、本発明の実施例によるフラッシュメ
モリ素子が得られる。
３９を除去し、次に平坦化用酸化膜３８をウェットエッ
チング又はドライエッチング法で除去する。これによ
り、フローティングゲート３４が露出される。露出され
たフローティングゲート３４の表面に誘電体膜４２を形
成し、最終的に図５（ｉ）のようにコントロールゲート
４３を形成すると、本発明の実施例によるフラッシュメ
モリ素子が得られる。
【００２８】本発明におけるセル間の隔離は一つのセル
をプログラムする時、他のセルがともにプログラムされ
るのを防止するための役割を果たすものである。このよ
うなセル間の隔離によって一つのセルをプログラムする
時、他のセルにおける変化を完全に防止できるため、従
来のメモリ素子より動作がより安定的である。
をプログラムする時、他のセルがともにプログラムされ
るのを防止するための役割を果たすものである。このよ
うなセル間の隔離によって一つのセルをプログラムする
時、他のセルにおける変化を完全に防止できるため、従
来のメモリ素子より動作がより安定的である。
【００２９】
【発明の効果】以上説明したように本発明によれば、分
離形ゲート構造を有するフラッシュメモリ素子における
誤整列による問題が解決できるばかりではなく、コント
ロールゲートのチャンネル長さを自由に調節するのが可
能であるという利点がある。
離形ゲート構造を有するフラッシュメモリ素子における
誤整列による問題が解決できるばかりではなく、コント
ロールゲートのチャンネル長さを自由に調節するのが可
能であるという利点がある。
【図１】 一般的なフラッシュメモリ素子の断面構造図
である。
である。
【図２】 従来の分離形ゲートを有するフラッシュメモ
リ素子の断面構造図である。
リ素子の断面構造図である。
【図３】 従来の分離形ゲート構造を有するフラッシュ
メモリ素子の製造工程図である。
メモリ素子の製造工程図である。
【図４】 本発明の実施例による分離形ゲート構造を有
するフラッシュメモリ素子の製造工程図である。
するフラッシュメモリ素子の製造工程図である。
【図５】 本発明の実施例による分離形ゲート構造を有
するフラッシュメモリ素子の製造工程図である。
するフラッシュメモリ素子の製造工程図である。
３０…シリコン基板、３１…ｐ型チャンネルストップ領
域、３２…素子隔離膜、３３…ゲート絶縁膜、３４…フ
ローティングゲート、３４−１…多結晶シリコンパター
ン、３５，３９…ホトレジスト膜、３６，４０…ｎ+ 型
不純物、３７…ドレーン領域、３８…酸化膜、４１…ソ
ース領域、４２…誘電体膜、４３…コントロールゲー
ト。
域、３２…素子隔離膜、３３…ゲート絶縁膜、３４…フ
ローティングゲート、３４−１…多結晶シリコンパター
ン、３５，３９…ホトレジスト膜、３６，４０…ｎ+ 型
不純物、３７…ドレーン領域、３８…酸化膜、４１…ソ
ース領域、４２…誘電体膜、４３…コントロールゲー
ト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (6)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、 ゲート絶縁膜上に半導体層を形成する工程と、 半導体層をエッチングして一定の間隔だけ離れたフロー
ティングゲートを形成するとともに、フローティングゲ
ートの間に半導体パターンを形成する工程と、 フローティングゲートの一方の側の基板に第２導電型の
不純物をイオン注入してドレーン領域を形成する工程
と、 基板上に平坦化膜を蒸着し、前記フローティングゲート
と半導体パターンの上部表面が露出するまでその平坦化
膜をエッチングする工程と、 半導体パターンを除去する工程と、 半導体パターンが除去された基板に第２導電型の不純物
をイオン注入してソース領域を形成する工程と、 平坦化層を除去してフローティングゲートを露出させる
工程と、 露出したフローティングゲートの表面に誘電体膜を形成
する工程と、 基板上にコントロールゲートを形成する工程と、を含む
ことを特徴とする半導体メモリ素子の製造方法。 - 【請求項２】 平坦化膜は、半導体パターンの除去工程
時にエッチング用マスクとして作用することを特徴とす
る請求項１記載の半導体メモリ素子の製造方法。 - 【請求項３】 平坦化膜は、半導体パターンが除去され
た部分にイオン注入する時、イオン注入用マスクとして
作用することを特徴とする請求項１記載の半導体メモリ
素子の製造方法。 - 【請求項４】 第１導電型の半導体基板上に素子隔離の
ためのフィールド酸化膜を形成する工程と、 前記半導体基板上に導体層を形成し、パターニングして
多数の第１ゲートと導体パターンを形成する工程と、 前記基板に第２導電型の不純物をイオン注入して第１不
純物領域を形成する工程と、 前記基板上に絶縁層を形成する工程と、 前記第１ゲート及び導体パターンの上面が露出されるよ
うに前記絶縁層をエッチングする工程と、 前記導体パターンが除去された半導体基板上に第２導電
型の不純物を注入して第２不純物領域を形成する工程
と、 前記残っている絶縁層を除去する工程と、 前記第１ゲートに誘電体を形成する工程と、 前記誘電体膜を含む基板上に第２ゲートを形成する工程
と、を含むことを特徴とする半導体素子の製造方法。 - 【請求項５】 基板上にフィールド領域を形成する工程
と、 前記基板上に導体層を蒸着して第１ゲートを形成する工
程と、 前記第１ゲートをマスクとして第１不純物領域を形成す
る工程と、 前記第１ゲート上に誘電体膜を形成する工程と、 前記誘電体膜上に第２ゲートを形成する工程と、を含む
ことを特徴とする半導体素子の製造方法。 - 【請求項６】 導体層を蒸着して第１ゲートを形成する
とき、導体パターンをともに形成する工程と、 前記導体層を除去して第２不純物領域を形成する工程
と、をさらに含むことを特徴とする請求項５記載の半導
体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16479/1994 | 1994-07-08 | ||
| KR1019940016479A KR0136531B1 (ko) | 1994-07-08 | 1994-07-08 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855923A true JPH0855923A (ja) | 1996-02-27 |
Family
ID=19387618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7195768A Pending JPH0855923A (ja) | 1994-07-08 | 1995-07-10 | 半導体メモリ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5674767A (ja) |
| JP (1) | JPH0855923A (ja) |
| KR (1) | KR0136531B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867425A (en) * | 1997-04-11 | 1999-02-02 | Wong; Ting-Wah | Nonvolatile memory capable of using substrate hot electron injection |
| TW357441B (en) * | 1998-01-14 | 1999-05-01 | United Semiconductor Corp | Manufacturing method of split gate flash memory |
| US6284596B1 (en) | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
| GB2358082B (en) * | 2000-01-07 | 2003-11-12 | Seiko Epson Corp | Semiconductor transistor |
| US6680257B2 (en) * | 2001-07-30 | 2004-01-20 | Eon Silicon Devices, Inc. | Alternative related to SAS in flash EEPROM |
| US6949961B2 (en) * | 2003-10-06 | 2005-09-27 | Semiconductor Components Industries, L.L.C. | Power switch structure with low RDSon and low current limit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914667A (ja) * | 1982-07-16 | 1984-01-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| JPH02240968A (ja) * | 1989-03-15 | 1990-09-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0411781A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 一括消去型不揮発性半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833514A (en) * | 1985-05-01 | 1989-05-23 | Texas Instruments Incorporated | Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide |
| US5028553A (en) * | 1988-06-03 | 1991-07-02 | Texas Instruments Incorporated | Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines |
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| DE69231356T2 (de) * | 1992-01-22 | 2000-12-28 | Macronix International Co. Ltd., Hsinchu | Nichtflüchtige Speicherzelle und Anordnungsarchitektur |
| JP3093096B2 (ja) * | 1993-08-27 | 2000-10-03 | シャープ株式会社 | 不揮発性メモリの製造方法 |
-
1994
- 1994-07-08 KR KR1019940016479A patent/KR0136531B1/ko not_active IP Right Cessation
-
1995
- 1995-07-10 US US08/500,464 patent/US5674767A/en not_active Expired - Fee Related
- 1995-07-10 JP JP7195768A patent/JPH0855923A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914667A (ja) * | 1982-07-16 | 1984-01-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| JPH02240968A (ja) * | 1989-03-15 | 1990-09-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0411781A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 一括消去型不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136531B1 (ko) | 1998-09-15 |
| US5674767A (en) | 1997-10-07 |
| KR960006045A (ko) | 1996-02-23 |
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