JP2873276B2 - 浮遊ゲートを有する半導体素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は浮遊ゲートを有する
ＥＰＲＯＭ（Erasable Programmable Read OnlyMemory
（書換え可能読み出し専用メモリ））のような半導体記
憶装置の製造方法に関し、特に周辺回路部と接続するコ
ンタクトホール形成時のホトエッチング工程において、
１枚のマスクを用いてコンタクトホール領域を定め、自
己整合（self-aligning）によってコンタクトホールを
形成し、セルの大きさを縮小することが可能な、浮遊ゲ
ートを有する不揮発性半導体記憶装置の製造方法に関す
る。

【０００２】

【従来の技術】半導体記憶装置のうち、浮遊ゲートを有
する半導体素子、特に不揮発性半導体記憶装置は、浮遊
ゲートとコントロールゲートとを有するメモリセルと、
周辺回路部とを含んで構成されている。メモリセルのゲ
ートは、燐等を不純物元素としてドーピングした多結晶
シリコンで形成される。

【０００３】浮遊ゲートは、ゲート酸化膜によって半導
体基板から分離されており、半導体基板にはセルトラン
ジスタを形成するソースとドレーンとが含まれている。
浮遊ゲートとコントロールゲートとは、ＳｉＯ₂等の絶
縁膜で互いに絶縁されている。

【０００４】浮遊ゲートを用いた半導体素子、特に不揮
発性半導体記憶装置の動作原理は次ぎのとおりである。
すなわち、ゲート電極とドレーンとに正の高電圧を印加
して、ドレーン近傍に発生する高エネルギーを有する電
子（ホットエレクトロン（hot electron））をしてゲー
ト酸化膜のポテンシャル障壁を越えさせ、これらの電子
を浮遊ゲートに注入する。このように浮遊ゲート電極に
注入された電子の電荷量によって、セルトランジスタの
しきい値が変えられてプログラミングされる。一方、ゲ
ート酸化膜のポテンシャル障壁以上のエネルギーを有す
る紫外線が照射された場合には、浮遊ゲートに蓄積され
ていた電子は基板に戻され、プログラミングが消去され
る。ある種の浮遊ゲートを有する半導体素子のプログラ
ミングの消去には、ソース及びドレーンに正の高電圧を
加え、コントロールゲート電極に負の電圧を印加する。
すると、浮遊ゲートに蓄積されていた電子は基板に戻さ
れてプログラミングが消去される。

【０００５】このような浮遊ゲートを用いた半導体素
子、特に不揮発性半導体記憶装置においては、浮遊ゲー
トを有するセル部分とこれに関連する周辺回路部とは同
一チップ上に形成され、これらはウェーハ工程間に同時
に形成するように工程を進める。また、これらのレイア
ウトの設計は、製造工程における重要な工程である。こ
れらを形成する代表的な工程例を以下に説明する。

【０００６】図１３〜１４は、従来の浮遊ゲートを有す
る半導体素子、特に不揮発性半導体記憶装置のメモリセ
ルと周辺回路を構成するＭＯＳトランジスタとを同時に
形成する代表的な工程の例を示す。

【０００７】図１３（Ａ）のＡおよびＢは、それぞれメ
モリセル形成部と周辺回路形成部とを示す。メモリセル
形成部Ａには、浮遊ゲートを用いた半導体素子、特に不
揮発性半導体記憶装置のセル素子が含まれている。一
方、周辺回路形成部Ｂには、典型的には、ＭＯＳトラン
ジスタが含まれている。

【０００８】このような従来の浮遊ゲートを有する半導
体素子の製造方法においては、先ず図１３（Ａ）に示す
ように、メモリセル形成部Ａと周辺回路形成部Ｂとを区
分する素子分離領域２を半導体基板１上に形成する。

【０００９】次いで、半導体基板１上に、絶縁膜１０を
形成した後、不揮発性半導体記憶装置のセル素子の浮遊
ゲートを形成するための第１多結晶シリコン膜３を全面
に形成する。

【００１０】周辺回路形成部には、ゲート電極用の２層
構造は不要であるので、図１３（Ｂ）に示すように、ホ
トエッチングによって該当領域の第１多結晶シリコン膜
３を取り除く。また、メモリセルの浮遊ゲート上には絶
縁膜が必要であるので、図に示すように、誘電膜として
も機能する絶縁膜１１を形成する。

【００１１】次に、図１３（Ｃ）に示すように、上記工
程を経た半導体基板１の全面に、メモリセルのコントロ
ールゲート及び周辺回路形成部のＭＯＳ素子のゲート電
極となる第２多結晶シリコン膜４を形成する。勿論、こ
れらはワードラインとして用いられるものである。これ
らの要素を形成するために、図１３（Ｃ）に示すよう
に、第２多結晶シリコン膜４の上に酸化膜５を形成す
る。次ぎに、図１３（Ｄ）に示すように、酸化膜５と第
２多結晶シリコン膜４とをパターニングして、ゲート電
極１３とコントロールゲート１４とを形成する。

【００１２】次いで、図１４（Ｅ）に示すように、周辺
回路形成部をホトレジスト膜６でマスキングし、誘電膜
としても機能する絶縁膜１１のメモリセル形成部に露出
している部分をエッチングして取り除く。そこで、ホト
レジスト膜６とコントロールゲート１４上の酸化膜５と
をエッチング障壁として使用して、露出している部分の
第１多結晶シリコン膜３をエッチングして取り除く。そ
の結果、図１４（Ｆ）に示すような、浮遊ゲート１５が
形成される。その後、ホトレジスト膜６を取り除き、イ
オン注入してソース領域とドレーン領域（いずれも図示
省略）を形成する。

【００１３】このようにして、浮遊ゲートを有するＭＯ
Ｓトランジスタを用いた半導体素子、特に不揮発性半導
体記憶装置が形成される。次いで、図１４（Ｇ）に示す
ように、ＢＰＳＧ（Boro-Phospho-Silicate-Glass（ホ
ウ-リン珪酸ガラス））膜１６を形成し、ホトレジスト
マスク７を用いてコンタクトホール８を形成する。次い
で、図１４（Ｈ）に示すように、コンタクトホールに金
属配線膜９を形成して、浮遊ゲートを有するＭＯＳトラ
ンジスタを用いた半導体素子、特に不揮発性半導体記憶
装置を完成する。

【００１４】

【発明が解決しようとする課題】同一のチップ面積に可
能な限り多数のセルを形成すれば多くの利点が得られる
ので、セル面積は可能な限り効率よく使用する必要があ
る。ところが、上記従来技術においては、１つのセルが
１つあるいはそれ以上のコンタクトを有しており、メモ
リセルをマトリックスアレイ状に配置する場合、メモリ
セル領域に多くのコンタクト領域を含めざるを得ず、セ
ル面積を効率よく使用するためには、コンタクトの構成
を改善する必要がある。

【００１５】本発明の目的は、上記従来技術の問題点を
解決することにある。

【００１６】すなわち、本発明の目的は、セル領域のコ
ンタクトは周期的に配置されているという事実と、セル
の表面トポロージは平坦でないという事実とを利用し
て、１枚のマスクのみを用いて写真食刻工程によって周
辺回路部のコンタクト領域を形成し、自己整合方式（se
lf aligning manner）でメモリセル素子形成領域に微細
なコンタクトを形成することによって、各セルの面積を
縮小し、セルのサイズを縮小することが可能な、浮遊ゲ
ートを有する半導体素子、就中、不揮発性半導体記憶装
置の製造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本願発明の浮遊ゲートを有する半導体素子の製造方
法は、 （１）半導体基板に素子分離領域を形成した後、第１絶
縁膜を形成し、該第１絶縁膜の上に第１導電膜を形成す
る工程と、 （２）上記第１導電膜を帯状にパターニングして浮遊ゲ
ート１次パターンを形成し、不純物イオンを注入して上
記半導体基板の表面部に拡散領域を形成する工程と、 （３）上記工程を経た上記半導体基板の全面に第２絶縁
膜を形成し、エッチングバックして、上記浮遊ゲート１
次パターン間を上記第２絶縁膜からなる側壁スペーサで
埋めた後、上記工程を経た上記半導体基板の全面に第３
絶縁膜を形成する工程と、 （４）上記第３絶縁膜上に第２導電膜を形成し、該第２
導電膜上に第４絶縁膜を形成した後、該第４絶縁膜と上
記第２導電膜とをパターニングしてコントロールゲート
を形成し、その際、後にコンタクトを形成する部位にあ
っては上記コントロールゲートの間隔を広くし、その他
の領域にあっては上記コントロールゲートの間隔を狭く
形成する工程と、 （５）上記コントロールゲート上の上記第４絶縁膜をマ
スクとして浮遊ゲート１次パターンを食刻して浮遊ゲー
トを形成し、不純物イオンを注入してソース領域とドレ
ーン領域とを形成する工程と、 （６）上記工程を経た上記半導体基板の全面に第５絶縁
膜を上記コントロールゲート間の狭い幅の半分よりは厚
く、広い幅の半分よりは薄く形成した後、該第５絶縁膜
を非等方性食刻して、上記コントロールゲートの間隔が
広く形成された部位にコンタクトホールを形成する工程
と、 （７）上記工程を経た上記半導体基板の全面に第３導電
膜を形成して上記コンタクトホールを充填した後、上記
第３導電膜をパターニングして配線膜を形成する工程
と、を含んでなることを特徴とする。

【００１８】

【００１９】

【００２０】この場合、上記（６）工程において上記コ
ンタクトホールを形成する際、メモリセル形成部は露出
し、周辺回路形成部はコンタクトホール部分のみが露出
するホトレジストマスクを形成した後、上記第５絶縁膜
の上面部は除去され、上記第５絶縁膜の側面部は残留す
るように食刻することを特徴とする。

【００２１】

【００２２】

【００２３】

【発明の実施の形態】以下、添付図面に基づき本発明の
実施の形態を詳述する。

【００２４】図１〜図１２は、本発明による浮遊ゲート
を有する半導体素子、特に不揮発性半導体記憶装置のセ
ル素子と周辺回路を構成するＭＯＳトランジスタとを同
時に形成する工程を示す。

【００２５】図２は、本発明による浮遊ゲートを有する
半導体素子、特に不揮発性半導体記憶装置のセル素子と
周辺回路を構成するＭＯＳトランジスタの部分平面図で
あり、Ａはメモリセル形成部を、Ｂは周辺回路形成部を
それぞれ示す。メモリセル形成部Ａには浮遊ゲートを用
いた半導体素子、特に不揮発性半導体記憶装置のセル素
子が、また周辺回路形成部Ｂには、代表的にＭＯＳトラ
ンジスタが形成される場合を示す。

【００２６】図１（Ａ）〜（Ｄ）は、それぞれ図２のａ
−ａ線、ｂ−ｂ線、ｃ−ｃ線及びｄ−ｄ線における断面
図である。

【００２７】本発明の製造工程は以下のとおりである。

【００２８】先ず第１工程においては、図１〜２に示す
ように、半導体基板２０を活性領域とフィールド領域と
に分離するために、素子分離領域としてフィールド酸化
膜２１を形成した後、半導体基板２０上に第１絶縁膜２
２を形成し、その上に第１導電膜として多結晶シリコン
膜を形成する。

【００２９】次いで、ホトエッチング工程を施して多結
晶シリコン膜を食刻し、帯状の浮遊ゲート１次パターン
３０を形成する。この際、周辺回路形成部Ｂには多結晶
シリコン膜は必要でないので、周辺回路形成部Ｂの多結
晶シリコン膜は全て取り除く。

【００３０】次ぎに、図３（図２のａ−ａ線における断
面図である）に示すように、周辺回路形成部Ｂにホトレ
ジストマスク２４を形成した後、メモリセル形成部Ａの
半導体基板２０の全面にｎ型不純物イオンを注入する。
このようにして、半導体基板２０の、第１絶縁膜２２の
みによって覆われ、ホトレジストマスク２４または浮遊
ゲート１次パターン３０で覆われていない部分にイオン
が注入される。その後、ホトレジストマスク２４を除去
する。図示されていないが、この際ドーピングされた領
域が、後に形成されるソース領域及びドレーン領域と接
続される。不純物領域は、従来技術に基づくイオン注入
法によって形成するが、この工程は追って行ってもよ
い。

【００３１】図４は、第３絶縁膜４１と側壁スペーサ２
５との製造工程を示す。図４の（Ａ）〜（Ｄ）は、それ
ぞれ図２のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線及びｄ−ｄ線
における製造工程断面図である。

【００３２】図４に示すように、化学気相蒸着方法によ
って、上記工程を経た半導体基板２０上の全面に、Ｓｉ
Ｏ₂またはＳｉ₃Ｎ₄等からなる第２絶縁膜を蒸着する。
次いで、該第２絶縁膜を非等方性食刻方法でエッチング
バックして、浮遊ゲート１次パターン３０間を埋める第
２絶縁膜からなる側壁スペーサ２５を形成する。側壁ス
ペーサ２５を形成する第２絶縁膜の厚さは、浮遊ゲート
１次パターン３０の間隔の１／２以上にする。

【００３３】次ぎに、浮遊ゲート１次パターン３０上及
び残りの表面に、第３絶縁膜４１として酸化シリコン膜
を形成する。第３絶縁膜４１は誘電膜としても作用す
る。

【００３４】図５は、図２のａ−ａ線における製造工程
断面図である。

【００３５】図７は、図２に対応するメモリセル形成部
Ａと周辺回路形成部Ｂとの部分平面図である。

【００３６】図６（Ａ）〜（Ｄ）は、それぞれ図７のａ
−ａ線、ｂ−ｂ線、ｃ−ｃ線、ｄ−ｄ線おける断面図で
ある。

【００３７】図５〜６に示すように、上記工程を経た半
導体基板２０上の第３絶縁膜４１上の全面に、第２導電
膜として多結晶シリコン膜を形成し、この上に第４絶縁
膜２８を形成する。次いで、第４絶縁膜２８と第２導電
膜とをホトエッチングして、メモリセル用のコントロー
ルゲート２６と、周辺回路形成部ＢのＭＯＳ素子用のゲ
ート電極２７とを形成する。これらはワードラインに相
当するものである。すなわち、第３絶縁膜４１上に多結
晶シリコンからなる第２導電膜を形成し、この上に第４
絶縁膜２８として酸化シリコン膜を形成し、第２導電膜
と第４絶縁膜２８とをパターニングしてゲート電極２７
とコントロールゲート２６とを形成する。

【００３８】この場合、ゲート電極２７とコントロール
ゲート２６とをパターニングするためのマスクには、後
にコンタクトホールを自己整合（self aligning）で形
成する部位については広い間隔を持たせ、コンタクトホ
ールを形成しない部位については狭い間隔を持たせるよ
うにする。

【００３９】図８（Ａ）〜図９（Ｅ）は、上記工程の意
味を更に詳しく説明するための図である。図９（Ｅ）
は、図７において“Ｐ”と示した部分の平面図であり、
図８（Ａ）と（Ｃ）はそれぞれ図９（Ｅ）のａ−ａ線に
おける断面図、図８（Ｂ）と図９（Ｄ）はそれぞれ図９
（Ｅ）のｂ−ｂ線における断面図である。

【００４０】図９（Ｅ）に示すようにコントロールゲー
ト２６が形成された状態で第５絶縁膜３１を蒸着する
と、断面図は図８（Ａ）、（Ｂ）に示すようになる。こ
の状態で第５絶縁膜３１に非等方性食刻を施してエッチ
ングバックすると、断面図は図８（Ｃ）及び図９（Ｄ）
に示す形態が得られる。

【００４１】図８（Ｃ）からわかるように、コントロー
ルゲート間の間隔を狭くすればコンタクトホールは形成
されないが、図９（Ｄ）に示すように、コントロールゲ
ート間の間隔を広くすれば側壁絶縁スペーサ３１′が形
成され、それらの間にコンタクトホールが形成される。

【００４２】再度図６に戻って、周辺回路形成部Ｂをホ
トレジスト膜２９でマスキングし、メモリセル形成部Ａ
の、誘電膜でもある第３絶縁膜４１の露出している部分
をエッチングして取り除く。そして、ホトレジスト膜２
９とコントロールゲート２６上の第４絶縁膜２８とをエ
ッチング障壁として用いて、露出している浮遊ゲート１
次パターン３０をエッチングして取り除いて、浮遊ゲー
ト３０′を形成する。そして、不純物イオンを注入し
て、後続工程で熱処理しソース領域およびドレーン領域
（いずれも図示しない）を形成する。この際、フィール
ド酸化膜２１間と浮遊ゲート３０′間を接続する不純物
領域が形成される。その後、上記ホトレジスト膜２９を
取り除く。

【００４３】図１０〜１２は、図７のｙ−ｙ線における
断面図である。

【００４４】次ぎの工程として、図１０に示すように、
上記工程を経た半導体基板２０上の全面に、第５絶縁膜
３１としてＢＰＳＧ膜を塗布し、コンタクトホール形成
用のホトレジストパターン３９を形成する。このホトレ
ジストパターン３９は、周辺回路形成部Ｂのコンタクト
ホール形成領域とメモリセル形成部Ａとを除いた残りの
領域をカバーする。換言すれば、ホトレジストパターン
３９には、周辺回路形成部Ｂのコンタクトホール形成領
域とメモリセル形成部Ａとが開口されている。すなわ
ち、図１０において、周辺回路形成部Ｂのうちの露出し
ている部位が該周辺回路形成部Ｂのコンタクトホール形
成領域に該当する。

【００４５】次いで、図１１に示すように、ＢＰＳＧ膜
からなる第５絶縁膜３１の露出している部分に乾式食刻
を施す。こうして、メモリセル形成部Ａには、ゲートの
側壁に側壁絶縁スペーサ３１′が形成され、側壁絶縁ス
ペーサ３１′の間に露出した半導体領域は、微細なコン
タクトホール３２となる。周辺回路形成部Ｂでは、マス
クパターンによってコンタクトホール３３が形成され
る。

【００４６】すなわち、図９（Ｄ）に示すように、周辺
回路形成部Ｂのコンタクトホール３３を形成するための
ホトエッチング実行時に、メモリセル形成部Ａにおいて
は、マスクパターンを用いることなく、側壁絶縁スペー
サ３１′によってゲート電極の幅を調節することにより
微細なコンタクトホール３２が自己整合的に形成でき
る。従って、セル領域のサイズを縮小することが可能と
なる。

【００４７】このようにＭＯＳ素子、及び浮遊ゲートを
用いた半導体素子、特に不揮発性半導体記憶装置のメモ
リセルに必要なコンタクトホール３２、３３を形成した
後、ホトレジストパターン３９を取り除く。次いで、図
１２に示すように、第３導電膜として導電材料を形成し
てコンタクトホール内を充填し、パターニングしてコン
タクトホールに配線膜３４を形成して、浮遊ゲートを用
いた半導体素子、特に不揮発性半導体記憶装置を完成す
る。

【００４８】

【発明の効果】上記本願発明によれば、コンタクトホー
ル形成時の写真食刻工程においては、１枚のみのマスク
を用いて周辺回路形成部のコンタクトホールを形成し、
一方、メモリセル素子形成領域では、自己整合的に微細
なサイズのコンタクトホールを形成できるので、１つの
セルが占める面積を縮小することができ、セルの大きさ
を縮小した浮遊ゲートを有する半導体素子、特に不揮発
性半導体記憶装置の形成が可能となる。

【図面の簡単な説明】

【図１】本発明の製造工程における部分断面図である。

【図２】本発明の製造工程における部分平面図であ。

【図３】図２のａ−ａ線における断面図である。

【図４】本発明の製造工程における部分断面図である。

【図５】本発明の製造工程における部分断面図である。

【図６】本発明の製造工程における部分断面図である。

【図７】本発明の製造工程における部分平面図であ。

【図８】図８の“Ｐ”部分の詳細を示す断面図である。

【図９】（Ｄ）は図８の“Ｐ”部分の詳細を示す断面
図、（Ｅ）は図８の“Ｐ”部分の詳細を示す平面図であ
る。

【図１０】本発明の製造工程における部分断面図であ
る。

【図１１】本発明の製造工程における部分断面図であ
る。

【図１２】本発明の製造工程における部分断面図であ
る。

【図１３】従来の浮遊ゲートを有する半導体素子の製造
工程部分断面図である。

【図１４】従来の浮遊ゲートを有する半導体素子の製造
工程部分断面図である。

【符号の説明】

２０…半導体基板、 ２１…フィールド酸化膜、 ２２…第１絶縁膜、 ２４…ホトレジストマスク、 ２５…側壁スペーサ、 ２６…コントロールゲート、 ２７…ゲート電極、 ２８…第４絶縁膜、 ２９…ホトレジスト膜、 ３０…浮遊ゲート１次パターン、 ３０′…浮遊ゲート、 ３１…第５絶縁膜、 ３１′…側壁絶縁スペーサ、 ３２、３３…コンタクトホール、 ３４…配線膜、 ３９…ホトレジストパターン、 ４１…第３絶縁

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 21/76 H01L 21/768 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】（１）半導体基板に素子分離領域を形成し
   た後、第１絶縁膜を形成し、該第１絶縁膜の上に第１導
   電膜を形成する工程と、 （２）上記第１導電膜を帯状にパターニングして浮遊ゲ
   ート１次パターンを形成し、不純物イオンを注入して上
   記半導体基板の表面部に拡散領域を形成する工程と、 （３）上記工程を経た上記半導体基板の全面に第２絶縁
   膜を形成し、エッチングバックして、上記浮遊ゲート１
   次パターン間を上記第２絶縁膜からなる側壁スペーサで
   埋めた後、上記工程を経た上記半導体基板の全面に第３
   絶縁膜を形成する工程と、 （４）上記第３絶縁膜上に第２導電膜を形成し、該第２
   導電膜上に第４絶縁膜を形成した後、該第４絶縁膜と上
   記第２導電膜とをパターニングしてコントロールゲート
   を形成し、その際、後にコンタクトを形成する部位にあ
   っては上記コントロールゲートの間隔を広くし、その他
   の領域にあっては上記コントロールゲートの間隔を狭く
   形成する工程と、 （５）上記コントロールゲート上の上記第４絶縁膜をマ
   スクとして浮遊ゲート１次パターンを食刻して浮遊ゲー
   トを形成し、不純物イオンを注入してソース領域とドレ
   ーン領域とを形成する工程と、 （６）上記工程を経た上記半導体基板の全面に第５絶縁
   膜を上記コントロールゲート間の狭い幅の半分よりは厚
   く、広い幅の半分よりは薄く形成した後、該第５絶縁膜
   を非等方性食刻して、上記コントロールゲートの間隔が
   広く形成された部位にコンタクトホールを形成する工程
   と、 （７）上記工程を経た上記半導体基板の全面に第３導電
   膜を形成して上記コンタクトホールを充填した後、上記
   第３導電膜をパターニングして配線膜を形成する工程
   と、 を含んでなることを特徴とする浮遊ゲートを有する半導
   体素子の製造方法。
2. 【請求項２】請求項１に記載の浮遊ゲートを有する半導
   体素子の製造方法において、上記（６）工程において上
   記コンタクトホールを形成する際、メモリセル形成部は
   露出し、周辺回路形成部はコンタクトホール部分のみが
   露出するホトレジストマスクを形成した後、上記第５絶
   縁膜の上面部は除去され、上記第５絶縁膜の側面部は残
   留するように食刻することを特徴とする浮遊ゲートを有
   する半導体素子の製造方法。