JP2873276B2 - 浮遊ゲートを有する半導体素子の製造方法 - Google Patents
浮遊ゲートを有する半導体素子の製造方法Info
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Description
EPROM(Erasable Programmable Read OnlyMemory
(書換え可能読み出し専用メモリ))のような半導体記
憶装置の製造方法に関し、特に周辺回路部と接続するコ
ンタクトホール形成時のホトエッチング工程において、
1枚のマスクを用いてコンタクトホール領域を定め、自
己整合(self-aligning)によってコンタクトホールを
形成し、セルの大きさを縮小することが可能な、浮遊ゲ
ートを有する不揮発性半導体記憶装置の製造方法に関す
る。
する半導体素子、特に不揮発性半導体記憶装置は、浮遊
ゲートとコントロールゲートとを有するメモリセルと、
周辺回路部とを含んで構成されている。メモリセルのゲ
ートは、燐等を不純物元素としてドーピングした多結晶
シリコンで形成される。
体基板から分離されており、半導体基板にはセルトラン
ジスタを形成するソースとドレーンとが含まれている。
浮遊ゲートとコントロールゲートとは、SiO2等の絶
縁膜で互いに絶縁されている。
発性半導体記憶装置の動作原理は次ぎのとおりである。
すなわち、ゲート電極とドレーンとに正の高電圧を印加
して、ドレーン近傍に発生する高エネルギーを有する電
子(ホットエレクトロン(hot electron))をしてゲー
ト酸化膜のポテンシャル障壁を越えさせ、これらの電子
を浮遊ゲートに注入する。このように浮遊ゲート電極に
注入された電子の電荷量によって、セルトランジスタの
しきい値が変えられてプログラミングされる。一方、ゲ
ート酸化膜のポテンシャル障壁以上のエネルギーを有す
る紫外線が照射された場合には、浮遊ゲートに蓄積され
ていた電子は基板に戻され、プログラミングが消去され
る。ある種の浮遊ゲートを有する半導体素子のプログラ
ミングの消去には、ソース及びドレーンに正の高電圧を
加え、コントロールゲート電極に負の電圧を印加する。
すると、浮遊ゲートに蓄積されていた電子は基板に戻さ
れてプログラミングが消去される。
子、特に不揮発性半導体記憶装置においては、浮遊ゲー
トを有するセル部分とこれに関連する周辺回路部とは同
一チップ上に形成され、これらはウェーハ工程間に同時
に形成するように工程を進める。また、これらのレイア
ウトの設計は、製造工程における重要な工程である。こ
れらを形成する代表的な工程例を以下に説明する。
る半導体素子、特に不揮発性半導体記憶装置のメモリセ
ルと周辺回路を構成するMOSトランジスタとを同時に
形成する代表的な工程の例を示す。
モリセル形成部と周辺回路形成部とを示す。メモリセル
形成部Aには、浮遊ゲートを用いた半導体素子、特に不
揮発性半導体記憶装置のセル素子が含まれている。一
方、周辺回路形成部Bには、典型的には、MOSトラン
ジスタが含まれている。
体素子の製造方法においては、先ず図13(A)に示す
ように、メモリセル形成部Aと周辺回路形成部Bとを区
分する素子分離領域2を半導体基板1上に形成する。
形成した後、不揮発性半導体記憶装置のセル素子の浮遊
ゲートを形成するための第1多結晶シリコン膜3を全面
に形成する。
構造は不要であるので、図13(B)に示すように、ホ
トエッチングによって該当領域の第1多結晶シリコン膜
3を取り除く。また、メモリセルの浮遊ゲート上には絶
縁膜が必要であるので、図に示すように、誘電膜として
も機能する絶縁膜11を形成する。
程を経た半導体基板1の全面に、メモリセルのコントロ
ールゲート及び周辺回路形成部のMOS素子のゲート電
極となる第2多結晶シリコン膜4を形成する。勿論、こ
れらはワードラインとして用いられるものである。これ
らの要素を形成するために、図13(C)に示すよう
に、第2多結晶シリコン膜4の上に酸化膜5を形成す
る。次ぎに、図13(D)に示すように、酸化膜5と第
2多結晶シリコン膜4とをパターニングして、ゲート電
極13とコントロールゲート14とを形成する。
回路形成部をホトレジスト膜6でマスキングし、誘電膜
としても機能する絶縁膜11のメモリセル形成部に露出
している部分をエッチングして取り除く。そこで、ホト
レジスト膜6とコントロールゲート14上の酸化膜5と
をエッチング障壁として使用して、露出している部分の
第1多結晶シリコン膜3をエッチングして取り除く。そ
の結果、図14(F)に示すような、浮遊ゲート15が
形成される。その後、ホトレジスト膜6を取り除き、イ
オン注入してソース領域とドレーン領域(いずれも図示
省略)を形成する。
Sトランジスタを用いた半導体素子、特に不揮発性半導
体記憶装置が形成される。次いで、図14(G)に示す
ように、BPSG(Boro-Phospho-Silicate-Glass(ホ
ウ-リン珪酸ガラス))膜16を形成し、ホトレジスト
マスク7を用いてコンタクトホール8を形成する。次い
で、図14(H)に示すように、コンタクトホールに金
属配線膜9を形成して、浮遊ゲートを有するMOSトラ
ンジスタを用いた半導体素子、特に不揮発性半導体記憶
装置を完成する。
能な限り多数のセルを形成すれば多くの利点が得られる
ので、セル面積は可能な限り効率よく使用する必要があ
る。ところが、上記従来技術においては、1つのセルが
1つあるいはそれ以上のコンタクトを有しており、メモ
リセルをマトリックスアレイ状に配置する場合、メモリ
セル領域に多くのコンタクト領域を含めざるを得ず、セ
ル面積を効率よく使用するためには、コンタクトの構成
を改善する必要がある。
解決することにある。
ンタクトは周期的に配置されているという事実と、セル
の表面トポロージは平坦でないという事実とを利用し
て、1枚のマスクのみを用いて写真食刻工程によって周
辺回路部のコンタクト領域を形成し、自己整合方式(se
lf aligning manner)でメモリセル素子形成領域に微細
なコンタクトを形成することによって、各セルの面積を
縮小し、セルのサイズを縮小することが可能な、浮遊ゲ
ートを有する半導体素子、就中、不揮発性半導体記憶装
置の製造方法を提供することにある。
に、本願発明の浮遊ゲートを有する半導体素子の製造方
法は、 (1)半導体基板に素子分離領域を形成した後、第1絶
縁膜を形成し、該第1絶縁膜の上に第1導電膜を形成す
る工程と、 (2)上記第1導電膜を帯状にパターニングして浮遊ゲ
ート1次パターンを形成し、不純物イオンを注入して上
記半導体基板の表面部に拡散領域を形成する工程と、 (3)上記工程を経た上記半導体基板の全面に第2絶縁
膜を形成し、エッチングバックして、上記浮遊ゲート1
次パターン間を上記第2絶縁膜からなる側壁スペーサで
埋めた後、上記工程を経た上記半導体基板の全面に第3
絶縁膜を形成する工程と、 (4)上記第3絶縁膜上に第2導電膜を形成し、該第2
導電膜上に第4絶縁膜を形成した後、該第4絶縁膜と上
記第2導電膜とをパターニングしてコントロールゲート
を形成し、その際、後にコンタクトを形成する部位にあ
っては上記コントロールゲートの間隔を広くし、その他
の領域にあっては上記コントロールゲートの間隔を狭く
形成する工程と、 (5)上記コントロールゲート上の上記第4絶縁膜をマ
スクとして浮遊ゲート1次パターンを食刻して浮遊ゲー
トを形成し、不純物イオンを注入してソース領域とドレ
ーン領域とを形成する工程と、 (6)上記工程を経た上記半導体基板の全面に第5絶縁
膜を上記コントロールゲート間の狭い幅の半分よりは厚
く、広い幅の半分よりは薄く形成した後、該第5絶縁膜
を非等方性食刻して、上記コントロールゲートの間隔が
広く形成された部位にコンタクトホールを形成する工程
と、 (7)上記工程を経た上記半導体基板の全面に第3導電
膜を形成して上記コンタクトホールを充填した後、上記
第3導電膜をパターニングして配線膜を形成する工程
と、を含んでなることを特徴とする。
ンタクトホールを形成する際、メモリセル形成部は露出
し、周辺回路形成部はコンタクトホール部分のみが露出
するホトレジストマスクを形成した後、上記第5絶縁膜
の上面部は除去され、上記第5絶縁膜の側面部は残留す
るように食刻することを特徴とする。
実施の形態を詳述する。
を有する半導体素子、特に不揮発性半導体記憶装置のセ
ル素子と周辺回路を構成するMOSトランジスタとを同
時に形成する工程を示す。
半導体素子、特に不揮発性半導体記憶装置のセル素子と
周辺回路を構成するMOSトランジスタの部分平面図で
あり、Aはメモリセル形成部を、Bは周辺回路形成部を
それぞれ示す。メモリセル形成部Aには浮遊ゲートを用
いた半導体素子、特に不揮発性半導体記憶装置のセル素
子が、また周辺回路形成部Bには、代表的にMOSトラ
ンジスタが形成される場合を示す。
−a線、b−b線、c−c線及びd−d線における断面
図である。
ように、半導体基板20を活性領域とフィールド領域と
に分離するために、素子分離領域としてフィールド酸化
膜21を形成した後、半導体基板20上に第1絶縁膜2
2を形成し、その上に第1導電膜として多結晶シリコン
膜を形成する。
晶シリコン膜を食刻し、帯状の浮遊ゲート1次パターン
30を形成する。この際、周辺回路形成部Bには多結晶
シリコン膜は必要でないので、周辺回路形成部Bの多結
晶シリコン膜は全て取り除く。
面図である)に示すように、周辺回路形成部Bにホトレ
ジストマスク24を形成した後、メモリセル形成部Aの
半導体基板20の全面にn型不純物イオンを注入する。
このようにして、半導体基板20の、第1絶縁膜22の
みによって覆われ、ホトレジストマスク24または浮遊
ゲート1次パターン30で覆われていない部分にイオン
が注入される。その後、ホトレジストマスク24を除去
する。図示されていないが、この際ドーピングされた領
域が、後に形成されるソース領域及びドレーン領域と接
続される。不純物領域は、従来技術に基づくイオン注入
法によって形成するが、この工程は追って行ってもよ
い。
5との製造工程を示す。図4の(A)〜(D)は、それ
ぞれ図2のa−a線、b−b線、c−c線及びd−d線
における製造工程断面図である。
って、上記工程を経た半導体基板20上の全面に、Si
O2またはSi3N4等からなる第2絶縁膜を蒸着する。
次いで、該第2絶縁膜を非等方性食刻方法でエッチング
バックして、浮遊ゲート1次パターン30間を埋める第
2絶縁膜からなる側壁スペーサ25を形成する。側壁ス
ペーサ25を形成する第2絶縁膜の厚さは、浮遊ゲート
1次パターン30の間隔の1/2以上にする。
び残りの表面に、第3絶縁膜41として酸化シリコン膜
を形成する。第3絶縁膜41は誘電膜としても作用す
る。
断面図である。
Aと周辺回路形成部Bとの部分平面図である。
−a線、b−b線、c−c線、d−d線おける断面図で
ある。
導体基板20上の第3絶縁膜41上の全面に、第2導電
膜として多結晶シリコン膜を形成し、この上に第4絶縁
膜28を形成する。次いで、第4絶縁膜28と第2導電
膜とをホトエッチングして、メモリセル用のコントロー
ルゲート26と、周辺回路形成部BのMOS素子用のゲ
ート電極27とを形成する。これらはワードラインに相
当するものである。すなわち、第3絶縁膜41上に多結
晶シリコンからなる第2導電膜を形成し、この上に第4
絶縁膜28として酸化シリコン膜を形成し、第2導電膜
と第4絶縁膜28とをパターニングしてゲート電極27
とコントロールゲート26とを形成する。
ゲート26とをパターニングするためのマスクには、後
にコンタクトホールを自己整合(self aligning)で形
成する部位については広い間隔を持たせ、コンタクトホ
ールを形成しない部位については狭い間隔を持たせるよ
うにする。
味を更に詳しく説明するための図である。図9(E)
は、図7において“P”と示した部分の平面図であり、
図8(A)と(C)はそれぞれ図9(E)のa−a線に
おける断面図、図8(B)と図9(D)はそれぞれ図9
(E)のb−b線における断面図である。
ト26が形成された状態で第5絶縁膜31を蒸着する
と、断面図は図8(A)、(B)に示すようになる。こ
の状態で第5絶縁膜31に非等方性食刻を施してエッチ
ングバックすると、断面図は図8(C)及び図9(D)
に示す形態が得られる。
ルゲート間の間隔を狭くすればコンタクトホールは形成
されないが、図9(D)に示すように、コントロールゲ
ート間の間隔を広くすれば側壁絶縁スペーサ31′が形
成され、それらの間にコンタクトホールが形成される。
トレジスト膜29でマスキングし、メモリセル形成部A
の、誘電膜でもある第3絶縁膜41の露出している部分
をエッチングして取り除く。そして、ホトレジスト膜2
9とコントロールゲート26上の第4絶縁膜28とをエ
ッチング障壁として用いて、露出している浮遊ゲート1
次パターン30をエッチングして取り除いて、浮遊ゲー
ト30′を形成する。そして、不純物イオンを注入し
て、後続工程で熱処理しソース領域およびドレーン領域
(いずれも図示しない)を形成する。この際、フィール
ド酸化膜21間と浮遊ゲート30′間を接続する不純物
領域が形成される。その後、上記ホトレジスト膜29を
取り除く。
断面図である。
上記工程を経た半導体基板20上の全面に、第5絶縁膜
31としてBPSG膜を塗布し、コンタクトホール形成
用のホトレジストパターン39を形成する。このホトレ
ジストパターン39は、周辺回路形成部Bのコンタクト
ホール形成領域とメモリセル形成部Aとを除いた残りの
領域をカバーする。換言すれば、ホトレジストパターン
39には、周辺回路形成部Bのコンタクトホール形成領
域とメモリセル形成部Aとが開口されている。すなわ
ち、図10において、周辺回路形成部Bのうちの露出し
ている部位が該周辺回路形成部Bのコンタクトホール形
成領域に該当する。
からなる第5絶縁膜31の露出している部分に乾式食刻
を施す。こうして、メモリセル形成部Aには、ゲートの
側壁に側壁絶縁スペーサ31′が形成され、側壁絶縁ス
ペーサ31′の間に露出した半導体領域は、微細なコン
タクトホール32となる。周辺回路形成部Bでは、マス
クパターンによってコンタクトホール33が形成され
る。
回路形成部Bのコンタクトホール33を形成するための
ホトエッチング実行時に、メモリセル形成部Aにおいて
は、マスクパターンを用いることなく、側壁絶縁スペー
サ31′によってゲート電極の幅を調節することにより
微細なコンタクトホール32が自己整合的に形成でき
る。従って、セル領域のサイズを縮小することが可能と
なる。
用いた半導体素子、特に不揮発性半導体記憶装置のメモ
リセルに必要なコンタクトホール32、33を形成した
後、ホトレジストパターン39を取り除く。次いで、図
12に示すように、第3導電膜として導電材料を形成し
てコンタクトホール内を充填し、パターニングしてコン
タクトホールに配線膜34を形成して、浮遊ゲートを用
いた半導体素子、特に不揮発性半導体記憶装置を完成す
る。
ル形成時の写真食刻工程においては、1枚のみのマスク
を用いて周辺回路形成部のコンタクトホールを形成し、
一方、メモリセル素子形成領域では、自己整合的に微細
なサイズのコンタクトホールを形成できるので、1つの
セルが占める面積を縮小することができ、セルの大きさ
を縮小した浮遊ゲートを有する半導体素子、特に不揮発
性半導体記憶装置の形成が可能となる。
図、(E)は図8の“P”部分の詳細を示す平面図であ
る。
る。
る。
る。
工程部分断面図である。
工程部分断面図である。
Claims (2)
- 【請求項1】(1)半導体基板に素子分離領域を形成し
た後、第1絶縁膜を形成し、該第1絶縁膜の上に第1導
電膜を形成する工程と、 (2)上記第1導電膜を帯状にパターニングして浮遊ゲ
ート1次パターンを形成し、不純物イオンを注入して上
記半導体基板の表面部に拡散領域を形成する工程と、 (3)上記工程を経た上記半導体基板の全面に第2絶縁
膜を形成し、エッチングバックして、上記浮遊ゲート1
次パターン間を上記第2絶縁膜からなる側壁スペーサで
埋めた後、上記工程を経た上記半導体基板の全面に第3
絶縁膜を形成する工程と、 (4)上記第3絶縁膜上に第2導電膜を形成し、該第2
導電膜上に第4絶縁膜を形成した後、該第4絶縁膜と上
記第2導電膜とをパターニングしてコントロールゲート
を形成し、その際、後にコンタクトを形成する部位にあ
っては上記コントロールゲートの間隔を広くし、その他
の領域にあっては上記コントロールゲートの間隔を狭く
形成する工程と、 (5)上記コントロールゲート上の上記第4絶縁膜をマ
スクとして浮遊ゲート1次パターンを食刻して浮遊ゲー
トを形成し、不純物イオンを注入してソース領域とドレ
ーン領域とを形成する工程と、 (6)上記工程を経た上記半導体基板の全面に第5絶縁
膜を上記コントロールゲート間の狭い幅の半分よりは厚
く、広い幅の半分よりは薄く形成した後、該第5絶縁膜
を非等方性食刻して、上記コントロールゲートの間隔が
広く形成された部位にコンタクトホールを形成する工程
と、 (7)上記工程を経た上記半導体基板の全面に第3導電
膜を形成して上記コンタクトホールを充填した後、上記
第3導電膜をパターニングして配線膜を形成する工程
と、 を含んでなることを特徴とする浮遊ゲートを有する半導
体素子の製造方法。 - 【請求項2】請求項1に記載の浮遊ゲートを有する半導
体素子の製造方法において、上記(6)工程において上
記コンタクトホールを形成する際、メモリセル形成部は
露出し、周辺回路形成部はコンタクトホール部分のみが
露出するホトレジストマスクを形成した後、上記第5絶
縁膜の上面部は除去され、上記第5絶縁膜の側面部は残
留するように食刻することを特徴とする浮遊ゲートを有
する半導体素子の製造方法。
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