JPH07101713B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置の製造方法に関し、特に電気
的に情報の書込、消去が可能な不揮発性メモリ（EEPRO
M;Electrical Erasable and Programmable Read only M
emory）の記憶素子の製造方法に関するものである。

［従来の技術］ 第４図は、一般に知られている従来の電気的に情報の書
込み消去が可能な不揮発性メモリ（以下EEPROMと略称す
る）を示すブロック図である。

第４図を参照して、このEEPROMは、EEPROMセルを含むメ
モリアレイ50と、外部からロウアドレス信号を受取るロ
ウアドレスバッファ51と、コラムアドレス信号を受ける
コラムアドレスバッファ52と、これらのアドレス信号を
デコードして特定のメモリセルに接続されたワード線お
よびビット線に電圧を与えるロウデコーダ53およびコラ
ムデコーダ54と、２つのデコーダにより指定されたメモ
リセルにストアされた信号をＹゲート55を介して読出す
センスアンプ56と、読出された信号を出力するための出
力バッファ57と、外部から制御信号を受けて各部に与え
る制御信号入力バッファ58とを含む。

動作において、センスアンプ56はメモリセルにストアさ
れた信号を検出し、それを増幅して出力バッファ57に与
える。第５図は、第４図に示されているメモリアレイ50
およびＹゲート55の例を示す回路図である。

第５図を参照し、Ｙゲート55は、I/O線10とビット線６
との間に接続されたトランジスタ８と、CG線11とコント
ロールゲート線５と間に接続されたトランジスタ９とを
含む。トランジスタ８および９のゲートにＹゲート信号
Y2が与えられる。Ｙゲート信号Y1が与えられるトランジ
スタも同様に接続されている。

メモリアレイ50では４ビットのメモリセルが示されてい
る。たとえば、１つのメモリセルはフローティングゲー
トを有するメモリトランジスタ３と、ゲートがワード線
１に接続されメモリトランジスタ３にストアされた信号
をビット線６に与える選択用トランジスタ２とを含む。
また、他の選択用トランジスタ４はゲートがワード線１
に接続され、コントロールゲート線５の信号をメモリト
ランジスタ３のゲートに与えるよう接続される。

動作において、メモリトランジスタ３は、そのフローテ
ィングゲートに電子が蓄えられているか否かによって２
値の信号を記憶する。電子が蓄えられているとき、トラ
ンジスタ３のしきい値電圧が高くなる。これにより、ト
ランジスタ３は読出動作においてオフする。この状態を
信号“1"がストアされているものと仮定する。電子が蓄
えられていないとき、トランジスタ３のしきい値電圧は
負となる。これにより、トランジスタ３は読出動作にお
いてオンする。この状態を信号“0"がストアされている
ものと仮定する。

センスアンプからの読出しのための電圧がトランジスタ
８を介してビット線６に与えられ、この電圧がさらにト
ランジスタ２を介してメモリトランジスタ３に与えられ
る。これにより、センスアンプにおいてメモリトランジ
スタ３に電流が流れるか否かを検出することができ、し
たがって、メモリトランジスタ３にストアされた信号を
読出すことができる。

第6A図は、メモリアレイ50を構成する１つのメモリセル
の構造を示す平面図であり、第6B図は、第6A図の切断線
VI−VIに沿った方向からの断面構造を示している。これ
らの図を用いてメモリセルの構造を説明する。このよう
な構造のEEPROMのメモリセルは例えば特開昭57−80779
に示されている。

メモリセルは、シリコン半導体基板20の主面上に形成さ
れる選択用トランジスタ２とメモリトランジスタ３とを
含む。選択用トランジスタ２は半導体基板20の主表面に
不純物を拡散して形成されるソース領域21およびドレイ
ン領域22と、選択信号を受取るワード線１を構成する選
択ゲート23とから構成される。ドレイン領域22はコンタ
クトホール24を介してアルミニウム配線25に接続され
る。

メモリトランジスタ３は、半導体基板20の主表面に不純
物を拡散して形成されるドレイン領域21（選択用トラン
ジスタ２のソース領域と兼用している）およびソース領
域26と、ドレイン領域21の表面上の所定領域に形成され
る膜厚の薄いトンネル酸化膜27と、トンネル酸化膜27あ
るいはメモリトランジスタ３のゲート酸化膜28の表面上
に形成されその一端が選択ゲート23の上面にまで延在し
て形成されるフローティングゲート29と、さらにその上
に絶縁膜30を介して形成されるコントロールゲート31と
から構成される。フローティングゲート29は電荷を蓄積
し、コントロールゲート31とドレイン領域21との間に印
加される電圧に応じてトンネル酸化膜27を介してドレイ
ン領域21との間で電荷の放出／注入を行なう。

次に、第7A図ない第7G図を参照して、従来のEEPROMのメ
モリセルの製造工程について説明する。

まず、第7A図に示すように、半導体基板20上に第１の酸
化膜32を形成した後、ポリシリコン層を堆積し、パター
ニングして選択用トランジスタ２の選択ゲート23を形成
する。

次に、第7B図に示すように、半導体基板表面にレジスト
33を塗布し、フォトリソグラフィ手法により所定のパタ
ーンに形成された第１のマスク34を用いてレジスト33を
露光処理する。

その後、第7C図に示すように、レジスト33をパターニン
グする。さらに、このレジスト33をマスクとして半導体
基板表面に不純物35をイオン注入する。これによって半
導体基板表面に選択用トランジスタ２のドレイン領域2
2、ソース領域21（メモリトランジスタ３のドレイン領
域21を兼ねる）およびメモリトランジスタ３のソース領
域26を形成する。

さらに、第7D図に示すように、半導体基板表面に再度レ
ジスト33を塗布した後、トンネル酸化膜形成用の開口パ
ターンを有する第２のマスク37を用いてレジスト33を露
光する。

次に、第7E図に示すように、レジスト33を現像してパタ
ーニングした後、ソース領域21の表面上に堆積した第１
の酸化膜32をエッチングして膜厚の薄いトンネル酸化膜
27を形成する。

その後、第7F図に示すように、半導体基板20上に第１ポ
リシリコン層、第２酸化膜、第２ポリシリコン層を堆積
した後、パターニングし、フローティングゲート29、絶
縁膜30およびコントロールゲート31を形成する。

さらに、第7G図に示すように、コントロールゲート31が
形成された表面上に層間絶縁膜38を堆積し、その表面を
平坦化する。そして、層間絶縁膜38の所定の領域を開口
してコンタクトホール24を形成した後、アルミニウム配
線層25を形成して装置の製造を完了する。

［発明が解決しようとする課題］ このように、従来のEEPROMの製造工程では、トンネル領
域およびトンネル領域下の不純物拡散層を形成するため
に、２度のフォトリソグラフィの工程を必要とする。１
度目は、半導体基板20に対して選択用トランジスタ２あ
るいはメモリトランジスタ３のソースおよびドレイン領
域21、22、26を形成するためのレジストパターンを形成
する工程である（第7B図および第7C図）。２度目は、選
択用トランジスタ２のソース領域21上にトンネル酸化膜
27を形成するためのレジストパターンを形成する工程で
ある（第7D図および第7E図）。このフォトリソグラフィ
工程では、レジストを所定のパターンに露光するための
マスクを半導体基板に対して所定の位置に設定するため
のマスク合わせ工程を含んでいる。そして、マスク合わ
せ工程は、位置合わせの精度上0.1μｍ程度の合わせ誤
差を生じる。したがって、２度のフォトリソグラフィ手
法が用いられて形成される選択用トランジスタ２のソー
ス領域21は、その拡散領域の拡散幅をこのマスク合わせ
誤差を含んだ大きさに形成する必要がある。この関係を
図を用いて示すと、第7D図において、ソース領域21の拡
散幅L_Sは、トンネル酸化膜形成用の開口幅Ｌに対して、
マスク合わせ誤差ｅを見込んだ幅より大きく形成される
必要がある。さらに、ソース領域21の拡散幅L_Sは、第7B
図に示すように、ソース、ドレイン領域形成用マスク34
のマスク合わせ誤差ｅをも含んだ幅で形成される必要が
ある。このように、ソース領域21の拡散幅L_Sは、機能上
要求される拡散幅にマスク合わせ誤差を含めた幅で形成
されるため、拡散領域の冗長部分が大きくなりメモリセ
ルの構造の微細化、高集積化の大きな阻害要因となって
いた。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、メモリセルを構成するトランジス
タの不純物拡散領域を微細化し、集積度を向上すること
ができる半導体記憶装置の製造方法を提供することを目
的とする。

［課題を解決するための手段］ 本発明は、記憶情報を蓄積するために、２つの不純物拡
散領域と第１および第２導体層とを有する記憶素子と、
この記憶素子の情報を選択的に取出すために、２つの不
純物拡散領域と第３導体層とを有する選択用素子と含む
半導体記憶装置の製造方法であって、以下の工程を備え
ている。

（ａ）半導体基板の表面上に第１の酸化膜を形成する工
程。

（ｂ） 第１の酸化膜の上に第３導体層を形成する工
程。

（ｃ） 半導体基板の表面上および第３導体層の表面上
に被エッチング膜を形成する工程。

（ｄ） 被エッチング膜の表面上にレジストを塗布し表
面を平坦化する工程。

（ｅ） レジストをエッチングし第３導体層の表面上に
堆積した被エッチング膜の表面を露出させる工程。

（ｆ） レジストをマスクとして被エッチング膜および
第１の酸化膜をエッチングすることによって第３導体層
の側面に接した領域に半導体基板の表面に達する開口部
を形成する工程。

（ｇ） 第３導体層とレジストとをマスクとして半導体
基板表面に不純物をイオン注入する工程。

（ｈ） 半導体基板上の第３導体層が形成された領域を
除く領域に堆積した第１の酸化膜、被エッチング膜およ
びレジストを除去する工程。

（ｉ） 第３導体層の表面と半導体基板表面上に第２の
酸化膜を形成する工程。

（ｊ） 第２の酸化膜の表面上に第１導体層、層間絶縁
膜および第２導体層を堆積してパターニングする工程。

（ｋ） 第２および第３導体層をマスクとして半導体基
板に不純物をイオン注入する工程。

［作用］ 本発明において、メモリセルの選択用素子の不純物拡散
領域は、第３導体層の側壁に酸化膜（被エッチング膜）
を形成し、その酸化膜の周囲をレジストで覆い、このレ
ジストをマスクとして側壁の酸化膜のみをエッチング除
去することによって酸化膜領域が開口部に反転した反転
パターンをレジスト中に形成し、さらにこの開口部を利
用して半導体基板中に不純物をイオン注入して形成され
ている。この方法によって、不純物拡散領域は第３導体
層に対し自己整合的に形成される。しかも、その拡散領
域は酸化膜の領域が反転した開口部の幅によって規定さ
れるので、酸化膜の膜厚に相当する微細な幅で形成でき
る。

さらに、記憶素子の第１導体層は、不純物拡散領域が形
成された半導体基板上と第３導体層の表面上とに薄い酸
化膜を介して形成される。不純物拡散領域との間でトン
ネル現象を生じる第１導体層の有効部の第３導体層側の
端面は、第３導体層の側壁から薄い酸化膜の膜厚分だけ
隔てた位置に形成される。したがって、この薄い酸化膜
の膜厚を調整することによって不純物拡散領域と第１導
体層との重なり部分を調整することができる。

［実施例］ 以下、本発明の一実施例を図を用いて詳細に説明する。

第2A図ないし第2I図は、本発明の一実施例であるEEPROM
のメモリセルの断面構造をその製造工程に従って示した
断面構造図である。以下、これらの図を用いてメモリセ
ルの製造方法を説明する。

まず、第2A図に示すように、半導体基板20の主表面上の
所定の領域に素子分離酸化膜とチャネルストッパ領域
（図示せず）が形成される。さらに、半導体基板20の主
表面上に第１の酸化膜32を形成する。その表面上にｎ型
不純物がドープされたポリシリコン層を堆積した後、フ
ォトリソグラフィおよびエッチング工程を施して選択用
トランジスタ（選択用素子）の選択ゲート23（第３導体
層）が形成される。

次に、第2B図に示すように、選択ゲート23が形成された
第１の酸化膜32の表面上に膜厚2000Å程度の第２の酸化
膜39（被エッチング膜）をCVD（Chemical Vapour Dep
osition）法を用いて形成する。

さらに、第2C図に示すように、第２の酸化膜39の表面上
にレジスト33を塗布し、その表面を平坦化する。そし
て、レジスト33の表面をエッチバックし、選択ゲート23
の表面上に堆積した第２の酸化膜39の表面が露出した状
態でエッチングを終了する。

次に、第2D図に示すように、レジスト33をマスクとして
第２の酸化膜39を反応性イオンエッチングなどによりエ
ッチング除去する。このエッチングにより選択ゲート23
の側面に半導体基板20表面に達する開口部40が形成され
る。そして、この開口部40を利用して半導体基板20表面
に選択的に不純物35をイオン注入する。これにより、半
導体基板20の表面領域に選択用トランジスタのソース領
域21およびドレイン領域22aが形成される。

そして、第2E図に示すように、レジスト33、第２の酸化
膜39および第１の酸化膜32をエッチング除去する。

その後、第2F図に示すように、選択ゲート23の露出表面
上に膜厚500Å以上の絶縁膜41と、半導体基板20の表面
上に膜厚200Å以下の薄い絶縁膜42が形成される。薄い
絶縁膜42はトンネル酸化膜を構成する。

その後、第2G図に示すように、絶縁膜41あるいは薄い絶
縁膜42の表面上に、第１のポリシリコン層をCVD法で堆
積し、その表面を熱酸化処理することによってシリコン
酸化膜の層間絶縁膜を形成し、さらにその表面上に再度
CVD法を用いてポリシリコン層を堆積する。そして、フ
ォトリソグラフィおよびエッチング手法を用いて第１お
よび第２のポリシリコン層および層間絶縁膜を所定の形
状にパターニングして各々フローティングゲート29（第
１導体層）、層間絶縁膜30およびコントロールゲート31
（第２導体層）を形成する。

そして、第2H図に示すように、コントロールゲート31な
どをマスクとして半導体基板20の表面に不純物35をイオ
ン注入し選択用トランジスタ２のドレイン領域22bおよ
びメモリトランジスタ３（記憶素子）のソース領域26を
形成する。

最後に、第2I図示すように、選択用トランジスタ２およ
びメモリトランジスタ３が形成された半導体基板20表面
上を層間絶縁膜38で覆ってその表面を平坦化する。そし
て、この層間絶縁膜38を所定領域にコンタクトホール24
を形成し、このコンタクトホール24を介して選択用トラ
ンジスタ２のドレイン領域22にアルミ配線層25が接続さ
れてEEPROMのメモリセルの製造工程を終了する。

以上のような工程で製造された半導体記憶装置のメモリ
セルの平面図を第1A図に示す。さらに、第1A図において
切断線Ｂ−Ｂおよび切断線Ｃ−Ｃに沿った方向から見た
断面構造を、各々第1B図、第1C図に示す。これらの図か
らわかるように、本メモリセルは、選択用トランジスタ
２の選択ゲート23とソース領域21とが互いにその端部位
置が一致するように自己整合的に形成されている。しか
も、ソース領域21の拡散幅は選択ゲート23の側壁に形成
された第２の酸化膜39の膜厚によってほぼ規定されてい
る。このために、従来のフォトリソグラフィ手法ではマ
スク合わせ誤差を見込む必要性から実現が困難であった
1000〜2000Å程度のソース領域21の拡散幅を実現でき
る。さらに、選択ゲート23の側壁に絶縁膜41を形成する
ことによって、ソース領域21上に薄いトンネル酸化膜42
を介してソース領域21上にその一部分が重なったフロー
ティングゲート29を形成している。これによって、ソー
ス領域21とフローティングゲート29の重なり部分で有効
なトンネル効果を生じさせる。

また、選択用トランジスタ２のドレイン領域を形成する
不純物拡散領域22a,22bが、二重の不純物注入によって
形成されているため、ドレイン領域の不純物プロファイ
ルの制御が容易に行なえる。したがって、選択トランジ
スタ２のソース／ドレイン間耐圧を高くすることができ
る。

第3A図は上記実施例におけるEEPROMの１メモリセルの等
価回路図であり、第3B図は、４メモリセル（４ビット）
をアレイ配置した場合の等価回路図である。この第3A
図、第3B図および第1A図、第1B図、第1C図を参照してEE
PROMの動作について説明する。

まず、フローティングゲート29に電子を注入する場合に
は、選択ゲート23に高電圧が印加され、その結果選択用
トランジスタ２がオン状態になる。ビット線25（アルミ
ニウム配線）が0Vに設定される。コントロールゲート31
にプログラム電圧がかけられる。メモリトランジスタ３
のソース領域26が0Vに設定される。

コントロールゲート31から電子が引き抜かれるときに
は、選択ゲート23が高電圧に設定される。その結果、選
択用トランジスタ２がオン状態になる。ビット線25がプ
ログラム電圧に設定される。コントロール31は0Vに設定
される。メモリトランジスタ３のソース領域26がフロー
ティングにされる。以上ような電位が設定されることに
より薄い絶縁膜42を介してフローティングゲート29とメ
モリトランジスタ３のドレイン領域21とが重なっている
領域に高電界が印加され、トンネル電流が流れる。

データの読出し時には、選択用トランジスタ２がオン状
態にされる。ビット線25に適当な電位が与えられる。コ
ントロールゲート31に適当な電位が与えられる。メモリ
トランジスタ３のソース領域26が0Vに設定される。この
状態でメモリトランジスタ３がオンするかオフであるか
が判断される。その結果によって、フローティングゲー
ト29のバイナリ状態がチェックされる。

このように、本発明においては、半導体記憶装置のメモ
リセルの不純物拡散領域（選択用トランジスタ２のソー
ス領域あるいはメモリトランジスタ３のドレイン領域）
の拡散幅を減少させることにより装置の集積度を向上さ
せている。上記実施例では、フォトリソグラフィ手法を
用いて製造された従来の半導体記憶装置に対して装置の
構成面積比で約20％の低減が可能となった。

なお、上記実施例では、EEPROMに本発明を適用した場合
について説明したが、これに限定されることなく、半導
体基板中の不純物拡散領域に対して相互に作用する複数
のゲートが構成されるような装置に対しても適用するこ
とができる。

［発明の効果］ 本発明の半導体記憶装置のメモリセルは、第３導体層の
側壁に形成した酸化膜を利用して、この部分のみをエッ
チング除去してイオン注入用の開口部として、半導体基
板中にイオン注入による不純物拡散領域を構成してい
る。これによって、従来、不純物拡散領域の形成工程に
必要とされたフォトマスクを用いる必要をなくし、拡散
領域の幅に対してフォトマスクの重ね合わせ余裕代を見
込むことを不要とすることによって不純物拡散領域の拡
散幅を減少し、半導体素子面積を縮小し、装置の高集積
化を実現できる。

【図面の簡単な説明】

第1A図は、本発明の一実施例によるEEPROMの平面構造図
である。第1B図および第1C図は、各々第1A図において切
断線Ｂ−Ｂおよび切断線Ｃ−Ｃに沿った方向から見た断
面構造図を示している。第2A図、第2B図、第2C図、第2D
図、第2E図、第2F図、第2G図、第2H図、および第2I図
は、本発明のEEPROMの断面構造をその製造工程順に示し
た断面構造図である。第3A図は、本発明のEEPROMの１メ
モリセルの等価回路図である。そして、第3B図は、４ビ
ット分のメモリセルをアレイ配置した場合の等価回路図
である。 第４図は、従来の一般的なEEPROMの構成を示すブロック
図である。第５図は、従来EEPROMのメモリアレイおよび
Ｙゲート部の等価回路図である。第6A図は、従来のEEPR
OMのメモリセルの平面構造図であり、第6B図は、第6A図
において切断線VI−VIに沿った方向から見た断面構造図
である。第7A図、第7B図、第7C図、第7D図、第7E図、第
7F図および第7G図は、従来のEEPROMの断面構造をその製
造工程順に示した断面構造図である。 図において、２は選択用トランジスタ（選択素子）、３
はメモリトランジスタ（記憶素子）、20は半導体基板、
21は選択用トランジスタのソース（メモリトランジスタ
のドレインを兼ねる）領域、22a,22bは選択用トランジ
スタ２のドレイン領域、23は選択ゲート（第３導体
層）、26はメモリトランジスタ３のソース領域、27,42
はトンネル酸化膜、29はフローティングゲート（第１導
体層）、30は層間絶縁膜、31はコントロールゲート（第
２導体層）、33はレジスト、40は開口部、を示してい
る。 なお、図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶情報を蓄積するために、２つの不純物
   拡散領域と第１および第２導体層とを有する記憶素子
   と、 前記記憶素子の情報を選択的に取出すために、２つの不
   純物拡散領域と第３導体層とを有する選択用素子とを含
   む半導体記憶装置の製造方法であって、 半導体基板の表面上に第１の酸化膜を形成する工程と、 前記第１の酸化膜の表面上に前記第３導体層を形成する
   工程と、 前記半導体基板表面と前記第３導体層の表面との上に被
   エッチング膜を形成する工程と、 前記被エッチング膜の表面上にレジストを塗布し表面を
   平坦化する工程と、 前記レジストをエッチングし、前記第３導体層の表面上
   に堆積した前記被エッチング膜の表面を露出させる工程
   と、 前記レジストをマスクとして前記被エッチング膜および
   前記第１の酸化膜をエッチングすることによって前記第
   ３導体層の側面に接した領域に前記半導体基板の表面に
   達する開口部を形成する工程と、 前記第３導体層と前記レジストとをマスクとして前記半
   導体基板表面に不純物をイオン注入する工程と、 前記半導体基板上の前記第３導体層が形成された領域を
   除く領域に堆積した前記第１の酸化膜、被エッチング膜
   および前記レジストを除去する工程と、 前記第３導体層の表面と前記半導体基板表面との上に第
   ２の酸化膜を形成する工程と、 前記第２の酸化膜の表面上に前記第１導体層、層間絶縁
   膜および前記第２導体層を堆積してパターニングする工
   程と、 前記第２および第３導体層をマスクとして前記半導体基
   板の不純物をイオン注入する工程とを備えた、半導体記
   憶装置の製造方法。