JP2547622B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2547622B2 JP63213202A JP21320288A JP2547622B2 JP 2547622 B2 JP2547622 B2 JP 2547622B2 JP 63213202 A JP63213202 A JP 63213202A JP 21320288 A JP21320288 A JP 21320288A JP 2547622 B2 JP2547622 B2 JP 2547622B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関するもので、
特に電気的に情報の書込と消去が可能な不揮発性記憶装
置、いわゆるEEPROM（Electrically Erasable and P
rogrammable Read Only Memory）の構造に関するも
のである。
［従来の技術］ 第８図は一般のEEPROMの構成を示すブロック図であ
る。
図を参照して、このEEPROMは、メモリセルを含むメモ
リアレイ50と、外部からロウアドレス信号を受けるロウ
アドレスバッファ51と、コラムアドレス信号を受けるコ
ラムアドレスバッファ52と、これらのアドレス信号をデ
コードして、特定のメモリセルに指定されたワード線お
よびビット線に電圧を与えるロウデコーダ53およびコラ
ムデコーダ54と、２つのデコーダにより指定されたメモ
リセルにストアされた信号をＹゲート55を介して読出す
センスアンプ56と、読出された信号を出力するための出
力バッファ57と、外部から制御信号を受けて各部に与え
る制御信号入力バッファ58とを含む。
ここでセンスアンプ56は、メモリセルにストアされた
信号を検出し、それを増幅して出力バッファ57に与える
ものである。
第９図は、第８図に示されているメモリアレイおよび
Ｙゲートの具体的構成を示す回路図である。
図を参照して、Ｙゲート55はI/O線70とビット線５と
の間に接続されたトランジスタ68と、CG線71とコントロ
ールゲート線21との間に接続されたトランジスタ69とを
含む。トランジスタ68および69のゲートにＹゲート信号
Y2が与えられる。Ｙゲート信号Y1が与えらるトランジス
タも同様に接続されている。
メモリセルレイ50では４ビットのメモリセルが示され
ている。たとえば、１つのメモリセルはフローティング
ゲートを有するメモリトランジスタ63と、ゲートがワー
ド線20に接続されメモリトランジスタ63にストアされた
信号をビット線５に与える選択用トランジスタ62とを含
む。選択用トランジスタ64は、ゲートがワード線20に接
続され、コントロールゲート線21の信号をメモリトラン
ジスタ63のゲートに与えるよう接続される。１バイトを
構成する各ビットのメモリトランジスタ63のソースは、
共通のソース線22に接続される。
以下、動作について説明する。
メモリトランジスタ63は、そのフローティングゲート
に電子が蓄えられているか否かによって２値の信号を記
憶する。電子が蓄えられているとき、トランジスタ63の
しきい値電圧が高くなる。これによって、トランジスタ
63は読出動作においてオフする。この状態を情報“1"が
ストアされているものど仮定する。電子が蓄えられてい
ないとき、トランジスタ63のしきい値電圧は負となる。
これにより、トランジスタ63は読出動作においてオンす
る。この状態を情報“0"がストアされているものと仮定
する。
センスアップから読出のための電圧がトランジスタ68
を介してビット線５に与えられ、この電圧がさらにトラ
ンジスタ62を介してメモリトランジスタ63に与えられ
る。これにより、センスアンプにおいて、メモリトラン
ジスタ63に電流が流れるか否かを検出することによっ
て、メモリトランジスタ63にストアされた信号を読出す
ことができる。
第10図は従来のEEPROMのメモリトランジスタまわりの
構成を示す断面図である。
この構造は、特開昭57−80779において開示されてい
るが、以下その構成および動作について第９図に対応さ
せて簡単に説明する。
Ｐ型のシリコン基板よりなる半導体基板１の主面であ
って、分離酸化膜６によって形成された活性領域に所定
間隔でもってＮ型の不純物領域8,9,10が形成される。不
純物領域8,9の間の領域上には絶縁膜11を介して選択ト
ランジスタ62のゲート２が形成される。不純物領域９の
上にはトンネル酸化膜となる薄い絶縁膜14を介してメモ
リトランジスタ63のフローティングゲート３が図のよう
な形状で形成される。さらに、フローティングゲート３
の上には、メモリトランジスタ63のコントロールゲート
４がフローティングゲート３と類似形状で形成される。
選択ゲート２、フローティングゲート３およびコントロ
ールゲート４全体が絶縁膜で覆われる。選択トランジス
タ62のドレイン領域となる不純物領域８はビット線５に
接続され、メモリトランジスタ63のソース領域となる不
純物領域10はソース線22に接続される。
消去時、すなわちフローティングゲート３に電子を注
入するときは、ワード線20を選択して選択ゲート２に高
電圧を印加してセルを選択する。そしてビット線５およ
びソース線22を0Vとし、コントロールゲート４に高電圧
を印加すると、電子がドレイン９からトンネル酸化膜14
を介して、フローティングゲート３へ注入される。
書込時、すなわちフローティングゲート３の電子を引
抜くときは、ワード線20を選択して選択ゲート２に高電
圧を印加してセルを選択する。そして、ソース線22をフ
ローティングとした状態で、コントロールゲート４は0V
とし、ビット線５に高電圧を印加すると、フローティン
グゲート３の電子がトンネル酸化膜14を介してドレイン
９に引抜かれる。
読出時には、ワード線20を選択して選択ゲート２に所
定電圧を印加してセルを選択する。そしてソース線を0
V、ビット線５に正の電圧を与え、コントロールゲート
４に読出用のバイアス電圧を印加することによって行
う。フローティングゲート３の電荷の蓄積の有無によっ
て、ドレイン電流が変化するので、これを検知すること
で記憶された情報“1"または“0"を読出す。
以下の第１表にプログラム電圧を18Vとした場合のEEP
ROMの各動作モードでの各部の電圧値を示す。
［発明が解決しようとする課題］ 上記のような従来の不揮発性記憶装置では、書込時の
動作モードにおいて不具合があった。
すなわち、書込時においてフローティングゲート３か
らの電子の引抜きが徐々に進行すると、或る時点からド
レイン領域９およびソース領域10よりなるメモリトラン
ジスタ63が、そのしきい値が負に移動することからオン
となる。このため、ドレイン領域９とソース領域10とは
導通するが、ソース領域10に接続するソース線22はフロ
ーティング状態である。このとき、上述のようにドレイ
ン領域９に18Vの電圧が印加されているとすると、ソー
ス領域10、すなわちソース線22の電位は７〜8Vまで上昇
する。
ここで第９図において示すように同一バイト内でソー
ス線22を共通するメモリセルのうち、書込時に非選択な
セルに注目する。この場合、非選択なセルのメモリトラ
ンジスタのソース領域にも、上記の７〜8Vの電圧がその
トンネル酸化膜を介して印加されることになる。７〜8V
の電圧が非選択のメモリトランジスタのソース領域に１
回印加されたぐらいでは、そのフローティングゲートの
中の電子がすべてソース領域へ引き抜かれることはな
い。しかし、104〜105回程度この電圧が印加されれば、
フローティングゲートの中の電子のかなりの部分が、ソ
ース領域に引抜かれる可能性が生じる。たとえ、すべて
の電子が引抜かれることはなくても、その一部が引抜か
れることによって、メモリセルの記憶容量としてのマー
ジンが小さくなり、雑音に対する余裕がなくなり、さら
に読出ミスを生じる可能性が増大する。
この発明は、上記のような課題を解決するためになさ
れたもので、書込時においてソース線が共通な非選択の
メモリセルにその書込の影響を与えない不揮発性半導体
記憶装置を提供することを目的とする。
さらに、この発明は、チャンネル抵抗を低減させて読
出電流を増加させるとともに、低電圧で書込および消去
を行なうことのできる不揮発性半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、主面を有
する第１導電型の半導体基板と、半導体基板の主面に共
通に形成され、かつ共通のソース線に接続された複数の
メモリトランジスタとを備え、メモリトランジスタの各
々は、半導体基板の主面に所定間隔で形成され、第１導
電型と反対形式の第２導電型の第１、第２および第３の
不純物領域を備え、第１の不純物領域と第２の不純物領
域との間の第１の区域は第１のチャンネル領域を形成
し、第２の不純物領域と第３の不純物領域との間の第２
の区域は第２のチャンネル領域を形成し、第１および第
２のチャンネル領域は半導体基板の主面の部分に形成さ
れ、メモリトランジスタの各々はさらに第２のチャンネ
ル領域上に第１の絶縁膜を介して形成された第１の導電
体と、第１のチャンネル領域上に絶縁膜を介して形成さ
れ、かつ第１の導電体上に第２の絶縁膜を介して形成さ
れる第２の導電体と、第２の導電体上に絶縁膜を介して
形成され、かつ第１の導電体と第２の絶縁膜に形成され
たコンタクトホールを介して電気的に接続される第３の
導電体とを備え、第２の導電体下の第１のチャンネル領
域と対向する面の両側のコーナ部の近傍の領域のみが第
１の不純物領域および第２の不純物領域と重なり合い、
第３の不純物領域は共通のソース線に接続されるもので
ある。
［作用］ メモリトランジスタのフローティングゲートとなる第
２の導電体下の第１チャンネル領域と対向する面の両側
のコーナ部の近傍の領域のみが第１の不純物領域および
第２の不純物領域と重なり合うように配置されているた
め、チャンネル抵抗を低減させて読出電流を増加させる
とともに第２の導電体と第１および第２の不純物領域と
の重なり面積が小さく、これにより容量結合係数が大き
くなる。その結果、低電圧で書込および消去を行なうこ
とが可能となる。
［実施例］ 第１図はこの発明の一実施例による不揮発性記憶装置
の平面図であり、第２図は第１図のII−II断面図、第３
図は第１図のIII−III断面図、第４図は第１図のIV−IV
断面図である。
以下、第１図〜第４図を参照してその構成について説
明する。
第１図に示すように上下方向にビット線５が形成さ
れ、コンタクト孔７を介して破線で示す１ビットのメモ
リセルに接続される。ビット線５の直交方向に、第１コ
ントロールゲート4aと第２コントロールゲート4bとが形
成され、またその同一方向に選択ゲート２およびフロー
ティングゲート３が形成される。Ｐ型の半導体基板１の
主面には所定間隔でもってＮ型の不純物領域8,9a,9b,10
が形成される。不純物領域８および9aの間の領域上には
絶縁膜11を介して選択ゲート２が形成される。選択ゲー
ト２、不純物領域８および不純物領域9aによってトラン
ジスタTR1が構成される。不純物領域9bと不純物領域10
との間の領域上には絶縁膜を介して第２コントロールゲ
ート4bが形成され、これらによってトランジスタTR3が
構成される。不純物領域9aと不純物領域9bとの間の領域
上にはトンネル酸化膜14を介して、フローティングゲー
ト３が選択ゲート２および第２コントロールゲート4bを
覆うように形成され、これらはトランジスタTR2を構成
する。フローティングゲート３上には絶縁膜13を介して
第１コントロールゲート4aが形成され、第１コントロー
ルゲート4aと第２コントロールゲート4bとは、コンタク
ト孔19を介して電気的に接続される。このように構成さ
れたメモリトランジスタ全体を覆うように半導体基板１
の主面上に層間絶縁膜18が形成される。層間絶縁膜18上
にはビット線５が形成され層間絶縁膜18に形成されたコ
ンタクト孔７を介して不純物領域８に接続される。トラ
ンジスタTR1,TR2,TR3のチャンネル領域となる部分は、
半導体基板１の主面に形成された分離酸化膜６によって
その領域が確保されている。分離酸化膜６の下には反転
防止用の高濃度な不純物領域15が形成される。なお、こ
こでトランジスタTR2のドレイン領域9aおよびソース領
域9bは所定間隔でもって分離しているが、これらの領域
は平面的に重なっていてもよい。重なっている場合はそ
の重なっている領域が、トランジスタTR2のチャンネル
領域として働く。トランジスタTR3のソース領域10は、
従来と同様に共通のソース線に接続するものである。
次に、第１図〜第４図を参照して、その動作について
説明する。
消去時、すなわちフローティングゲート３に電子が注
入されるときには、選択ゲート２が高電圧にされ、その
結果トランジスタTR1がオンとなる。ビット線５が0Vに
設定され、コントロールゲート、すなわち第１コントロ
ールゲート4aと第２コントロールゲート4bとがプログラ
ム電圧に設定される。また続出トランジスタTR3のソー
ス領域10が0Vに設定される。以上のように設定されるこ
とにより、トンネル酸化膜14を介してフローティングゲ
ート３に電子が注入される。
書込時、すなわちコントロールゲート３から電子が引
抜かれるときには、選択ゲート２が高電圧に設定され、
その結果選択用トランジスタTR1がオンとなる。ビット
線５がプログラム電圧に設定され、コントロールゲー
ト、すなわち第１コントロールゲート4aと第２コントロ
ールゲート4bとが0Vに設定される。このときソース領域
10はフローティング状態にされる。以上のように設定さ
れると、トンネル酸化膜14に高電圧が印加され、トンネ
ル電流となってフローティングゲート３の電子が不純物
領域9aに引抜かれることになる。
この書込時に、ソース線を共通にする他の非選択のメ
モリトランジスタに着目してみる。そのソース領域10の
電位は、相当上昇することになるが、第２図に示すよう
にフローティングゲート３とソース領域10とほ近接せ
ず、しかもその間に第２コントロールゲート4bが介在す
る。したがって、非選択セルのフローティングゲート３
からソース領域10へ電子が引抜かれることはない。
読出時においては、選択ゲート２に所定電圧が印加さ
れ、選択トランジスタTR1がオンとなる。ビット線５に
は所定の電位が与えられ、第１コントロールゲート4aと
第２コントロールゲート4bにも所定の電位が与えられ
る。このとき、第２コントロールゲート4bの下部に反転
層が形成される。またソース領域10は0Vに設定され、こ
の状態でフローティングゲートトランジスタTR2がオン
しているか否か、すなわち不純物領域８から不純物領域
10へドレイン電流が生じているか否かが判断される。そ
のドレイン電流の有無によって、フローティングゲート
３の情報保持状態が判別される。
第５図はこの発明の一実施例によるEEPROMの１ビット
に相当する部分の等価回路図であり、第６図は第５図の
メモリセルがアレイ状に配列された場合の等価回路図で
ある。
両図を参照して、ビット線５とソース線22との間に選
択トランジスタTR1、フローティングゲートトランジス
タTR2および読出トランジスタTR3が直列に接続される。
トランジスタTR1のゲートはワード線20に接続され、コ
ントロールゲート4a、4bは相互に接続されてコントロー
ルゲート線21に接続される。第６図においてワード線WL
1に属するバイトに含まれるトランジスタTR3のソース領
域と、ワード線WL2に属するバイトに含まれるメモリセ
ルトランジスタのトランジスタTR3のソース領域とが相
互に接続され、共通のソース線22に接続されている。こ
のようにソース線を共通にしていても、そのソース線に
接続される個々のメモリトランジスタは相互に独立し、
書込時の影響を互いに与えることはない。
第7A図〜第7K図は、この発明の一実施例による不揮発
性半導体記憶装置の製造工程を示す概略工程断面図であ
る。
以下、図を参照してこの製造方法について説明する。
Ｐ型の半導体基板１の主面上に素子分離用の分離酸化
膜およびチャンネルストッパ（図示せず）が形成され、
活性領域が確保される。半導体基板１の主面上に第１の
ゲート絶縁膜11が形成され、その上にＮ型の不純物がド
ープされた導電層が形成され、写真製版技術を用いてこ
の導電層が所定形状に加工されて選択ゲート２と第２コ
ントロールゲート4bとが形成される（第7A図参照）。
選択ゲート２および第２コントロールゲート4bを覆う
ように絶縁膜11上に所定厚さの酸化膜16がCVDを用いて
形成される（第7B図参照）。
続いて酸化膜16の上面を平坦化するために、レジスト
17が全面に塗布され（第7C図参照）、酸化膜16の最上面
が露出する程度までレジスト17がエッチバックされる
（第7D図参照）。
次に露出した酸化膜16のみが選択的に除去され（第7E
図参照）、この状態でＮ型の不純物がイオン注入され、
露出した半導体基板１の主面にN+不純物層8a、9a,9b,10
aが形成される（第7F図参照）。
残存のレジスト17および酸化膜16が除去され（第7G図
参照）、選択ゲート２および第２コントロールゲート4b
を覆うように層間絶縁膜12と露出した半導体基板１の主
面上にトンネル酸化膜となる薄い絶縁膜14が形成される
（第7H図参照）。
続いてこれらの酸化膜上面に導電層、酸化膜層、導電
層を順次形成し、これらを写真製版技術を用いて加工す
ることによって、コントロールゲートとして用いられる
第２の導電層３、コントロールゲート上の層間絶縁膜13
および第１コントロールゲートとして用いられる第３の
導電層４が形成される（第7I図参照）。
さらに、Ｎ型の不純物を絶縁膜14を介して半導体基板
１の主面にイオン注入し、選択トランジスタTR1のドレ
イン領域となる不純物領域８と読出トランジスタTR3の
ソース領域となる不純物領域10とが形成される（第7J図
参照）。
以下通常のプロセスに従ってこのメモリトランジスタ
全面を覆うように平坦化絶縁膜18が形成され、絶縁膜18
に不純物領域８の一部を露出させるようなコンタクト孔
７が形成される。コンタクト孔７内部を含み絶縁膜18上
にアルミニウム層が形成され、写真製版技術を用いてビ
ット線として所定形状に加工することによってこの発明
に係る半導体記憶装置が完成する（第7K図参照）。
なお、上記実施例では、EEPROMに適用しているが、こ
の思想は紫外線等によって消去可能な不揮発性記憶装置
（EPROM）にも適用できることは言うまでもない。
また、上記実施例では、EEPROMの導電型式を特定して
いるが、反対導電型式のEEPROMに対しても同様に適用で
きることは言うまでもない。
さらに、上記実施例では、メモリトランジスタに近接
して選択用トランジスタTR1を形成しているが、メモリ
トランジスタから離れた位置に形成しても同様の効果を
奏する。
［発明の効果］ この発明は以上説明したとおり、フローティングデー
トとソース線に接続するソース領域との間にコントロー
ルゲートを介在させたので、そのEEPROMが非選択時にお
いて他の選択されたメモリセルの書込によるソース線の
電位の上昇の影響を受けず信頼性が向上する。また、フ
ローティングゲート下のチャンネル領域側部に不純物領
域が形成されるので、チャンネル抵抗が低減され、読出
電流を増加させる効果もある。
【図面の簡単な説明】
第１図はこの発明の一実施例による不揮発性半導体記憶
装置の平面図、第２図は第１図のII−II断面図、第３図
は第１図のIII−III断面図、第４図は第１図のIV−IV断
面図、第５図はこの発明の一実施例による１ビットのメ
モリセルの等価回路図、第６図は第５図のメモリセルを
アレイ状に配列した場合の等価回路図、第7A図〜第7K図
はこの発明の一実施例による不揮発性半導体記憶装置の
製造工程を示す概略工程断面図、第８図は一般のEEPROM
の構成を示すブロック図、第９図は第８図のメモリアレ
イおよびＹゲートの内部構成を示す回路図、第10図は従
来のEEPROMの構成を示す断面図である。 図において、１は半導体基板、２は選択ゲート、３はフ
ローティングゲート、4a,4bはコントロールゲート、８
は不純物領域、9a,9bは不純物領域、10は不純物領域、1
1は絶縁膜、12,13は層間絶縁膜、14はトンネル酸化膜で
ある。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】主面を有する第１導電型の半導体基板と、 前記半導体基板の主面に共通に形成され、かつ共通のソ
    ース線に接続された複数のメモリトランジスタとを備
    え、 前記メモリトランジスタの各々は、 前記半導体基板の主面に所定間隔で形成され、前記第１
    導電型と反対形式の第２導電型の第１、第２および第３
    の不純物領域を備え、前記第１の不純物領域と前記第２
    の不純物領域との間の第１の区域は第１のチャンネル領
    域を形成し、前記第２の不純物領域と前記第３の不純物
    領域との間の第２の区域は第２のチャンネル領域を形成
    し、前記第１および第２のチャンネル領域は前記半導体
    基板の主面の部分に形成され、 前記メモリトランジスタの各々はさらに、 前記第２のチャンネル領域上に第１の絶縁膜を介して形
    成された第１の導電体と、 前記第１のチャンネル領域上に絶縁膜を介して形成さ
    れ、かつ前記第１の導電体上に第２の絶縁膜を介して形
    成される第２の導電体と、 前記第２の導電体上に絶縁膜を介して形成され、かつ前
    記第１の導電体と前記第２の絶縁膜に形成されたコンタ
    クトホールを介して電気的に接続される第３の導電体と
    を備え、 前記第２の導電体下の前記第１のチャンネル領域と対向
    する面の両側のコーナ部の近傍の領域のみが、前記第１
    および第２の不純物領域と重なり合い、 前記第３の不純物領域は前記共通のソース線に接続され
    る、 不揮発性半導体記憶装置。
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