JPH03245575A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH03245575A JPH03245575A JP2043224A JP4322490A JPH03245575A JP H03245575 A JPH03245575 A JP H03245575A JP 2043224 A JP2043224 A JP 2043224A JP 4322490 A JP4322490 A JP 4322490A JP H03245575 A JPH03245575 A JP H03245575A
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- gate
- floating gate
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000007667 floating Methods 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 4
- 239000011229 interlayer Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 32
- 230000006870 function Effects 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 150000004767 nitrides Chemical class 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 230000007935 neutral effect Effects 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置及びその製造方法に関するも
のである。
のである。
第１９図は半導体記憶装置において、電気的にデータの
書き込み及び消去を行なう１つの半導体記憶素子（以下
、メモリセルと略す）を示す構造断面図で、図において
、（１）は濃度Ｉ Ｘ １０”ｃｍ−３、比抵抗ｌＯΩ
・ａｍのＰ型シリコン半導体基板、（２）はこのＰ型シ
リコン半導体基板（１）の一主面に形成された素子分離
領域としてのフィールド酸化膜、（３）はこのフィール
ド酸化膜（２）により分離された島状領域に、砒素を加
速電圧３０〜４０にｅＶ、 ドーズ量４ Ｘ １０”ｃ
ｍ−”の条件でイオン注入を行ない形成された濃度１
ｘ １０”ｃ１３のｎ０型ドレイン領域、（４）はこの
ｎ”型ドレイン領域（３）と同様に、前記フィールド酸
化膜（２）により分離された島状領域に、砒素を加速電
圧３０〜４０にｅＶ、ドーズ量４ Ｘ １０Ｉ５ＣＱＩ
−２の条件でイオン注入を行ない形成された濃度Ｉ Ｘ
１０”ｃｍ−３のれ＋型ソース領域、（３３）は前記
ｎ＋型トドレイン領域３）と前記ｎ１型ソース領域（４
）との間に形成されたチャネル領域、（３４）は前記チ
ャネル領域（３３）上に形成された圧さ１００人のゲー
ト酸化膜、（３５）はこのゲート酸化膜（３４）上に形
成された多結晶シリコン層から成るフローティングゲー
ト、（３６）は前記フローティングゲート（３５）上に
形成された層間酸化膜、（３７）はこの層間酸化膜（３
６）上に形成された層間窒化膜、（３８）はこの層間窒
化膜（３７）上に形成された多結晶シリコン層から成る
コントロールゲート、（４６）は前記フローティングゲ
ート（３５）及び前記コントロールゲート、（３８）を
含む前記Ｐ型シリコン半導体基板（１）の主面上全面に
形成されたＰＳＧ膜である。
書き込み及び消去を行なう１つの半導体記憶素子（以下
、メモリセルと略す）を示す構造断面図で、図において
、（１）は濃度Ｉ Ｘ １０”ｃｍ−３、比抵抗ｌＯΩ
・ａｍのＰ型シリコン半導体基板、（２）はこのＰ型シ
リコン半導体基板（１）の一主面に形成された素子分離
領域としてのフィールド酸化膜、（３）はこのフィール
ド酸化膜（２）により分離された島状領域に、砒素を加
速電圧３０〜４０にｅＶ、 ドーズ量４ Ｘ １０”ｃ
ｍ−”の条件でイオン注入を行ない形成された濃度１
ｘ １０”ｃ１３のｎ０型ドレイン領域、（４）はこの
ｎ”型ドレイン領域（３）と同様に、前記フィールド酸
化膜（２）により分離された島状領域に、砒素を加速電
圧３０〜４０にｅＶ、ドーズ量４ Ｘ １０Ｉ５ＣＱＩ
−２の条件でイオン注入を行ない形成された濃度Ｉ Ｘ
１０”ｃｍ−３のれ＋型ソース領域、（３３）は前記
ｎ＋型トドレイン領域３）と前記ｎ１型ソース領域（４
）との間に形成されたチャネル領域、（３４）は前記チ
ャネル領域（３３）上に形成された圧さ１００人のゲー
ト酸化膜、（３５）はこのゲート酸化膜（３４）上に形
成された多結晶シリコン層から成るフローティングゲー
ト、（３６）は前記フローティングゲート（３５）上に
形成された層間酸化膜、（３７）はこの層間酸化膜（３
６）上に形成された層間窒化膜、（３８）はこの層間窒
化膜（３７）上に形成された多結晶シリコン層から成る
コントロールゲート、（４６）は前記フローティングゲ
ート（３５）及び前記コントロールゲート、（３８）を
含む前記Ｐ型シリコン半導体基板（１）の主面上全面に
形成されたＰＳＧ膜である。
第２０図は第１９図に示したメモリセルを備えた従来の
不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭと略す）
の全体構成を示すブロック図で、図において、（１８）
は電源入力端子Ｖｃｃ、（３９）は高圧電源入力端子Ｖ
ＰＰ、（４０）は第１９図に示したメモリセルＡがマト
リクス状に複数個配置されたメモリセルアレイ、（２１
）はＸデコーダ、（２２）はＹデコーダ、（２３）はＹ
ゲート、（２４）は制御回路、（２５）は入出力回路、
（２６）は前記電源入力端子Ｖｃｃ （１Ｂ）と前記高
圧電源入力端子Ｖｐｐ （３９）と前記メモリセルアレ
イ（４０）と前記Ｘデコーダ（２１）ないし前記入出力
回路（２５）等が同一基板上に形成された半導体チップ
である。
不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭと略す）
の全体構成を示すブロック図で、図において、（１８）
は電源入力端子Ｖｃｃ、（３９）は高圧電源入力端子Ｖ
ＰＰ、（４０）は第１９図に示したメモリセルＡがマト
リクス状に複数個配置されたメモリセルアレイ、（２１
）はＸデコーダ、（２２）はＹデコーダ、（２３）はＹ
ゲート、（２４）は制御回路、（２５）は入出力回路、
（２６）は前記電源入力端子Ｖｃｃ （１Ｂ）と前記高
圧電源入力端子Ｖｐｐ （３９）と前記メモリセルアレ
イ（４０）と前記Ｘデコーダ（２１）ないし前記入出力
回路（２５）等が同一基板上に形成された半導体チップ
である。
次に、この様に構成された不揮発性半導体記憶装置の動
作について説明する。
作について説明する。
メモリセルＡへのデータの書き込みは、まず、高圧電源
入力端子ＶＰＰ （３９） に１２−５Ｖが印加され、
この高圧電源入力端子Ｖｐｐ （３９）からコントロー
ルゲート（３８）に１１５ＶがｎＩ型トドレイン領域３
）に負荷抵抗を介して８ｖが供給される。一方、ｎ０型
ソース領域（４）は接地され接地電位（ＧＮＤ）となる
。この時、ｎ＋リソース域（４）からｎ＋ドレイン領域
（３）に向けて電子が移動し、チャネル領域（３３）に
は０．５〜１ｍＡ程度の電流が流れる。
入力端子ＶＰＰ （３９） に１２−５Ｖが印加され、
この高圧電源入力端子Ｖｐｐ （３９）からコントロー
ルゲート（３８）に１１５ＶがｎＩ型トドレイン領域３
）に負荷抵抗を介して８ｖが供給される。一方、ｎ０型
ソース領域（４）は接地され接地電位（ＧＮＤ）となる
。この時、ｎ＋リソース域（４）からｎ＋ドレイン領域
（３）に向けて電子が移動し、チャネル領域（３３）に
は０．５〜１ｍＡ程度の電流が流れる。
この時、流れる電子は、ｎ＋型型トレイ領領域３）近傍
の高電界により加速され、Ｐ型シリコン半導体基板（１
）の表面からゲート酸化膜（３４）へのエネルギー障壁
３．２ｅＶを超す高いエネルギーを得る。この高いエネ
ルギーを得た電子はホットエレクトロンと呼ばれ、その
一部はゲート酸化膜（３４）の障壁を飛び越えてコント
ロールゲート（３Ｂ）の高電位（１２，５Ｖ）に引かれ
てフローティングゲート（３５）に注入される。フロー
ティングゲート（３５）は電気的にマイナスの状態とな
り、この状態をデータのｒＱＪに対応させている。
の高電界により加速され、Ｐ型シリコン半導体基板（１
）の表面からゲート酸化膜（３４）へのエネルギー障壁
３．２ｅＶを超す高いエネルギーを得る。この高いエネ
ルギーを得た電子はホットエレクトロンと呼ばれ、その
一部はゲート酸化膜（３４）の障壁を飛び越えてコント
ロールゲート（３Ｂ）の高電位（１２，５Ｖ）に引かれ
てフローティングゲート（３５）に注入される。フロー
ティングゲート（３５）は電気的にマイナスの状態とな
り、この状態をデータのｒＱＪに対応させている。
メモリセルからのデータの消去は、書き込みと同様、ま
ず、高圧電源入力端子Ｖｐｐ （３９）に１２．５Ｖが
印加され、この高圧電源入力端子Ｖｐｐ （３９）から
ｎ＋＋ソース領域（４）に１２．５Ｖが供給される。一
方、コントロールゲート（３８）は接地され接地電位（
ＧＮＤ）となり、ｎ◆型トドレイン領域３）はフローテ
ィング状態にされる。この時、フローティングゲート（
３５）とｎ′″型ソース領域（４）との間のゲート酸化
膜（３４）に高電界が発生し、ゲート酸化膜（３４）の
エネルギー障壁は低くなり、フローティングゲート（３
５）からｎ１型ソース領域（４）の高電位（１２，５ｖ
）に引かれて電子が放出され、フローティングゲート（
３５）とｎゝ型リソース領域４）との間にはトンネル電
流と呼ばれる電流が流れる。この電流は７０−ティング
ゲート（３５）に蓄積されていた電荷量によるものだけ
なので、μＡ程度と非常に小さい。フローティングゲー
ト（３５）は電荷の存在しない電気的に中性の状態とな
り、この状態をデータの「１」に対応させている。
ず、高圧電源入力端子Ｖｐｐ （３９）に１２．５Ｖが
印加され、この高圧電源入力端子Ｖｐｐ （３９）から
ｎ＋＋ソース領域（４）に１２．５Ｖが供給される。一
方、コントロールゲート（３８）は接地され接地電位（
ＧＮＤ）となり、ｎ◆型トドレイン領域３）はフローテ
ィング状態にされる。この時、フローティングゲート（
３５）とｎ′″型ソース領域（４）との間のゲート酸化
膜（３４）に高電界が発生し、ゲート酸化膜（３４）の
エネルギー障壁は低くなり、フローティングゲート（３
５）からｎ１型ソース領域（４）の高電位（１２，５ｖ
）に引かれて電子が放出され、フローティングゲート（
３５）とｎゝ型リソース領域４）との間にはトンネル電
流と呼ばれる電流が流れる。この電流は７０−ティング
ゲート（３５）に蓄積されていた電荷量によるものだけ
なので、μＡ程度と非常に小さい。フローティングゲー
ト（３５）は電荷の存在しない電気的に中性の状態とな
り、この状態をデータの「１」に対応させている。
上記のような従来の不揮発性半導体記憶装置（ＥＥＦＲ
ＯＭ）では、メモリセルＡへのデータの書き込みにおい
て、フローティングゲート（３５）へのホットエレクト
ロンの注入を利用しているが、注入されるホットエレク
トロンの飽和量は次式により算出されるフローティング
ゲート（３５）の電位Ｖ、により決まる。
ＯＭ）では、メモリセルＡへのデータの書き込みにおい
て、フローティングゲート（３５）へのホットエレクト
ロンの注入を利用しているが、注入されるホットエレク
トロンの飽和量は次式により算出されるフローティング
ゲート（３５）の電位Ｖ、により決まる。
Ｃ１：フローティングゲート（３５）−半導体基板（１
）間容量 Ｃ２：フローティングゲート（３５）−コントロールゲ
ート（３８）間容量 Ｃ３＝フローティングゲート（３５）−ドレイン領域（
３）間容量 ｖｃ：コントロールゲート（３８）に供給される電位 ■。 ＝ドレイン領域（３）に供給される電位第１９図
に示したメモリセルＡへのデータの書き込みにおいては
、コントロールゲート（３８）に１２．５Ｖが、ｎ＋型
トドレイン領域３）に８ｖが供給され、フローティング
ゲート（３５）の電位ｖＦは約５■になる。このフロー
ティングゲート（３５）の電位ＶＰが約５Ｖの時には、
ホットエレクトロンの注入によりフローティングゲート
（３５）から流れ出す電流はチャネル領域（３３）を流
れる電流に比較して小さい。データの書き込みにはフロ
ーティングゲート（３５）からは数ｍＡの電流が必要で
あり、このため、チャネル領域（３３）には数１０ｍＡ
の電流を流す必要がある。しかしながら、電流供給能力
が数１０ｍＡの回路は大面積を必要とし、半導体チップ
（２６）上に形成することは困難である。そこで、デー
タの書き込みに必要な電流を確保するために、コントロ
ールゲート（３８）とｎ“型ドレイン領域（３）に供給
される高電位は、第２０図に示したように半導体チップ
（２６）上に形成された高圧電源入力端子Ｖｐｐ （３
９）から直接供給することになる。このように、単一電
源での動作が不可能である。従って電源入力端子Ｖｃｃ
（１８）と高圧電源入力端子ｖＰＰ （３９）の２電
源を備えたフラッシュ型ＥＥＰＲＯＭを用いてプリント
基板上のシステムを構成する場合、電源端子周辺の設計
・製造が複雑になる他、システムに組み込んだままの状
態でのプログラムやデータの書き換えが困難になる等、
非常に使いにくいという問題点があった。
）間容量 Ｃ２：フローティングゲート（３５）−コントロールゲ
ート（３８）間容量 Ｃ３＝フローティングゲート（３５）−ドレイン領域（
３）間容量 ｖｃ：コントロールゲート（３８）に供給される電位 ■。 ＝ドレイン領域（３）に供給される電位第１９図
に示したメモリセルＡへのデータの書き込みにおいては
、コントロールゲート（３８）に１２．５Ｖが、ｎ＋型
トドレイン領域３）に８ｖが供給され、フローティング
ゲート（３５）の電位ｖＦは約５■になる。このフロー
ティングゲート（３５）の電位ＶＰが約５Ｖの時には、
ホットエレクトロンの注入によりフローティングゲート
（３５）から流れ出す電流はチャネル領域（３３）を流
れる電流に比較して小さい。データの書き込みにはフロ
ーティングゲート（３５）からは数ｍＡの電流が必要で
あり、このため、チャネル領域（３３）には数１０ｍＡ
の電流を流す必要がある。しかしながら、電流供給能力
が数１０ｍＡの回路は大面積を必要とし、半導体チップ
（２６）上に形成することは困難である。そこで、デー
タの書き込みに必要な電流を確保するために、コントロ
ールゲート（３８）とｎ“型ドレイン領域（３）に供給
される高電位は、第２０図に示したように半導体チップ
（２６）上に形成された高圧電源入力端子Ｖｐｐ （３
９）から直接供給することになる。このように、単一電
源での動作が不可能である。従って電源入力端子Ｖｃｃ
（１８）と高圧電源入力端子ｖＰＰ （３９）の２電
源を備えたフラッシュ型ＥＥＰＲＯＭを用いてプリント
基板上のシステムを構成する場合、電源端子周辺の設計
・製造が複雑になる他、システムに組み込んだままの状
態でのプログラムやデータの書き換えが困難になる等、
非常に使いにくいという問題点があった。
さらに、メモリセルへのデータの書き込みにおいて、ｎ
＋型トドレイン領域３）近傍の高電界により加速され、
高いエネルギーを得たホットエレクトロンの一部は、シ
リコンの格子と衝突電離を起こし電子・正孔対な多数生
成する。生成された電子は、大部分がｎ９型ドレイン領
域（３）に流れ込むが、一部はアバランシェホットキャ
リアと呼ばれ、必ずしもゲート酸化膜（３４）のエネル
ギー障壁を越えるエネルギーを持たなくとも、コントロ
ールゲート（３８）の高電位に引かれてゲート酸化膜（
３４）中に注入される。注入された電子はゲート酸化＠
（３４）中のトラップ準位に少しずつ捕獲される。この
トラップには、もともと正の電荷を持ったものと電気的
に中性のものがあり、正のトラップに電子が捕まると電
気的に中性になってしまい、中性のトラップに捕まる負
電荷が生じる。このため電子が捕まらない初期状態と比
べると、捕まった後のケート酸化膜（３４）中の電荷は
負の方向に向かい、しきい値電圧は上昇してゲート酸化
膜（３４）を劣化させる。一方、生成された正孔は、大
部分がＰ型シリコン半導体基板（１）を流れ基板電流と
なるが、一部は電子と同様にアバランシェホットキャリ
アと呼ばれ、ゲート酸化膜（３４）中に注入される。注
入された正孔はＰ型シリコン半導体基板（１）とゲート
酸化膜（３４）の境界面を通過することにより界面準位
を発生させ、相互コンダクタンスを低下させる。さらに
、この界面準位に電子が捕まり負電荷を増加させ、しき
い値電圧の上昇が進むと、ゲート酸化膜（３４）の劣化
はその度合を増し、ついにはメモリセルとして正常な動
作を示さなくなり破壊を起こす。このように、従って従
来のフラッシュ型ＥＥＰＲＯＭにおいては、データの書
き換えによってゲート酸化膜（３４）が劣化し破壊を起
こす状態のようになるので、メモリセルへのデータの書
き換え回数は１０２〜１０３回に制限され、非常に使い
にくいという問題点があった。
＋型トドレイン領域３）近傍の高電界により加速され、
高いエネルギーを得たホットエレクトロンの一部は、シ
リコンの格子と衝突電離を起こし電子・正孔対な多数生
成する。生成された電子は、大部分がｎ９型ドレイン領
域（３）に流れ込むが、一部はアバランシェホットキャ
リアと呼ばれ、必ずしもゲート酸化膜（３４）のエネル
ギー障壁を越えるエネルギーを持たなくとも、コントロ
ールゲート（３８）の高電位に引かれてゲート酸化膜（
３４）中に注入される。注入された電子はゲート酸化＠
（３４）中のトラップ準位に少しずつ捕獲される。この
トラップには、もともと正の電荷を持ったものと電気的
に中性のものがあり、正のトラップに電子が捕まると電
気的に中性になってしまい、中性のトラップに捕まる負
電荷が生じる。このため電子が捕まらない初期状態と比
べると、捕まった後のケート酸化膜（３４）中の電荷は
負の方向に向かい、しきい値電圧は上昇してゲート酸化
膜（３４）を劣化させる。一方、生成された正孔は、大
部分がＰ型シリコン半導体基板（１）を流れ基板電流と
なるが、一部は電子と同様にアバランシェホットキャリ
アと呼ばれ、ゲート酸化膜（３４）中に注入される。注
入された正孔はＰ型シリコン半導体基板（１）とゲート
酸化膜（３４）の境界面を通過することにより界面準位
を発生させ、相互コンダクタンスを低下させる。さらに
、この界面準位に電子が捕まり負電荷を増加させ、しき
い値電圧の上昇が進むと、ゲート酸化膜（３４）の劣化
はその度合を増し、ついにはメモリセルとして正常な動
作を示さなくなり破壊を起こす。このように、従って従
来のフラッシュ型ＥＥＰＲＯＭにおいては、データの書
き換えによってゲート酸化膜（３４）が劣化し破壊を起
こす状態のようになるので、メモリセルへのデータの書
き換え回数は１０２〜１０３回に制限され、非常に使い
にくいという問題点があった。
この発明は上記のような問題点を解消するためになされ
たものであり、単一電源で動作が可能で、かつ、データ
の書き換え回数の増大された半導体記憶装置を得ること
を目的としている。
たものであり、単一電源で動作が可能で、かつ、データ
の書き換え回数の増大された半導体記憶装置を得ること
を目的としている。
この発明に係る半導体記憶装置は、ソース領域とドレイ
ン領域との間に形成される第１のチャネル領域上に第１
の絶縁膜を介して形成された第１のコントロールゲート
と、第２のチャネル領域上のソース領域側上の第２の絶
縁膜及び第１のコントロールゲートの表面上の第１の層
間絶縁膜を介して形成されたフローティングゲートと、
フローティングゲートの表面に対向して絶縁膜を介して
形成された第２のコントロールゲートと、第１及び第２
のコントロールゲートの第１ＥＬび第２のチャネル領域
と直交する一端部間を接続し、フローティングゲートの
第１及び第２のチャネル領域に並行方向と直交する一端
面と絶縁膜を介して対向して形成された第３のコントロ
ールゲートとを備えたものである。
ン領域との間に形成される第１のチャネル領域上に第１
の絶縁膜を介して形成された第１のコントロールゲート
と、第２のチャネル領域上のソース領域側上の第２の絶
縁膜及び第１のコントロールゲートの表面上の第１の層
間絶縁膜を介して形成されたフローティングゲートと、
フローティングゲートの表面に対向して絶縁膜を介して
形成された第２のコントロールゲートと、第１及び第２
のコントロールゲートの第１ＥＬび第２のチャネル領域
と直交する一端部間を接続し、フローティングゲートの
第１及び第２のチャネル領域に並行方向と直交する一端
面と絶縁膜を介して対向して形成された第３のコントロ
ールゲートとを備えたものである。
また、この発明に係るＭＯＳ型半導体記憶装置の製造方
法は、ソース領域とドレイン領域との間に形成される第
１のチャネル領域上に第１の絶縁膜を介して第１のコン
トロールゲートを、第２のチャネル領域上の第２の絶縁
膜及び第１のコントロールゲートの表面の上の第１の層
間絶縁膜を介してフローティングゲートをこのフローテ
ィングゲートの表面上に対向して絶縁膜を介して第３の
コントロールゲートをそれぞれ形成し、第１及び第２の
コントロールゲートの第１及び第２のチャネル領域と直
交する一端部間を接続し、かつ、フローティングゲート
の第１及び第２のチャネル領域と直交する端面と絶縁膜
を介して対向する第３のコントロールゲートを形成する
ものである。
法は、ソース領域とドレイン領域との間に形成される第
１のチャネル領域上に第１の絶縁膜を介して第１のコン
トロールゲートを、第２のチャネル領域上の第２の絶縁
膜及び第１のコントロールゲートの表面の上の第１の層
間絶縁膜を介してフローティングゲートをこのフローテ
ィングゲートの表面上に対向して絶縁膜を介して第３の
コントロールゲートをそれぞれ形成し、第１及び第２の
コントロールゲートの第１及び第２のチャネル領域と直
交する一端部間を接続し、かつ、フローティングゲート
の第１及び第２のチャネル領域と直交する端面と絶縁膜
を介して対向する第３のコントロールゲートを形成する
ものである。
（作用〕
上記のように構成された半導体記憶装置においては、第
１ないし第３のコントロールケートにて構成されるコン
トロールゲートがフローティングゲートの少なくとも表
面、裏面及び一端面と対向し、コントロールゲートとフ
ローティングゲートとの容量カップリングが大きく取れ
、データの書き込み時にフローティングゲートの電位を
押し上げるように機能する。
１ないし第３のコントロールケートにて構成されるコン
トロールゲートがフローティングゲートの少なくとも表
面、裏面及び一端面と対向し、コントロールゲートとフ
ローティングゲートとの容量カップリングが大きく取れ
、データの書き込み時にフローティングゲートの電位を
押し上げるように機能する。
また、上記の様に構成された半導体記憶装置の製造方法
においては、第１のコントロールゲート、フローティン
グゲート及び第２のコントロールゲートを順次積層形成
し、第１及び第２のコントロールゲートの第１及び第２
のチャネル領域と直交する一端部を接続する第３のコン
トロールゲートを形成するため、複雑な製造工程を施す
ことなく、フローティングゲートを電気的に接続された
第１及び第２のコントロールゲートにて挟むように形成
せしめる。
においては、第１のコントロールゲート、フローティン
グゲート及び第２のコントロールゲートを順次積層形成
し、第１及び第２のコントロールゲートの第１及び第２
のチャネル領域と直交する一端部を接続する第３のコン
トロールゲートを形成するため、複雑な製造工程を施す
ことなく、フローティングゲートを電気的に接続された
第１及び第２のコントロールゲートにて挟むように形成
せしめる。
第１図はこの発明の一実施例を示し、図において、（５
）は前記ｎ４″型ドレイン領域（３）に隣接した領域に
、砒素を加速電圧１５０ＫｅＶ、ドーズ量５ Ｘ １０
１４ｃｍ−２の条件でイオン注入を行ない形成された濃
度１×１０１９ＣＩ１１−３のｎ−型トレイン領域、（
６）は前記ｎ１型ソース領域（４）と前記ｎ−型ドレイ
ン（５）との間の前記ｎ＋型リソース領域４）側に形成
された第１チヤネル領域、（７）は前記ｎ１型ソース領
域（４）と前記ｎ型ドレイン領域（５）との間の前記ｎ
−型ドレイン領域（５）側に前記第１チヤネル領域（６
）と隣接して形成された第２チヤネル領域で第１チヤネ
ル領域（７）とでメモリセルＡとしてのチャネル領域を
形成する。（８）は前記第２チヤネル領域（７）上に形
成された厚さ１００人のトンネル酸化膜、（９）は前記
Ｐ型シリコン半導体基板（１）の−主面の前言己フィー
ルド酸化膜（２）及び前記トンネル酸化膜（８）を除く
領域に形成された厚さ約３００人の熱酸化膜、（１０）
は前記第１チヤネル領域（６）上に前記熱酸化膜（９）
を介し、その一端が前記熱酸化膜（９）を介して前記ｎ
＋型リソース領域４）の一部の領域と里なり、前記第１
チヤネル領域（６）と直交する方向の両端が前Ｂ６ ｐ
型シリコン半導体基板（１）の主面に前記フィールド酸
化＠（２）を介して形成された多結晶シリコン層から成
るコントロールゲートの第１層目、（１１）はこのコン
トロールゲートの第１層目（１０）の表面及び前記第１
チヤネル領域（６）と直交する方向の側面に形成された
層間酸化膜、（１２）はこの層間酸化膜（１１）の表面
に形成された層間窒化膜、（１３）は前記第２チヤネル
領域（７）上に前記トンネル酸化膜（８）を介し、前記
コントロールゲートの第１層目（１０）の前記第１チヤ
ネル領域（６）と直交する方向の側面の内前記第２チャ
ネル領域（７）側の側面に前記層間酸化膜（１１）を介
し、かつ、前記コントロールゲートの第１層目（１０）
の表面の所定の領域に対向して前記層間酸化膜（１１）
及び前記層間窒化膜（１２）を介して形成された多結晶
シリコン層から成るフローティングゲート、（１４）は
このフローティングゲート（１３）のの表面及び全側面
に形成された層間酸化膜、（１５）は前記層間酸化膜（
１４）の表面に形成された層間窒化膜、（１６）は前記
Ｐ型シリコン半導体基板（１）の一主面の前記コントロ
ールゲートの第１層目（１０）及び前記フローティング
ゲート（１３）が形成された領域を除く領域に前記熱酸
化膜（９）を介し、前記コントロールゲートの第１層目
（１０）の前記第１チヤネル領域（６）と直交する方向
の側面の内前記Ｎ＋型ソース領域（４）側の側面に前記
層間酸化膜（１１）を介し、前記コントロールゲートの
第１層目（１ｏ）の表面の内前記フローティングゲー）
（１３）と重なり合わない領域に対向して前記層間酸化
膜（１１）及び前記層間窒化膜（１２）を介して形成さ
れ、前記フローティングゲート（１３）の全側面に前記
層間酸化膜（１４）を介し、前記フローティングゲート
（１３）の表面に前記層間酸化膜（１４’）及び前記層
間窒化膜（１５）を介して形成され、かつ、前記第１チ
ヤネル領域（６）の延長方向にその両端が延在され前記
Ｐ型シリコン半導体基板（１）の−主面に前記フィール
ド酸化膜（２）を介して形成された多結晶シリコン層か
ら成るコントロールゲートの第２層目で、同一行に設け
られたメモリセルの二層目のコントロールゲートと一体
的に形成され、コントロール信号を伝達するコントロー
ルラインの一部である。（１７）は前記Ｐ型シリコン半
導体基板（１）の−主面に前記フィールド酸化膜（２）
を介し、前記コントロールゲートの第１層目（１０）及
び前記コントロールゲートの第２層目（１６）の前記第
１チヤネル領域（６）と並行方向の側面を接続する多結
晶シリコン層から成るコントロールゲートの側壁部であ
る。
）は前記ｎ４″型ドレイン領域（３）に隣接した領域に
、砒素を加速電圧１５０ＫｅＶ、ドーズ量５ Ｘ １０
１４ｃｍ−２の条件でイオン注入を行ない形成された濃
度１×１０１９ＣＩ１１−３のｎ−型トレイン領域、（
６）は前記ｎ１型ソース領域（４）と前記ｎ−型ドレイ
ン（５）との間の前記ｎ＋型リソース領域４）側に形成
された第１チヤネル領域、（７）は前記ｎ１型ソース領
域（４）と前記ｎ型ドレイン領域（５）との間の前記ｎ
−型ドレイン領域（５）側に前記第１チヤネル領域（６
）と隣接して形成された第２チヤネル領域で第１チヤネ
ル領域（７）とでメモリセルＡとしてのチャネル領域を
形成する。（８）は前記第２チヤネル領域（７）上に形
成された厚さ１００人のトンネル酸化膜、（９）は前記
Ｐ型シリコン半導体基板（１）の−主面の前言己フィー
ルド酸化膜（２）及び前記トンネル酸化膜（８）を除く
領域に形成された厚さ約３００人の熱酸化膜、（１０）
は前記第１チヤネル領域（６）上に前記熱酸化膜（９）
を介し、その一端が前記熱酸化膜（９）を介して前記ｎ
＋型リソース領域４）の一部の領域と里なり、前記第１
チヤネル領域（６）と直交する方向の両端が前Ｂ６ ｐ
型シリコン半導体基板（１）の主面に前記フィールド酸
化＠（２）を介して形成された多結晶シリコン層から成
るコントロールゲートの第１層目、（１１）はこのコン
トロールゲートの第１層目（１０）の表面及び前記第１
チヤネル領域（６）と直交する方向の側面に形成された
層間酸化膜、（１２）はこの層間酸化膜（１１）の表面
に形成された層間窒化膜、（１３）は前記第２チヤネル
領域（７）上に前記トンネル酸化膜（８）を介し、前記
コントロールゲートの第１層目（１０）の前記第１チヤ
ネル領域（６）と直交する方向の側面の内前記第２チャ
ネル領域（７）側の側面に前記層間酸化膜（１１）を介
し、かつ、前記コントロールゲートの第１層目（１０）
の表面の所定の領域に対向して前記層間酸化膜（１１）
及び前記層間窒化膜（１２）を介して形成された多結晶
シリコン層から成るフローティングゲート、（１４）は
このフローティングゲート（１３）のの表面及び全側面
に形成された層間酸化膜、（１５）は前記層間酸化膜（
１４）の表面に形成された層間窒化膜、（１６）は前記
Ｐ型シリコン半導体基板（１）の一主面の前記コントロ
ールゲートの第１層目（１０）及び前記フローティング
ゲート（１３）が形成された領域を除く領域に前記熱酸
化膜（９）を介し、前記コントロールゲートの第１層目
（１０）の前記第１チヤネル領域（６）と直交する方向
の側面の内前記Ｎ＋型ソース領域（４）側の側面に前記
層間酸化膜（１１）を介し、前記コントロールゲートの
第１層目（１ｏ）の表面の内前記フローティングゲー）
（１３）と重なり合わない領域に対向して前記層間酸化
膜（１１）及び前記層間窒化膜（１２）を介して形成さ
れ、前記フローティングゲート（１３）の全側面に前記
層間酸化膜（１４）を介し、前記フローティングゲート
（１３）の表面に前記層間酸化膜（１４’）及び前記層
間窒化膜（１５）を介して形成され、かつ、前記第１チ
ヤネル領域（６）の延長方向にその両端が延在され前記
Ｐ型シリコン半導体基板（１）の−主面に前記フィール
ド酸化膜（２）を介して形成された多結晶シリコン層か
ら成るコントロールゲートの第２層目で、同一行に設け
られたメモリセルの二層目のコントロールゲートと一体
的に形成され、コントロール信号を伝達するコントロー
ルラインの一部である。（１７）は前記Ｐ型シリコン半
導体基板（１）の−主面に前記フィールド酸化膜（２）
を介し、前記コントロールゲートの第１層目（１０）及
び前記コントロールゲートの第２層目（１６）の前記第
１チヤネル領域（６）と並行方向の側面を接続する多結
晶シリコン層から成るコントロールゲートの側壁部であ
る。
次に、上記のように構成された電気的にデータの書き込
み及び消去を行なうメモリセルの製造方法を第２図〜第
１５図を用いて説明する。
み及び消去を行なうメモリセルの製造方法を第２図〜第
１５図を用いて説明する。
まず、第２図に示すように、濃度１ ｘ １０”ｃｍ−
３比抵抗１０Ω・ｃＩＩのＰ型シリコン半導体基板（１
）の−主面上全面に、厚さ３００人熱酸化膜（９）、シ
リコン窒化膜（４１）、レジスト（４２）を順に積層し
て形成する。
３比抵抗１０Ω・ｃＩＩのＰ型シリコン半導体基板（１
）の−主面上全面に、厚さ３００人熱酸化膜（９）、シ
リコン窒化膜（４１）、レジスト（４２）を順に積層し
て形成する。
次に、第３図に示すように、素子を形成する領域上にレ
ジスト（４２）のパターンが残るようにレジスト（４２
）を写真蝕刻法によりパターニングする。続いて、レジ
スト（４２）のパターンを用いてシリコン窒化膜（４１
）のパターニングを行なう。その後、レジスト（４２）
のパターンを除去する。
ジスト（４２）のパターンが残るようにレジスト（４２
）を写真蝕刻法によりパターニングする。続いて、レジ
スト（４２）のパターンを用いてシリコン窒化膜（４１
）のパターニングを行なう。その後、レジスト（４２）
のパターンを除去する。
次に、第４図に示すように、パターニングされたシリコ
ン窒化膜（４１）をマスクにしてＰ型シリコン半導体基
板（１）の−主面に選択的に酸化を行ない、フィールド
酸化膜（２）を形成する。
ン窒化膜（４１）をマスクにしてＰ型シリコン半導体基
板（１）の−主面に選択的に酸化を行ない、フィールド
酸化膜（２）を形成する。
その後、シリコン窒化膜（４１）を除去する。
次に、第５図に示すように、形成すべきソース／ドレイ
ン領域を除く熱酸化膜（９）上にレジスト（４３）のパ
ターンを形成する。続いて、レジスト（４３）のパター
ンをマスクにしてＰ型シリコン半導体基板（１）の−主
面に、砒素を加速電圧３０〜４０ＫｅＶ１ ドーズ量４
Ｘ １０１５ｃｍ−２の条件でイオン注入を行ない、
濃度Ｉ Ｘ １０”ｃｍ−３のｎゝ型トドレイン領域３
）及びｎ”型ソース領域（４）を形成する。その後、レ
ジスト（４３）のパターンを除去する。
ン領域を除く熱酸化膜（９）上にレジスト（４３）のパ
ターンを形成する。続いて、レジスト（４３）のパター
ンをマスクにしてＰ型シリコン半導体基板（１）の−主
面に、砒素を加速電圧３０〜４０ＫｅＶ１ ドーズ量４
Ｘ １０１５ｃｍ−２の条件でイオン注入を行ない、
濃度Ｉ Ｘ １０”ｃｍ−３のｎゝ型トドレイン領域３
）及びｎ”型ソース領域（４）を形成する。その後、レ
ジスト（４３）のパターンを除去する。
次に、第６図に示すように、Ｐ型シリコン半導体基板（
１）の−主面上全面にＣＶＤ法により多結晶シリコン層
を形成し、その一部が熱酸化膜（９）を介してｎ′″′
″−ス領域（４）の１部の領域上に残るように、ｎ＋型
型トレイ領領域３）とｎ′″′″−ス領域（４）を結ぶ
方向と直交する方向にエツチングを行ない、コントロー
ルゲートの第１層目（１０）を形成する。続いて、コン
トロールゲートの第１層目（１０）の表面及びｎ＋型ト
ドレイン領域３）とｎ′″′″−ス領域（４）を結ぶ方
向と直交する方向の側面に層間酸化膜（１１）を形成し
、この層間酸化膜（１１）の上表面に層間窒化膜（１２
）を形成する。ここで、ｎ＋型トドレイン領域３）とｎ
＋型リソース領域４）との間のコントロールゲートの第
１層目（１０）直下の領域を第１チヤネル領域（６）と
する。
１）の−主面上全面にＣＶＤ法により多結晶シリコン層
を形成し、その一部が熱酸化膜（９）を介してｎ′″′
″−ス領域（４）の１部の領域上に残るように、ｎ＋型
型トレイ領領域３）とｎ′″′″−ス領域（４）を結ぶ
方向と直交する方向にエツチングを行ない、コントロー
ルゲートの第１層目（１０）を形成する。続いて、コン
トロールゲートの第１層目（１０）の表面及びｎ＋型ト
ドレイン領域３）とｎ′″′″−ス領域（４）を結ぶ方
向と直交する方向の側面に層間酸化膜（１１）を形成し
、この層間酸化膜（１１）の上表面に層間窒化膜（１２
）を形成する。ここで、ｎ＋型トドレイン領域３）とｎ
＋型リソース領域４）との間のコントロールゲートの第
１層目（１０）直下の領域を第１チヤネル領域（６）と
する。
次に、第７図に示すように、熱酸化膜（９）の内コント
ロールゲートの第１層目（１０）か形成された領域を除
く領域をエツチングし、厚さ１００人のトンネル酸化膜
（８）を形成する。
ロールゲートの第１層目（１０）か形成された領域を除
く領域をエツチングし、厚さ１００人のトンネル酸化膜
（８）を形成する。
次に、第８図に示すように、Ｐ型シリコン半導体基板（
１）の−主面上全面にＣＶＤ法により多結晶シリコン層
を形成し、その一端が第１チヤネル領域（６）とｎ′″
型ドリドレイン領域）の間上のトンネル酸化膜（８）に
接し、層間酸化膜（１１）を介してコントロールゲート
の第１層目（１０）の第１チヤネル領域（６）と直交す
る方向の側面の内ｎ０型ドレイン領域（３）側の側面に
残るように、かつ、層間酸化＠（１１）及び層間窒化膜
（１２）を介してコントロールゲートの第１層目（１０
）の表面の所定の領域に対向して残るようにエツチング
を行ない、フローティングゲート（１３）を形成する。
１）の−主面上全面にＣＶＤ法により多結晶シリコン層
を形成し、その一端が第１チヤネル領域（６）とｎ′″
型ドリドレイン領域）の間上のトンネル酸化膜（８）に
接し、層間酸化膜（１１）を介してコントロールゲート
の第１層目（１０）の第１チヤネル領域（６）と直交す
る方向の側面の内ｎ０型ドレイン領域（３）側の側面に
残るように、かつ、層間酸化＠（１１）及び層間窒化膜
（１２）を介してコントロールゲートの第１層目（１０
）の表面の所定の領域に対向して残るようにエツチング
を行ない、フローティングゲート（１３）を形成する。
ここで、ｎ１型ドレイン領域（３）と第１チヤネル領域
（６）との間のフローティングゲート（１３）直下の領
域を第１チヤネル領域（６）と隣接した第２チヤネル領
域（７）とする。
（６）との間のフローティングゲート（１３）直下の領
域を第１チヤネル領域（６）と隣接した第２チヤネル領
域（７）とする。
次に、第９図に示すように、形成すべき低濃度ドレイン
領域を除くＰ型シリコン半導体基板（１）の−主面上に
レジスト（４４）のパターンを形成する。続いて、レジ
スト（４４）のパターンをマスクにしてＰ型シリコン半
導体基板（１）の−主面に、砒素を加速電圧１５０Ｋｅ
Ｖ、ドーズ量５ Ｘ １０”ｃ１２の条件でイオン注入
を行ない、濃度Ｉ Ｘ １０”ｃｍ−”のｎ−型ドレイ
ン領域（５）を形成する。このｎ−型トレイン領域（５
）はｎ ″型トレイン領域（３）周辺でのリーク電流を
抑え、トンネル電流による電子の注入を助けることにな
る。その後、レジスト（４４）のパターンを除去する。
領域を除くＰ型シリコン半導体基板（１）の−主面上に
レジスト（４４）のパターンを形成する。続いて、レジ
スト（４４）のパターンをマスクにしてＰ型シリコン半
導体基板（１）の−主面に、砒素を加速電圧１５０Ｋｅ
Ｖ、ドーズ量５ Ｘ １０”ｃ１２の条件でイオン注入
を行ない、濃度Ｉ Ｘ １０”ｃｍ−”のｎ−型ドレイ
ン領域（５）を形成する。このｎ−型トレイン領域（５
）はｎ ″型トレイン領域（３）周辺でのリーク電流を
抑え、トンネル電流による電子の注入を助けることにな
る。その後、レジスト（４４）のパターンを除去する。
次に、第１０図に示すように、トンネル酸化膜（８）の
内フローティングゲート（１３）が形成された領域を除
く領域上に再度、熱酸化膜（９）を、フローティングゲ
ート（１３）の表面と全側面に層間酸化膜（１４）を形
成し、この層間酸化膜（１４）の上表面に層間窒化膜（
１５）を形成する。
内フローティングゲート（１３）が形成された領域を除
く領域上に再度、熱酸化膜（９）を、フローティングゲ
ート（１３）の表面と全側面に層間酸化膜（１４）を形
成し、この層間酸化膜（１４）の上表面に層間窒化膜（
１５）を形成する。
次に、第１１図に示すように、Ｐ型シリコン半導体基板
（１）の−主面上全面にＣＶＤ法によりコントロールゲ
ートの第２層目（１６）となる多結晶シリコン層を形成
する。
（１）の−主面上全面にＣＶＤ法によりコントロールゲ
ートの第２層目（１６）となる多結晶シリコン層を形成
する。
次に、第１２図に示すように、フィールド酸化膜（２）
上において、コントロールゲートの第２層目（１６）が
層間酸化膜（１１）及び層間窒化膜（１２）を介してコ
ントロールゲートの第１層目（１０）と重なる部分を残
すように、コントロールゲートの第１層目（１０）とコ
ントロールゲートの第２層目（１６）を同時に第１チヤ
ネル領域（６）と並行方向にエツチングする。
上において、コントロールゲートの第２層目（１６）が
層間酸化膜（１１）及び層間窒化膜（１２）を介してコ
ントロールゲートの第１層目（１０）と重なる部分を残
すように、コントロールゲートの第１層目（１０）とコ
ントロールゲートの第２層目（１６）を同時に第１チヤ
ネル領域（６）と並行方向にエツチングする。
次に、第１３図に示すように、Ｐ型シリコン半導体基板
（１）の−主面上全面にＣＶＤ法により多結晶シリコン
層（４５）を形成する。
（１）の−主面上全面にＣＶＤ法により多結晶シリコン
層（４５）を形成する。
次に、第１４図に示すように、多結晶シリコン層（４５
）の第１チヤネル領域（６）と並行方向の両端がフィー
ルド酸化膜（２）に接し１、コントロールゲートの第１
層目（１０）とコントロールゲートの第２層目（１６）
を接続する部分を残すように、かつ、フィールド酸化膜
（２）で隔てられた隣り合うコントロールゲート（図示
せず）と接することなく、多結晶シリコン層（４５）を
エツチングし、コントロールゲートの側壁部（１７）を
形成する。
）の第１チヤネル領域（６）と並行方向の両端がフィー
ルド酸化膜（２）に接し１、コントロールゲートの第１
層目（１０）とコントロールゲートの第２層目（１６）
を接続する部分を残すように、かつ、フィールド酸化膜
（２）で隔てられた隣り合うコントロールゲート（図示
せず）と接することなく、多結晶シリコン層（４５）を
エツチングし、コントロールゲートの側壁部（１７）を
形成する。
次に、第１５図に示すように、Ｐ型シリコン半導体基板
（１）の−主面上全面にＰＳＧ膜（４６）を形成する。
（１）の−主面上全面にＰＳＧ膜（４６）を形成する。
ソノ後、ＰＳＧ膜（４６）にコンタクトホール（図示せ
ず）を設け、アルミニウム金属で配線を行なうと、電気
的に書き込み及び消去が可能なｎチャネルのメモリセル
が完成する。
ず）を設け、アルミニウム金属で配線を行なうと、電気
的に書き込み及び消去が可能なｎチャネルのメモリセル
が完成する。
第１図のように構成されたメモリセルにおいては、第１
９図に示したメモリセルと比較して、層間酸化膜（１１
）、（１４）及び層間窒化膜（１２）、（１５）を介し
てフローティングゲート（１３）とコントロールゲート
（１ｏ）、（１６）、（１７）が接する面積は拡大し、
トンネル酸化膜（８）を介してフローティングゲート（
１３）とＰ型シリコン半導体基板（１）が接する面積は
縮小する。このため、フローティングゲート−コントロ
ールゲート問答Ｉｃ２は増大し、フローティングゲート
−半導体基板間容量Ｃ１は減少して、コントロールゲー
ト（１ｏ）、（１６）、（１７）がらフローティングゲ
ート（１３）への容量カップリングが大きく取れること
になり、データの書き込み時にフローティングゲート（
１３）の電位ｖｌ−を押し上げることになる。
９図に示したメモリセルと比較して、層間酸化膜（１１
）、（１４）及び層間窒化膜（１２）、（１５）を介し
てフローティングゲート（１３）とコントロールゲート
（１ｏ）、（１６）、（１７）が接する面積は拡大し、
トンネル酸化膜（８）を介してフローティングゲート（
１３）とＰ型シリコン半導体基板（１）が接する面積は
縮小する。このため、フローティングゲート−コントロ
ールゲート問答Ｉｃ２は増大し、フローティングゲート
−半導体基板間容量Ｃ１は減少して、コントロールゲー
ト（１ｏ）、（１６）、（１７）がらフローティングゲ
ート（１３）への容量カップリングが大きく取れること
になり、データの書き込み時にフローティングゲート（
１３）の電位ｖｌ−を押し上げることになる。
したがって、メモリセルへのデータの書き込みにおいて
は、高電位（１５Ｖ）がコントロールゲート（１ｏ）、
（１６）、（１７）に供給され、ｎ＋型型トレイ領領域
３）とｎ＋＋ソース領域（４）が接地され接地電位（Ｇ
ＮＤ）になると、フローティングゲート（１３）の電位
ｖＰは約１０Ｖになり、ｎ＋＋ドレイン領域（３）から
れ−型ドレイン領域（５）を経てフローティングゲート
（１３）に向けて電子が移動し、第２チヤネル領域（７
）には電流が流れ出す。フローティングゲート（１３）
と第２チヤネル領域（７）との間のトンネル酸化膜（８
）には高電界が発生し、トンネル酸化膜（８）のエネル
ギー障壁は低くなり、第２チヤネル領域（７）に移動し
た電子はこのエネルギー障壁を飛び越えてコントロール
ゲート（１０）、（１６）、（１７）の高電位（１５Ｖ
）に引かれてフローティングゲート（１３）に注入され
、フローティングゲート（１３）は電気的にマイナスの
状態となる。ここで、フローティングゲート（１３）と
ｎ′″型ドリドレイン領域）との間にはトンネル電流（
μＡ）が流れる。この電流はフローティングゲート（１
３）へ蓄積する電荷量によるものだけなのでμＡ程度と
非常に小さな電流で十分であり、方、第１チヤネル領域
（６）には電流紘流れない。
は、高電位（１５Ｖ）がコントロールゲート（１ｏ）、
（１６）、（１７）に供給され、ｎ＋型型トレイ領領域
３）とｎ＋＋ソース領域（４）が接地され接地電位（Ｇ
ＮＤ）になると、フローティングゲート（１３）の電位
ｖＰは約１０Ｖになり、ｎ＋＋ドレイン領域（３）から
れ−型ドレイン領域（５）を経てフローティングゲート
（１３）に向けて電子が移動し、第２チヤネル領域（７
）には電流が流れ出す。フローティングゲート（１３）
と第２チヤネル領域（７）との間のトンネル酸化膜（８
）には高電界が発生し、トンネル酸化膜（８）のエネル
ギー障壁は低くなり、第２チヤネル領域（７）に移動し
た電子はこのエネルギー障壁を飛び越えてコントロール
ゲート（１０）、（１６）、（１７）の高電位（１５Ｖ
）に引かれてフローティングゲート（１３）に注入され
、フローティングゲート（１３）は電気的にマイナスの
状態となる。ここで、フローティングゲート（１３）と
ｎ′″型ドリドレイン領域）との間にはトンネル電流（
μＡ）が流れる。この電流はフローティングゲート（１
３）へ蓄積する電荷量によるものだけなのでμＡ程度と
非常に小さな電流で十分であり、方、第１チヤネル領域
（６）には電流紘流れない。
また、メモリセルからのデータの消去には、高電位（１
５Ｖ）がｎ′″型ドリドレイン領域）に供給され、コン
トロールゲート（１０） （１６） （１７）が接地され接地電位（ＧＮＤ）
になり、ｎ９型ソース領域（４）がフローティング状態
にされると、書き込みと同様、フローティングゲート（
１３）と第２チヤネル領域（７）との間のトンネル酸化
膜（８″）に高電界が発生する。トンネル酸化膜（８）
のエネルギー障壁は低くなり、フローティングゲート（
１３）に蓄積されていた電子はこのエネルギー障壁を飛
び越えてｎ＋型トドレイン領域３）の高電位（１５Ｖ）
に引かれて第２チヤネル領域（７）に放出され、フロー
ティングゲート（１３）は電荷の存在しない電気的に中
性の状態となる。第２チヤネル領域（７）に放出された
電子はｎ−型ドレイン領域（５）を経てｎ＋型トドレイ
ン領域３）に向けて移動する。ここで、フローティング
ゲート（１３）とれ＋型ドレイン領域（３）との間には
トンネル電流（μＡ）が流れる。この電流はフローティ
ングゲート（１３）に蓄積されていた電荷量によるもの
だけなのでμＡ程度と非常に小さく、一方、第１チヤネ
ル領域（６）には電流は流れない。
５Ｖ）がｎ′″型ドリドレイン領域）に供給され、コン
トロールゲート（１０） （１６） （１７）が接地され接地電位（ＧＮＤ）
になり、ｎ９型ソース領域（４）がフローティング状態
にされると、書き込みと同様、フローティングゲート（
１３）と第２チヤネル領域（７）との間のトンネル酸化
膜（８″）に高電界が発生する。トンネル酸化膜（８）
のエネルギー障壁は低くなり、フローティングゲート（
１３）に蓄積されていた電子はこのエネルギー障壁を飛
び越えてｎ＋型トドレイン領域３）の高電位（１５Ｖ）
に引かれて第２チヤネル領域（７）に放出され、フロー
ティングゲート（１３）は電荷の存在しない電気的に中
性の状態となる。第２チヤネル領域（７）に放出された
電子はｎ−型ドレイン領域（５）を経てｎ＋型トドレイ
ン領域３）に向けて移動する。ここで、フローティング
ゲート（１３）とれ＋型ドレイン領域（３）との間には
トンネル電流（μＡ）が流れる。この電流はフローティ
ングゲート（１３）に蓄積されていた電荷量によるもの
だけなのでμＡ程度と非常に小さく、一方、第１チヤネ
ル領域（６）には電流は流れない。
すなわち、メモリセルへのデータの書き込みにおいて、
フローティングゲート（１３）への電子の注入には消去
と同様、トンネル電流を利用しているので、第２チヤネ
ル領域（７）にμＡ程度の電流が流れるだけであり、一
方、ｎ＋型トドレイン領域３）からｎ−型ドレイン領域
（５）を経てｎ＋＋ソース領域（４）に向けて移動する
電子は存在せず、第１チヤネル領域（６）及び第２チヤ
ネル領域（７）にてシリコンの格子と衝突電離を起こす
ことはない。
フローティングゲート（１３）への電子の注入には消去
と同様、トンネル電流を利用しているので、第２チヤネ
ル領域（７）にμＡ程度の電流が流れるだけであり、一
方、ｎ＋型トドレイン領域３）からｎ−型ドレイン領域
（５）を経てｎ＋＋ソース領域（４）に向けて移動する
電子は存在せず、第１チヤネル領域（６）及び第２チヤ
ネル領域（７）にてシリコンの格子と衝突電離を起こす
ことはない。
ゆえに、アバランシェホットキャリアは発生せず、トン
ネル酸化膜の劣化は抑えられ安定した状態を保つので、
メモリセルへのデータの書き換え回数は１０４〜ｌＯ５
回に向上し、使いやすいＥ Ｅ Ｐ ＲＯＭを得ること
ができる。
ネル酸化膜の劣化は抑えられ安定した状態を保つので、
メモリセルへのデータの書き換え回数は１０４〜ｌＯ５
回に向上し、使いやすいＥ Ｅ Ｐ ＲＯＭを得ること
ができる。
第１６図は第１図に示したメモリセルを備えたＥＥＰＲ
ＯＭの全体構成を示すブロック図である。図において、
（１９）は昇圧回路、（２０）は第１図に示したメモリ
セルがマトリクス状に複数個配置されたメモリセルアレ
イであり、共に前記半導体チップ（２６）上に形成され
る。
ＯＭの全体構成を示すブロック図である。図において、
（１９）は昇圧回路、（２０）は第１図に示したメモリ
セルがマトリクス状に複数個配置されたメモリセルアレ
イであり、共に前記半導体チップ（２６）上に形成され
る。
第１７図（ａ）、（ｂ）は第１６図に示したＥＥＦＲＯ
Ｍに含まれる昇圧回路の構成を示す回路図であり、各々
、メモリセルへデータを書き込む時の回路図、メモリセ
ルからデータを消去する時の回路図である。図において
、（２７）はＭＯＳ型トランジスタ、（２８）は前記Ｍ
ＯＳ型トランジスタ（２７）が多段に直列接続されたチ
ャージポンプ、（２９）は前記ＭＯＳ型トランジスタに
接続されたキャパシタ、（３０ａ）。
Ｍに含まれる昇圧回路の構成を示す回路図であり、各々
、メモリセルへデータを書き込む時の回路図、メモリセ
ルからデータを消去する時の回路図である。図において
、（２７）はＭＯＳ型トランジスタ、（２８）は前記Ｍ
ＯＳ型トランジスタ（２７）が多段に直列接続されたチ
ャージポンプ、（２９）は前記ＭＯＳ型トランジスタに
接続されたキャパシタ、（３０ａ）。
（３０ｂ）は各々前記半導体チップ（２６）内で発生さ
れるクロックφ、Ｔ、（３１）は前記昇圧回路（１９）
の出力、（３２）は第１図に示したメモリセルである。
れるクロックφ、Ｔ、（３１）は前記昇圧回路（１９）
の出力、（３２）は第１図に示したメモリセルである。
第１７図（ａ）、（ｂ）のように構成されたＥＥＦＲＯ
Ｍの内部回路においては、電流供給能力がμＡ程度のチ
ャージポンプ（２８）に接続されたキャパシタ（２９）
をクロック’ｉ！１（３０ａ）及びクロックφ（３０ｂ
）を用いて順次充電し、電源入力端子Ｖｃｃ （１８）
に供給される電源電位（５ｖ）を１５■にまで昇圧して
、この昇圧した電位とμＡ程度の電流を出力（３１）に
発生する。このため、メモリセルアレイ（２０）は昇圧
回路（１９）から高電位と電流を供給されることになる
。
Ｍの内部回路においては、電流供給能力がμＡ程度のチ
ャージポンプ（２８）に接続されたキャパシタ（２９）
をクロック’ｉ！１（３０ａ）及びクロックφ（３０ｂ
）を用いて順次充電し、電源入力端子Ｖｃｃ （１８）
に供給される電源電位（５ｖ）を１５■にまで昇圧して
、この昇圧した電位とμＡ程度の電流を出力（３１）に
発生する。このため、メモリセルアレイ（２０）は昇圧
回路（１９）から高電位と電流を供給されることになる
。
すなわち、データの書き込みにおいて、昇圧回路（１９
）により電源電位（５ｖ）から昇圧された高電位（１５
Ｖ）がコントロールゲート（１０）、（１６）、（１７
）に供給され、フローティングゲート（１３）の電位■
、か１０ｖになると共に、第２チヤネル領域（７）にμ
Ａ程度の電流が供給されるので、トンネル電流を利用し
た電子の注入によるデータの書き込みを行なうことがで
きる。
）により電源電位（５ｖ）から昇圧された高電位（１５
Ｖ）がコントロールゲート（１０）、（１６）、（１７
）に供給され、フローティングゲート（１３）の電位■
、か１０ｖになると共に、第２チヤネル領域（７）にμ
Ａ程度の電流が供給されるので、トンネル電流を利用し
た電子の注入によるデータの書き込みを行なうことがで
きる。
ゆえに、電源入力端子Ｖｃｃ （１Ｂ）に供給された電
源電位（５■）のみでデータの書き込み及び消去が行な
われるので、半導体チップ（２６）上に高圧電源入力端
子Ｖｐｐ （３９）を設ける必要はなく、プリント基板
上のシステムを構成する場合、電源端子周辺の設計・製
造が容易になる他、システムに組み込んだままの状態で
のプログラムやデータの書き換えが容易になる等、使い
やすいＥＥＰＲＯＭを得ることができる。
源電位（５■）のみでデータの書き込み及び消去が行な
われるので、半導体チップ（２６）上に高圧電源入力端
子Ｖｐｐ （３９）を設ける必要はなく、プリント基板
上のシステムを構成する場合、電源端子周辺の設計・製
造が容易になる他、システムに組み込んだままの状態で
のプログラムやデータの書き換えが容易になる等、使い
やすいＥＥＰＲＯＭを得ることができる。
なお、上記実施例ではＰ型シリコン半導体基板（１）に
ｎチャネルのメモリセルを形成したものを示したが、Ｐ
型とｎ型の極性を逆にしてｎ型シリコン半導体基教にＰ
チャネルのメモリセルを形成したとしても、上記実施例
と同様の効果を得られるものである。
ｎチャネルのメモリセルを形成したものを示したが、Ｐ
型とｎ型の極性を逆にしてｎ型シリコン半導体基教にＰ
チャネルのメモリセルを形成したとしても、上記実施例
と同様の効果を得られるものである。
第１８図はこの発明の第２の実施例を示すもので、不純
物濃度の高い（Ｉ Ｘ １０”ｃ１３） ｎ＋＋ドレイ
ン領域（３）のみでドレイン領域を形成したものであり
、上記実施例と同様の効果を奏するものである。
物濃度の高い（Ｉ Ｘ １０”ｃ１３） ｎ＋＋ドレイ
ン領域（３）のみでドレイン領域を形成したものであり
、上記実施例と同様の効果を奏するものである。
この発明は以上述べたように、ソース領域とドレイン領
域との間に形成される第１のチャネル領域上に第１の絶
縁膜を介して形成された第１のコントロールゲートと、
第２のチャネル領域上の第２の絶縁膜及び第１のコント
ロールゲート表面上の第２の絶縁膜を介して形成された
フローティングゲートとを有し、かつフローティングゲ
ート・の表面上に対向して第２の絶縁膜を介して形成さ
れたコントロールゲート並びに第１及び第２のコントロ
ールゲート第１及び第２のチャネル領域と直交する一端
部とを接続し、フローティングゲートの第１及び第２の
チャネル領域と直交する一端面に絶縁膜を介して対向し
て形成された第３のコントロールゲートを設けたものと
したので、コントロールゲートとフローティングゲート
間の容量を増大できるその結果、データの書き込みには
トンネル電流が利用できるとともに、アバランシェホッ
トキャリアによるトンネル酸化膜の劣化を抑制でき、デ
ータの書き換え回数の増大された半導体記憶装置が得ら
れるという効果を有するものである。
域との間に形成される第１のチャネル領域上に第１の絶
縁膜を介して形成された第１のコントロールゲートと、
第２のチャネル領域上の第２の絶縁膜及び第１のコント
ロールゲート表面上の第２の絶縁膜を介して形成された
フローティングゲートとを有し、かつフローティングゲ
ート・の表面上に対向して第２の絶縁膜を介して形成さ
れたコントロールゲート並びに第１及び第２のコントロ
ールゲート第１及び第２のチャネル領域と直交する一端
部とを接続し、フローティングゲートの第１及び第２の
チャネル領域と直交する一端面に絶縁膜を介して対向し
て形成された第３のコントロールゲートを設けたものと
したので、コントロールゲートとフローティングゲート
間の容量を増大できるその結果、データの書き込みには
トンネル電流が利用できるとともに、アバランシェホッ
トキャリアによるトンネル酸化膜の劣化を抑制でき、デ
ータの書き換え回数の増大された半導体記憶装置が得ら
れるという効果を有するものである。
さらに、少ない電流によってデータの書き込みが可能で
あり、書き込みに際しての消費電流が少なくてすみ、し
かも書き込み用の高圧電源入力端子を不要にでき、単一
電源で動作が可能な電流供給源を小型化できる。その結
果、従来必要とした半導体記憶装置が得られるという効
果をも付随的に有するものである。
あり、書き込みに際しての消費電流が少なくてすみ、し
かも書き込み用の高圧電源入力端子を不要にでき、単一
電源で動作が可能な電流供給源を小型化できる。その結
果、従来必要とした半導体記憶装置が得られるという効
果をも付随的に有するものである。
また、この発明の第２の発明は、第１のコントロールゲ
ート、フローティングゲート及び第２のコントロールゲ
ートを順次積層した後、第１及び第２のコントロールゲ
ートのチャネル領域と直交する一端部間を接続する第３
のコントロールゲートを形成するものとしたので、フロ
ーティングゲートとコントロールゲート間の容量増大を
製造容易にして簡単に形成できるという効果を有するも
のである。
ート、フローティングゲート及び第２のコントロールゲ
ートを順次積層した後、第１及び第２のコントロールゲ
ートのチャネル領域と直交する一端部間を接続する第３
のコントロールゲートを形成するものとしたので、フロ
ーティングゲートとコントロールゲート間の容量増大を
製造容易にして簡単に形成できるという効果を有するも
のである。
第１図はこの発明の一実施例を示す構造断面図及びその
側断面図並びに等価回路図、第２図ないし第１５図は第
１図に示したものの製造工程を順次示す断面図、及びそ
の側断面図、第１６図はこの発明の一実施例であるＥＥ
ＦＲＯＭの全体構成を示すブロック図、第１７図及び第
１８図はそれぞれ第１６図に示したものに含まれる昇圧
回路の構成を示す回路図、第１９図はこの発明の第２の
実施例を示す構造断面図、第２０図は従来のメモリセル
を示す構造断面図、第２１図は第１９図に示したものを
備えた従来のＥＥＦＲＯＭの全体構成を示すブロック図
である。 図において、（１）はＰ型シリコン半導体基板、（３）
はｎ＋型ヒトレイン領域（４）はｎ ＋型ソース領域、
（５）はｎ−型ドレイン領域、（６）は第１チヤネル領
域、（７）は第２チヤネル領域、（８）はトンネル酸化
膜、（１０）はコントロールゲートの第１層目、（第１
のコントロールゲート）、（１６）はコントロールゲー
トの第２層目（第２のコントロールゲート）、（１７）
はコントロールゲートの側壁部（第３のコントロールゲ
ート）、（１３）はフローティングゲート、（１１）、
（１４）は層間酸化膜、（１２）、（１５）は層間窒化
膜である。 なお、各図中、同一符号は同一 または相当部分を示す
。
側断面図並びに等価回路図、第２図ないし第１５図は第
１図に示したものの製造工程を順次示す断面図、及びそ
の側断面図、第１６図はこの発明の一実施例であるＥＥ
ＦＲＯＭの全体構成を示すブロック図、第１７図及び第
１８図はそれぞれ第１６図に示したものに含まれる昇圧
回路の構成を示す回路図、第１９図はこの発明の第２の
実施例を示す構造断面図、第２０図は従来のメモリセル
を示す構造断面図、第２１図は第１９図に示したものを
備えた従来のＥＥＦＲＯＭの全体構成を示すブロック図
である。 図において、（１）はＰ型シリコン半導体基板、（３）
はｎ＋型ヒトレイン領域（４）はｎ ＋型ソース領域、
（５）はｎ−型ドレイン領域、（６）は第１チヤネル領
域、（７）は第２チヤネル領域、（８）はトンネル酸化
膜、（１０）はコントロールゲートの第１層目、（第１
のコントロールゲート）、（１６）はコントロールゲー
トの第２層目（第２のコントロールゲート）、（１７）
はコントロールゲートの側壁部（第３のコントロールゲ
ート）、（１３）はフローティングゲート、（１１）、
（１４）は層間酸化膜、（１２）、（１５）は層間窒化
膜である。 なお、各図中、同一符号は同一 または相当部分を示す
。
Claims (2)
- （１）第１導電型の半導体基板、この半導体基板の一主
面に形成された第２導電型のソース領域、前記半導体基
板の一主面に前記ソース領域から第１及び第２のチャネ
ル領域を介して形成された第２導電型のドレイン領域、
前記第１のチャネル領域上に第１の絶縁膜を介して形成
される第１のコントロールゲート、前記第２のチャネル
領域の上に第２の絶縁膜を介して形成された第１の部分
とこの第１の部分から延在し、前記第１のコントロール
ゲートの表面上に第１の層間絶縁膜を介して対向して形
成された第２の部分とを有するフローティングゲート、
このフローティングゲートの表面上に第２の層間絶縁膜
を介して対向して形成された第２のコントロールゲート
、この第２のコントロールゲートの前記第１及び第２の
チャネル領域と直交する方向の一端部と前記第１のコン
トロールゲートの前記第１及び第２のチャネル領域と直
交する方向の一端部とに接続され、かつ前記フローティ
ングゲートの前記第１及び第２のチャネル領域と直交す
る方向の一端面と絶縁膜を介して対向して、形成された
第３のコントロールゲートを備えたＭＯＳ型半導体記憶
装置。 - （２）第１導電型の半導体基板の一主面に第２導電型の
ソース領域と第２導電型のドレイン領域を第１及び第２
のチャネル領域を介して形成する工程、前記第１のチャ
ネル領域上に第１の絶縁膜を介して第１のコントロール
ゲートを形成する工程、前記第２のチャネル領域上の第
２の絶縁膜及び前記第１のコントロールゲート上の第１
の層間絶縁膜上にフローティングゲートを形成する工程
、前記フローティングゲートの表面に対向して第２の層
間絶縁膜を介して第２のコントロールゲートを形成する
工程、第１及び第２のコントロールゲートの前記第１及
び第２のチャネル領域と直交する一端部間を接続する第
３のコントロールゲートを形成する工程を備えたＭＯＳ
型半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043224A JPH03245575A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置及びその製造方法 |
| US07/657,766 US5194925A (en) | 1990-02-22 | 1991-02-21 | Electrically programmable non-volatie semiconductor memory device |
| DE4105636A DE4105636A1 (de) | 1990-02-22 | 1991-02-22 | Elektrisch programmierbare nicht fluechtige halbleiterspeichereinrichtung und herstellungsverfahren dafuer |
| US07/999,341 US5378643A (en) | 1990-02-22 | 1992-12-31 | Electrically programmable non-volatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043224A JPH03245575A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245575A true JPH03245575A (ja) | 1991-11-01 |
Family
ID=12657943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043224A Pending JPH03245575A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5194925A (ja) |
| JP (1) | JPH03245575A (ja) |
| DE (1) | DE4105636A1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245575A (ja) * | 1990-02-22 | 1991-11-01 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US5198381A (en) * | 1991-09-12 | 1993-03-30 | Vlsi Technology, Inc. | Method of making an E2 PROM cell with improved tunneling properties having two implant stages |
| US5449941A (en) * | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5477068A (en) * | 1992-03-18 | 1995-12-19 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device |
| US5568418A (en) * | 1992-09-30 | 1996-10-22 | Sgs-Thomson Microelectronics S.R.L. | Non-volatile memory in an integrated circuit |
| DE69227772T2 (de) * | 1992-09-30 | 1999-06-24 | St Microelectronics Srl | Verfahren zur Herstellung von nichtflüchtigen Speichern und so hergestellte Speicher |
| EP0591599B1 (en) * | 1992-09-30 | 2001-12-19 | STMicroelectronics S.r.l. | Method of fabricating integrated devices, and integrated device produced thereby |
| US5303187A (en) * | 1992-12-28 | 1994-04-12 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
| WO1994015363A1 (en) * | 1992-12-28 | 1994-07-07 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
| US5343424A (en) * | 1993-04-16 | 1994-08-30 | Hughes Aircraft Company | Split-gate flash EEPROM cell and array with low voltage erasure |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5416738A (en) * | 1994-05-27 | 1995-05-16 | Alliance Semiconductor Corporation | Single transistor flash EPROM cell and method of operation |
| US5429969A (en) * | 1994-05-31 | 1995-07-04 | Motorola, Inc. | Process for forming electrically programmable read-only memory cell with a merged select/control gate |
| US5498559A (en) * | 1994-06-20 | 1996-03-12 | Motorola, Inc. | Method of making a nonvolatile memory device with five transistors |
| KR0144421B1 (ko) * | 1994-07-18 | 1998-07-01 | 김주용 | 플레쉬 이.이.피.롬의 제조방법 |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| US5512503A (en) * | 1994-11-23 | 1996-04-30 | United Microelectronics Corporation | Method of manufacture of a split gate flash EEPROM memory cell |
| US5445984A (en) * | 1994-11-28 | 1995-08-29 | United Microelectronics Corporation | Method of making a split gate flash memory cell |
| KR0142604B1 (ko) * | 1995-03-22 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5879989A (en) * | 1996-01-03 | 1999-03-09 | Lg Semicon Co., Ltd. | Method for fabricating nonvolatile memory device using disposable layer |
| US5668757A (en) * | 1996-03-18 | 1997-09-16 | Jeng; Ching-Shi | Scalable flash eeprom memory cell and array |
| US6057575A (en) * | 1996-03-18 | 2000-05-02 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| US5912843A (en) * | 1996-03-18 | 1999-06-15 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| US5856943A (en) * | 1996-03-18 | 1999-01-05 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell and array |
| JP3268729B2 (ja) * | 1996-06-27 | 2002-03-25 | 株式会社東芝 | 磁気ディスク装置及び磁気ディスク装置におけるエラー訂正方法 |
| US6166409A (en) * | 1996-09-13 | 2000-12-26 | Alliance Semiconductor Corporation | Flash EPROM memory cell having increased capacitive coupling |
| US5783473A (en) * | 1997-01-06 | 1998-07-21 | Mosel Vitelic, Inc. | Structure and manufacturing process of a split gate flash memory unit |
| US5986922A (en) * | 1997-09-30 | 1999-11-16 | Alliance Semiconductor | Method of and apparatus for increasing load resistance within an SRAM array |
| US6101129A (en) * | 1999-04-14 | 2000-08-08 | Advanced Micro Devices, Inc. | Fast chip erase mode for non-volatile memory |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6621115B2 (en) | 2001-11-06 | 2003-09-16 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate |
| US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
| US7315056B2 (en) * | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546502A (en) * | 1978-09-28 | 1980-04-01 | Toshiba Corp | Nonvolatile semiconductor memory |
| US4618876A (en) * | 1984-07-23 | 1986-10-21 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| JPS61181168A (ja) * | 1985-02-07 | 1986-08-13 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS61216482A (ja) * | 1985-03-22 | 1986-09-26 | Nec Corp | 不揮発性半導体記憶装置 |
| US5014097A (en) * | 1987-12-24 | 1991-05-07 | Waferscale Integration, Inc. | On-chip high voltage generator and regulator in an integrated circuit |
| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH03245575A (ja) * | 1990-02-22 | 1991-11-01 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
-
1990
- 1990-02-22 JP JP2043224A patent/JPH03245575A/ja active Pending
-
1991
- 1991-02-21 US US07/657,766 patent/US5194925A/en not_active Expired - Fee Related
- 1991-02-22 DE DE4105636A patent/DE4105636A1/de not_active Withdrawn
-
1992
- 1992-12-31 US US07/999,341 patent/US5378643A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4105636A1 (de) | 1991-08-29 |
| US5378643A (en) | 1995-01-03 |
| US5194925A (en) | 1993-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03245575A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2951605B2 (ja) | Ｐｍｏｓ単一ポリ非揮発性メモリ構成体 | |
| US6252799B1 (en) | Device with embedded flash and EEPROM memories | |
| US5587603A (en) | Two-transistor zero-power electrically-alterable non-volatile latch | |
| US6423584B2 (en) | method for forming capacitors and field effect transistors in a semiconductor integrated circuit device | |
| US5576568A (en) | Single-transistor electrically-alterable switch employing fowler nordheim tunneling for program and erase | |
| KR100219331B1 (ko) | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 | |
| US7531864B2 (en) | Nonvolatile memory device | |
| US5625211A (en) | Two-transistor electrically-alterable switch employing hot electron injection and fowler nordheim tunneling | |
| JPH01146371A (ja) | 半導体記憶装置 | |
| US5477068A (en) | Nonvolatile semiconductor memory device | |
| JP2001189391A (ja) | 低電圧プログラム可能−消去書込み可能型フラッシュｅｅｐｒｏｍ | |
| JPH09120998A (ja) | フラッシュｅｅｐｒｏｍセル、その製造方法、プログラム方法及び読出方法 | |
| JPH09213094A (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
| JP2939537B2 (ja) | フラッシュメモリ及びその製造方法 | |
| JPH0997849A (ja) | 半導体装置 | |
| JPH09283644A (ja) | フラッシュメモリーの構造および製造方法 | |
| EP1794759A2 (en) | Low voltage non-volatile memory cells using twin bit line current sensing | |
| US20070045715A1 (en) | Semiconductor storage device | |
| JP3183326B2 (ja) | 読出専用半導体記憶装置 | |
| JP2000277636A (ja) | 不揮発性メモリ | |
| KR20010006135A (ko) | 전기적 소거가능 비휘발성 메모리 | |
| JP2882389B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2002043448A (ja) | 集積回路とメモリセルのトラップチャージ層のチャージ方法 | |
| JPH0917892A (ja) | 不揮発性半導体記憶装置及びその製造方法 |