JP3183326B2 - 読出専用半導体記憶装置 - Google Patents
読出専用半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【0001】
【発明の属する技術分野】本発明は、読出専用半導体記
憶装置に関し、特に不揮発性半導体記憶装置に関する。
憶装置に関し、特に不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】従来の不揮発性半導体記憶装置は、例え
ば、特願平6−104421号で述ベられており、図4
にその一例を示す。図4(a)は記憶装置の概略平面図
であり、同図(b)は(a)のIV-IV'線での断面図を示
す。図4に示したように、P型半導体基板110表面に
形成されたドレインN型拡散層111と、ソースN型拡
散層112と、フローティングゲート113と、拡散層
で形成されたコントロールゲート114及びフローティ
ングゲート113上にポリシリコン−ポリシリコン絶縁
膜120を介して形成されたポリシリコンで形成された
保護ゲート118を有しており、ドレイン拡散層111
はコンタクトホール121を介してアルミで形成された
ドレイン電極Dに、ソース拡散層112はコンタクトホ
ール122を介してアルミで形成されたソース電極S
に、コントロールゲート拡散層114はコンタクトホー
ル123を介してアルミで形成されたコントロールゲー
ト電極CGに接続され、保護ゲート118はコンタクト
ホール124を介してアルミで形成された保護ゲート電
極PGに接続されると共にドレイン電極Dにも接続され
ている。
ば、特願平6−104421号で述ベられており、図4
にその一例を示す。図4(a)は記憶装置の概略平面図
であり、同図(b)は(a)のIV-IV'線での断面図を示
す。図4に示したように、P型半導体基板110表面に
形成されたドレインN型拡散層111と、ソースN型拡
散層112と、フローティングゲート113と、拡散層
で形成されたコントロールゲート114及びフローティ
ングゲート113上にポリシリコン−ポリシリコン絶縁
膜120を介して形成されたポリシリコンで形成された
保護ゲート118を有しており、ドレイン拡散層111
はコンタクトホール121を介してアルミで形成された
ドレイン電極Dに、ソース拡散層112はコンタクトホ
ール122を介してアルミで形成されたソース電極S
に、コントロールゲート拡散層114はコンタクトホー
ル123を介してアルミで形成されたコントロールゲー
ト電極CGに接続され、保護ゲート118はコンタクト
ホール124を介してアルミで形成された保護ゲート電
極PGに接続されると共にドレイン電極Dにも接続され
ている。
【0003】次に図7のメモリセルにおける等価回路と
図8(a)も参照しながら上記記憶装置の動作の説明を
する。
図8(a)も参照しながら上記記憶装置の動作の説明を
する。
【0004】フローティングゲート113とドレインN
型拡散層111間に寄生容量CFDが、フローティングゲ
ート113とソースN型拡散層112間に寄生容量CFS
が、フローティングゲート113と半導体基板110間
に寄生容量CFBが、フローティングゲート113とコン
トロールゲートN型拡散層114間に寄生容量CCFが存
在しており、更に保護ゲート118がドレイン電極Dに
接続されているため保護ゲート118〜フローティング
ゲート113間の寄生容量もCFDに含まれているので、
CFD≫CFS、CFB、CCFの関係にある。
型拡散層111間に寄生容量CFDが、フローティングゲ
ート113とソースN型拡散層112間に寄生容量CFS
が、フローティングゲート113と半導体基板110間
に寄生容量CFBが、フローティングゲート113とコン
トロールゲートN型拡散層114間に寄生容量CCFが存
在しており、更に保護ゲート118がドレイン電極Dに
接続されているため保護ゲート118〜フローティング
ゲート113間の寄生容量もCFDに含まれているので、
CFD≫CFS、CFB、CCFの関係にある。
【0005】ここで図8(a)に示したように、ドレイ
ン電極DをGNDに、コントロールゲート電極CGをプ
ログラム用高電圧VPPにバイアスし、ソース電極SをO
PENにすることで書き込み状態に設定すると、CFD≫
CFS、CFB、CCFであるので、フローティングゲートの
電位(VFG)はドレイン電極Dとほぼ同電位のGND近
傍にバイアスされ、コントロールゲート電極CGには高
圧であるVPPが印加されているので、フローティングゲ
ート113とコントロールゲートN型拡散層114間に
存在するトンネル絶縁膜119に高電圧VPPが印加さ
れ、トンネル現象によってフローティングゲート113
からコントロールゲートN型拡散層114に電子が移動
することによってメモリセルの閾値電圧(以降Vtmと記
す)が低電位にシフトし、例えば「1」が記憶される。
ン電極DをGNDに、コントロールゲート電極CGをプ
ログラム用高電圧VPPにバイアスし、ソース電極SをO
PENにすることで書き込み状態に設定すると、CFD≫
CFS、CFB、CCFであるので、フローティングゲートの
電位(VFG)はドレイン電極Dとほぼ同電位のGND近
傍にバイアスされ、コントロールゲート電極CGには高
圧であるVPPが印加されているので、フローティングゲ
ート113とコントロールゲートN型拡散層114間に
存在するトンネル絶縁膜119に高電圧VPPが印加さ
れ、トンネル現象によってフローティングゲート113
からコントロールゲートN型拡散層114に電子が移動
することによってメモリセルの閾値電圧(以降Vtmと記
す)が低電位にシフトし、例えば「1」が記憶される。
【0006】一方消去状態では、ドレイン電極DがVPP
に、コントロールゲート電極CGがGNDにバイアス
し、ソース電極SをOPENにすることによって、CFD
≫CFS、CFB、CCFFよりフローティングゲートの電位
(VFG)はVPP近傍にバイアスされ、フローティングゲ
ート113とコントロールゲートN型拡散層114間の
トンネル絶縁膜119に書き込み時とは逆方向にVPPが
印加されてトンネル現象によってコントロールゲートN
型拡散層114からフローティングゲート113に電子
が移動し、Vtmは高電位にシフトすることによって、例
えば「1」が記憶される。
に、コントロールゲート電極CGがGNDにバイアス
し、ソース電極SをOPENにすることによって、CFD
≫CFS、CFB、CCFFよりフローティングゲートの電位
(VFG)はVPP近傍にバイアスされ、フローティングゲ
ート113とコントロールゲートN型拡散層114間の
トンネル絶縁膜119に書き込み時とは逆方向にVPPが
印加されてトンネル現象によってコントロールゲートN
型拡散層114からフローティングゲート113に電子
が移動し、Vtmは高電位にシフトすることによって、例
えば「1」が記憶される。
【0007】他の従来の不揮発性半導体記憶装置は、例
えば、特開平2−2684号公報で述べられており、そ
の一例を図5に示す。図5(a)は記憶装置の概略平面
図であり、同図(b)は(a)のV−V’線での断面図を
示す。図5に示したように、P型半導体基板130表面
に形成されたドレインN型拡散層131と、ソースN型
拡散層132と、フローティングゲート133と、拡散
層で形成されたコントロールゲート134と、フローテ
ィングゲート133上にポリシリコン−ポリシリコン絶
縁膜140を介して形成された保護ゲート138と、ド
レインN型拡散層131とフローティングゲート133
及びコントロールゲート134とフローティングゲート
133間に形成されたトンネル絶縁膜139及び13
9’とを有しており、ドレインN型拡散層131はコン
タクトホール141を介してアルミで形成されたドレイ
ン電極Dに、ソースN型拡散層132はコンタクトホー
ル142を介してアルミで形成されたソース電極Sに、
保護ゲート138はコンタクトホール144を介してア
ルミで形成された保護ゲート電極PGに接続され、さら
に保護ゲート電極PGが最低電位であるGNDに接続さ
れている。尚、コントロールゲート134はN型拡散層
がそのままコントロールゲート電極CGとなっている。
えば、特開平2−2684号公報で述べられており、そ
の一例を図5に示す。図5(a)は記憶装置の概略平面
図であり、同図(b)は(a)のV−V’線での断面図を
示す。図5に示したように、P型半導体基板130表面
に形成されたドレインN型拡散層131と、ソースN型
拡散層132と、フローティングゲート133と、拡散
層で形成されたコントロールゲート134と、フローテ
ィングゲート133上にポリシリコン−ポリシリコン絶
縁膜140を介して形成された保護ゲート138と、ド
レインN型拡散層131とフローティングゲート133
及びコントロールゲート134とフローティングゲート
133間に形成されたトンネル絶縁膜139及び13
9’とを有しており、ドレインN型拡散層131はコン
タクトホール141を介してアルミで形成されたドレイ
ン電極Dに、ソースN型拡散層132はコンタクトホー
ル142を介してアルミで形成されたソース電極Sに、
保護ゲート138はコンタクトホール144を介してア
ルミで形成された保護ゲート電極PGに接続され、さら
に保護ゲート電極PGが最低電位であるGNDに接続さ
れている。尚、コントロールゲート134はN型拡散層
がそのままコントロールゲート電極CGとなっている。
【0008】次に図7のメモリセルにおける等価回路と
図8(b)を参照しながらこの記憶装置の動作の説明を
する。
図8(b)を参照しながらこの記憶装置の動作の説明を
する。
【0009】この記憶装置の場合、フローティングゲー
ト133とドレインN型拡散層131間に寄生容量CFD
が、フローティングゲート133とソースN型拡散層1
32間に寄生容量CFSが、フローティングゲート133
とP型半導体基板130間に寄生容量CFBが、フローテ
ィングゲート133とコントロールゲート134間に寄
生容量CCFが存在し、更に保護ゲート138がGNDに
接続されているためにフローティングゲート133とG
ND間に寄生容量CFGが存在しており、図8(b)に示
したように書き込み状態ではドレイン電極Dをプログラ
ム用の高電圧V PPに、コントロールゲートCGをGND
にバイアスし、ソース電極SをOPENにし、消去状態
ではドレイン電極DをGNDに、コントロールゲートC
Gをプログラム用の高電圧VPPにバイアスし、ソース電
極SをOPENにする。このバイアス条件下において、
書き込み状態におけるフローティングゲートの電位:V
FG wと消去状態におけるフローティングゲートの電位:
VFGeは、 VFGw={CFD/(CFD+CFS+CFB+CFG+CCF)}・VPP (1式) VFGe={CCF/(CFD+CFS+CFB+CFG+CCF)}・VPP (2式) で与えられ、CCF≫CFD、CFS、CFB、CFGであれば、
書き込み状態でVFGwはほぼ0VとなるのでドレインN
型拡散層131とフローティングゲート133間にある
トンネル絶縁膜139にVPPが印加され、トンネル現象
によってフローティングゲート133からドレインN型
拡散層131に電子が移動することによってVtmが低電
位にシフトし、例えば「1」が記憶される。一方、消去
状態ではV FGeがほぼVPPとなるので、ドレインN型拡
散層131フローティングゲート133間にあるトンネ
ル絶縁膜139に書き込み時とは逆方向にVPPが印加さ
れる。この時、トンネル現象によって、ドレインN型拡
散層131からフローティングゲート133に電子が移
動し、これによりVtmが高電位にシフトして、例えば
「0」が記憶される。
ト133とドレインN型拡散層131間に寄生容量CFD
が、フローティングゲート133とソースN型拡散層1
32間に寄生容量CFSが、フローティングゲート133
とP型半導体基板130間に寄生容量CFBが、フローテ
ィングゲート133とコントロールゲート134間に寄
生容量CCFが存在し、更に保護ゲート138がGNDに
接続されているためにフローティングゲート133とG
ND間に寄生容量CFGが存在しており、図8(b)に示
したように書き込み状態ではドレイン電極Dをプログラ
ム用の高電圧V PPに、コントロールゲートCGをGND
にバイアスし、ソース電極SをOPENにし、消去状態
ではドレイン電極DをGNDに、コントロールゲートC
Gをプログラム用の高電圧VPPにバイアスし、ソース電
極SをOPENにする。このバイアス条件下において、
書き込み状態におけるフローティングゲートの電位:V
FG wと消去状態におけるフローティングゲートの電位:
VFGeは、 VFGw={CFD/(CFD+CFS+CFB+CFG+CCF)}・VPP (1式) VFGe={CCF/(CFD+CFS+CFB+CFG+CCF)}・VPP (2式) で与えられ、CCF≫CFD、CFS、CFB、CFGであれば、
書き込み状態でVFGwはほぼ0VとなるのでドレインN
型拡散層131とフローティングゲート133間にある
トンネル絶縁膜139にVPPが印加され、トンネル現象
によってフローティングゲート133からドレインN型
拡散層131に電子が移動することによってVtmが低電
位にシフトし、例えば「1」が記憶される。一方、消去
状態ではV FGeがほぼVPPとなるので、ドレインN型拡
散層131フローティングゲート133間にあるトンネ
ル絶縁膜139に書き込み時とは逆方向にVPPが印加さ
れる。この時、トンネル現象によって、ドレインN型拡
散層131からフローティングゲート133に電子が移
動し、これによりVtmが高電位にシフトして、例えば
「0」が記憶される。
【0010】さらに他の従来の不揮発性半導体記憶装置
は、例えば特開昭63−157480号公報で述ベられ
ており、その一例を図6に示す。図6(a)は記憶装置
の概略平面図であり、同図(b)は(a)のVI-VI'線で
の断面図を示す。図6に示したように、P型半導体基板
150表面に形成されたドレインN型拡散層151と、
ソースN型拡散層152と、フローティングゲート15
3と、N型拡散層で形成されたコントロールゲートN型
拡散層154及びP型拡散層で形成されたコントロール
ゲートP型拡散層155と、フローティングゲート15
3上にポリシリコン−アルミ絶縁膜160を介して形成
された不透明物質PAlを有しており、不透明物質PA
lは、ドレインN型拡散層151とフローティングゲー
ト153及びコントロールゲート拡散層154と155
を取り囲んで形成されたコンタクトホール164を介し
てコンタクトホール164直下に形成されたP型拡散層
158に接続され、ドレインN型拡散層151とソース
N型拡散層152及びコントロールゲート拡散層154
と155がそれぞれNウェル156を介してコンタクト
ホール164の外側に引き出され、Nウェル156内に
形成されたN型拡散層157上に形成されたコンタクト
ホール161、162、及び163を介してそれぞれア
ルミで形成されたドレイン電極D、ソース電極S及びコ
ントロールゲート電極CGに接続されている。
は、例えば特開昭63−157480号公報で述ベられ
ており、その一例を図6に示す。図6(a)は記憶装置
の概略平面図であり、同図(b)は(a)のVI-VI'線で
の断面図を示す。図6に示したように、P型半導体基板
150表面に形成されたドレインN型拡散層151と、
ソースN型拡散層152と、フローティングゲート15
3と、N型拡散層で形成されたコントロールゲートN型
拡散層154及びP型拡散層で形成されたコントロール
ゲートP型拡散層155と、フローティングゲート15
3上にポリシリコン−アルミ絶縁膜160を介して形成
された不透明物質PAlを有しており、不透明物質PA
lは、ドレインN型拡散層151とフローティングゲー
ト153及びコントロールゲート拡散層154と155
を取り囲んで形成されたコンタクトホール164を介し
てコンタクトホール164直下に形成されたP型拡散層
158に接続され、ドレインN型拡散層151とソース
N型拡散層152及びコントロールゲート拡散層154
と155がそれぞれNウェル156を介してコンタクト
ホール164の外側に引き出され、Nウェル156内に
形成されたN型拡散層157上に形成されたコンタクト
ホール161、162、及び163を介してそれぞれア
ルミで形成されたドレイン電極D、ソース電極S及びコ
ントロールゲート電極CGに接続されている。
【0011】次に図7のメモリセルにおける等価回路と
図8(c)も参照しながら図6の記憶装置の動作の説明
をする。
図8(c)も参照しながら図6の記憶装置の動作の説明
をする。
【0012】この記憶装置の場合、書き込み時にドレイ
ン電極Dをプログラム用の高電圧:HVに、ソース電極
SをGNDに、コントロールゲートCGをVPPにそれぞ
れバイアスした場合、ドレイン電極Dからソース電極S
に電流が流れることによってドレインN型拡散層151
近傍でホットエレクトロンが誘起され、ホットエレクト
ロンがフローティングゲート153に注入され、Vtmが
高電位にシフトし、例えば、「0」が記憶される。消去
は、通常紫外線をメモリセルに照射してフローティング
ゲート153に蓄積されたエレクトロンを排出すること
によって行われ、Vtmは低電位にシフトするが、この記
憶装置の場合、メモリセルが不透明物質PAlで覆われ
ているために消去はできない構造となっている。
ン電極Dをプログラム用の高電圧:HVに、ソース電極
SをGNDに、コントロールゲートCGをVPPにそれぞ
れバイアスした場合、ドレイン電極Dからソース電極S
に電流が流れることによってドレインN型拡散層151
近傍でホットエレクトロンが誘起され、ホットエレクト
ロンがフローティングゲート153に注入され、Vtmが
高電位にシフトし、例えば、「0」が記憶される。消去
は、通常紫外線をメモリセルに照射してフローティング
ゲート153に蓄積されたエレクトロンを排出すること
によって行われ、Vtmは低電位にシフトするが、この記
憶装置の場合、メモリセルが不透明物質PAlで覆われ
ているために消去はできない構造となっている。
【0013】図4、図5及び図6に示した従来の不揮発
性半導体記憶装置では、フローティングゲート上に保護
ゲート若しくは不透明物質が形成されているので、例え
ば可動イオンがチップ内に侵入した場合でも、保護ゲー
トや不透明物質に阻まれてフローティングゲートまで到
達し難く、記憶されたデータが破壊され難い。
性半導体記憶装置では、フローティングゲート上に保護
ゲート若しくは不透明物質が形成されているので、例え
ば可動イオンがチップ内に侵入した場合でも、保護ゲー
トや不透明物質に阻まれてフローティングゲートまで到
達し難く、記憶されたデータが破壊され難い。
【0014】
【発明が解決しようとする課題】しかしながらこれら従
来の記憶装置には尚解決すべき問題点を有していた。第
1の問題点は、図4に示した従来の記憶装置において
は、保護ゲート118がフローティングゲート113上
に形成され、記憶されたデータが破壊され難い構造とな
ってはいるが、非常に多量の可動イオンが侵入した場合
には記憶データが破壊されてしまうことである。
来の記憶装置には尚解決すべき問題点を有していた。第
1の問題点は、図4に示した従来の記憶装置において
は、保護ゲート118がフローティングゲート113上
に形成され、記憶されたデータが破壊され難い構造とな
ってはいるが、非常に多量の可動イオンが侵入した場合
には記憶データが破壊されてしまうことである。
【0015】その理由は、保護ゲート118(実線で表
示)がフローティングゲート113を完全に覆っておら
ず、非常に多量の可動イオンが侵入した場合にはフロー
ティングゲート113にまで到達する可動イオンがあ
り、フローティングゲート113内に蓄積されたエレク
トロンを電気的に中和し、記憶データを破壊してしまう
からである。
示)がフローティングゲート113を完全に覆っておら
ず、非常に多量の可動イオンが侵入した場合にはフロー
ティングゲート113にまで到達する可動イオンがあ
り、フローティングゲート113内に蓄積されたエレク
トロンを電気的に中和し、記憶データを破壊してしまう
からである。
【0016】第2の問題点は、図4に示した従来の記憶
装置においては、可動イオンによる記憶データの破壊を
防止するため、フローティングゲート113を保護ゲー
ト118、118’、118”(破線で表示)で完全に
覆う構造にした場合、書き込み若しくは消去の効率が低
下し、消去スピードが低下したり、消去電流(消去電
力)が増加したりすることである。
装置においては、可動イオンによる記憶データの破壊を
防止するため、フローティングゲート113を保護ゲー
ト118、118’、118”(破線で表示)で完全に
覆う構造にした場合、書き込み若しくは消去の効率が低
下し、消去スピードが低下したり、消去電流(消去電
力)が増加したりすることである。
【0017】その理由は、保護ゲート118、11
8’、118”はドレイン電極Dに接続されているた
め、ポリシリコン−ポリシリコン絶縁膜120を薄膜化
することによって保護ゲートとフローティングゲート間
の結合容量、つまりドレイン電極Dとフローティングゲ
ート間の結合容量が大きくなることによって、フローテ
ィングゲートの電位はドレイン電極Dの電位とほぼ等し
くなる。このため、消去状態でGND電位にあるコント
ロールゲートN型拡散層114とフローティングゲート
113間、つまりトンネル絶縁膜119にVPP近傍の高
電圧が印加され高速に消去されるが、書き込み時にはド
レイン電極DがGND電位であるので電気的に接続され
た保護ゲート118、118’、118”もGND電位
であり、一方、コントロールゲートN型拡散層114は
VPP電位にあるため、トンネル絶縁膜119だけではな
く薄膜化されたポリシリコン−ポリシリコン絶縁膜12
0’にもVPP近傍の高電圧が印加され、トンネル効果に
よってフローティングゲート113からだけではなく保
護ゲート118’からもエレクトロンがコントロールゲ
ートN型拡散層114に供給される。つまり、コントロ
ールゲートCGに流れ込む電流の内、保護ゲート11
8’に流れる電流は消去に寄与せず、消去の効率が低下
するからである。
8’、118”はドレイン電極Dに接続されているた
め、ポリシリコン−ポリシリコン絶縁膜120を薄膜化
することによって保護ゲートとフローティングゲート間
の結合容量、つまりドレイン電極Dとフローティングゲ
ート間の結合容量が大きくなることによって、フローテ
ィングゲートの電位はドレイン電極Dの電位とほぼ等し
くなる。このため、消去状態でGND電位にあるコント
ロールゲートN型拡散層114とフローティングゲート
113間、つまりトンネル絶縁膜119にVPP近傍の高
電圧が印加され高速に消去されるが、書き込み時にはド
レイン電極DがGND電位であるので電気的に接続され
た保護ゲート118、118’、118”もGND電位
であり、一方、コントロールゲートN型拡散層114は
VPP電位にあるため、トンネル絶縁膜119だけではな
く薄膜化されたポリシリコン−ポリシリコン絶縁膜12
0’にもVPP近傍の高電圧が印加され、トンネル効果に
よってフローティングゲート113からだけではなく保
護ゲート118’からもエレクトロンがコントロールゲ
ートN型拡散層114に供給される。つまり、コントロ
ールゲートCGに流れ込む電流の内、保護ゲート11
8’に流れる電流は消去に寄与せず、消去の効率が低下
するからである。
【0018】一方、保護ゲート118’とコントロール
ゲートN型拡散層114間に流れるトンネル電流を低減
するためにポリシリコン−ポリシリコン絶縁膜120を
厚膜化することによって保護ゲート118’とコントロ
ールゲートN型拡散層114間の絶縁膜120’を厚く
した場合、保護ゲートとフローティングゲート間の結合
容量、つまりドレイン電極Dとフローティングゲート間
の結合容量CFDが小さくなって、前述したCFD≫CFS、
CFB、CCFの関係が成立しなくなり、その結果、トンネ
ル絶縁膜119のVPPよりも低い電圧しか印加されない
ため、書き込みや消去の効率が低下するからである。
ゲートN型拡散層114間に流れるトンネル電流を低減
するためにポリシリコン−ポリシリコン絶縁膜120を
厚膜化することによって保護ゲート118’とコントロ
ールゲートN型拡散層114間の絶縁膜120’を厚く
した場合、保護ゲートとフローティングゲート間の結合
容量、つまりドレイン電極Dとフローティングゲート間
の結合容量CFDが小さくなって、前述したCFD≫CFS、
CFB、CCFの関係が成立しなくなり、その結果、トンネ
ル絶縁膜119のVPPよりも低い電圧しか印加されない
ため、書き込みや消去の効率が低下するからである。
【0019】更に、図5に示した記憶装置では、保護ゲ
ート138がGND電位にバイアスされているため、消
去状態でのフローティングゲートの電位:VFGeは(2
式)で示されているように、保護ゲート138とフロー
ティングゲート133間に寄生容量CFGが存在し、消去
状態でのフローティングゲートの電位:VFGeを引き下
げ、従ってトンネル絶縁膜139に印加される電圧を低
下させて、消去の効率が低下させられるからである。
ート138がGND電位にバイアスされているため、消
去状態でのフローティングゲートの電位:VFGeは(2
式)で示されているように、保護ゲート138とフロー
ティングゲート133間に寄生容量CFGが存在し、消去
状態でのフローティングゲートの電位:VFGeを引き下
げ、従ってトンネル絶縁膜139に印加される電圧を低
下させて、消去の効率が低下させられるからである。
【0020】第3の問題点は、図6に示した従来例にお
いても、書き込みの効率が低下し、消去スピードが低下
したり、消去電流(消去電力)が増加したりすることで
ある。
いても、書き込みの効率が低下し、消去スピードが低下
したり、消去電流(消去電力)が増加したりすることで
ある。
【0021】その理由は、図5に示した従来例同様、図
6に示した従来例においても、コンタクトホール164
とその直下に形成されたP型拡散層158を介して不透
明物質PAlと通常GND電位にバイアスされたP型半
導体基板150とが接続されており、フローティングゲ
ート153を覆った不透明物質PAlがGND電位にバ
イアスされているために、不透明物質PAlとフローテ
ィングゲート153間の寄生容量が書き込み状態でのフ
ローティングゲートの電位を引き下げ、書き込みの効率
が低下するからである。
6に示した従来例においても、コンタクトホール164
とその直下に形成されたP型拡散層158を介して不透
明物質PAlと通常GND電位にバイアスされたP型半
導体基板150とが接続されており、フローティングゲ
ート153を覆った不透明物質PAlがGND電位にバ
イアスされているために、不透明物質PAlとフローテ
ィングゲート153間の寄生容量が書き込み状態でのフ
ローティングゲートの電位を引き下げ、書き込みの効率
が低下するからである。
【0022】本発明の目的は、非常に多量の可動イオン
が侵入した場合でも記憶データが破壊されることなく、
しかも書き込み若しくは消去の効率が低下することによ
って消去スピードが低下したり消去電流(消去電力)が
増加したりすることのない読出専用半導体記憶装置、特
に不揮発性半導体記憶装置を提供することである。
が侵入した場合でも記憶データが破壊されることなく、
しかも書き込み若しくは消去の効率が低下することによ
って消去スピードが低下したり消去電流(消去電力)が
増加したりすることのない読出専用半導体記憶装置、特
に不揮発性半導体記憶装置を提供することである。
【0023】
【課題を解決するための手段】上記目的を達成する本発
明は、半導体基板表面に形成され、ドレイン拡散層、ソ
ース拡散層、フローティングゲート及び拡散層で形成さ
れたコントロールゲートを有する読出専用半導体記憶装
置において、前記ドレイン拡散層、前記ソース拡散層若
しくは前記拡散層で形成されたコントロールゲートのい
ずれか少なくとも一つが、素子分離領域下に形成された
前記拡散層とは異なる不純物拡散層を介して電極が引き
出されると共に、前記フローティングゲート上に絶縁層
を介して前記フローティングゲートを完全に覆うよう保
護ゲートが形成され、且つ前記フローティングゲートの
一部縁端が前記素子分離領域上に延在し、前記保護ゲー
トの一部縁端は、前記素子分離領域を構成する絶縁層を
間に介在させて前記拡散層とは異なる不純物拡散層と対
向することを特徴とする読出専用半導体記憶装置であ
る。
明は、半導体基板表面に形成され、ドレイン拡散層、ソ
ース拡散層、フローティングゲート及び拡散層で形成さ
れたコントロールゲートを有する読出専用半導体記憶装
置において、前記ドレイン拡散層、前記ソース拡散層若
しくは前記拡散層で形成されたコントロールゲートのい
ずれか少なくとも一つが、素子分離領域下に形成された
前記拡散層とは異なる不純物拡散層を介して電極が引き
出されると共に、前記フローティングゲート上に絶縁層
を介して前記フローティングゲートを完全に覆うよう保
護ゲートが形成され、且つ前記フローティングゲートの
一部縁端が前記素子分離領域上に延在し、前記保護ゲー
トの一部縁端は、前記素子分離領域を構成する絶縁層を
間に介在させて前記拡散層とは異なる不純物拡散層と対
向することを特徴とする読出専用半導体記憶装置であ
る。
【0024】
【発明の実施の形態】ドレイン拡散層、ソース拡散層若
しくは拡散層で形成されたコントロールゲートいずれか
少なくとも一つが、素子分離領域下に形成された不純物
拡散層を介して電極が引き出され、フローティングゲー
ト上に絶縁層を介して保護ゲートが形成されて、且つフ
ローティングゲートの縁端が前記素子分離領域上にまで
延在しているので、フローティングゲート上以外の領域
にある保護ゲートはフローティングゲート上の絶縁層だ
けでなく、素子分離領域を形成する、例えば、LOCO
S酸化膜のような非常に厚い膜厚を有する絶縁膜を介し
て電極を引き出すための素子分離領域下に形成された不
純物拡散層と対向するため、フローティングゲートと保
護ゲート間の絶縁層を薄膜化してフローティングゲート
と保護ゲート間の結合容量を大きく設定し、トンネル絶
縁膜に高電圧を印加して書き込みや消去効率を高めた場
合においても、保護ゲートとドレイン、ソース若しくは
コントロールゲート間でトンネル効果による電流が流れ
ることはなく、高い書き込みや消去の効率が維持され
る。
しくは拡散層で形成されたコントロールゲートいずれか
少なくとも一つが、素子分離領域下に形成された不純物
拡散層を介して電極が引き出され、フローティングゲー
ト上に絶縁層を介して保護ゲートが形成されて、且つフ
ローティングゲートの縁端が前記素子分離領域上にまで
延在しているので、フローティングゲート上以外の領域
にある保護ゲートはフローティングゲート上の絶縁層だ
けでなく、素子分離領域を形成する、例えば、LOCO
S酸化膜のような非常に厚い膜厚を有する絶縁膜を介し
て電極を引き出すための素子分離領域下に形成された不
純物拡散層と対向するため、フローティングゲートと保
護ゲート間の絶縁層を薄膜化してフローティングゲート
と保護ゲート間の結合容量を大きく設定し、トンネル絶
縁膜に高電圧を印加して書き込みや消去効率を高めた場
合においても、保護ゲートとドレイン、ソース若しくは
コントロールゲート間でトンネル効果による電流が流れ
ることはなく、高い書き込みや消去の効率が維持され
る。
【0025】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【0026】実施例1 図1(a)は本発明の第1の実施例を示す平面図であ
り、同図(b)はI−I’線での断面図である。同図に
おいて、P型半導体基板10表面に、ドレインN型拡散
層11と、ソースN型拡散層12と、フローティングゲ
ート13及びN型拡散層で形成されたコントロールゲー
トN型拡散層14及びフローティングゲート13上にポ
リシリコン−ポリシリコン絶縁膜20を介してポリシリ
コンで形成された保護ゲート18を有しており、ドレイ
ンN型拡散層11はコンタクトホール21を介してアル
ミで形成されたドレイン電極Dに、ソースN型拡散層は
コンタクトホール22を介してアルミで形成されたソー
ス電極Sに、コントロールゲートN型拡散層14はNウ
ェル15でN型拡散層16まで引き出され、更にコンタ
クトホール23を介してアルミで形成されたコントロー
ルゲート電極CGに接続されると共に、ドレイン電極D
と保護ゲート電極PGが接続されている。
り、同図(b)はI−I’線での断面図である。同図に
おいて、P型半導体基板10表面に、ドレインN型拡散
層11と、ソースN型拡散層12と、フローティングゲ
ート13及びN型拡散層で形成されたコントロールゲー
トN型拡散層14及びフローティングゲート13上にポ
リシリコン−ポリシリコン絶縁膜20を介してポリシリ
コンで形成された保護ゲート18を有しており、ドレイ
ンN型拡散層11はコンタクトホール21を介してアル
ミで形成されたドレイン電極Dに、ソースN型拡散層は
コンタクトホール22を介してアルミで形成されたソー
ス電極Sに、コントロールゲートN型拡散層14はNウ
ェル15でN型拡散層16まで引き出され、更にコンタ
クトホール23を介してアルミで形成されたコントロー
ルゲート電極CGに接続されると共に、ドレイン電極D
と保護ゲート電極PGが接続されている。
【0027】更に、コントロールゲートN型拡散層14
は素子分離酸化膜17で周囲を囲まれており、コントロ
ールゲートN型拡散層14周辺においてフローティング
ゲート13が素子分離酸化膜17上に延在し、Nウェル
15と素子分離酸化膜17を介してフローティングゲー
ト13縁端が対向している。従って、フローティングゲ
ート13を包含するように形成された保護ゲート18は
ポリシリコン−ポリシリコン絶縁膜20’だけでなく素
子分離酸化膜17を介してNウェル15と対向する構造
となっている。
は素子分離酸化膜17で周囲を囲まれており、コントロ
ールゲートN型拡散層14周辺においてフローティング
ゲート13が素子分離酸化膜17上に延在し、Nウェル
15と素子分離酸化膜17を介してフローティングゲー
ト13縁端が対向している。従って、フローティングゲ
ート13を包含するように形成された保護ゲート18は
ポリシリコン−ポリシリコン絶縁膜20’だけでなく素
子分離酸化膜17を介してNウェル15と対向する構造
となっている。
【0028】続いて、図7と図8(a)も参照しながら
実施例1の記憶装置の動作の説明をする。
実施例1の記憶装置の動作の説明をする。
【0029】フローティングゲート13とドレインN型
拡散層11間に寄生容量CFDが、フローティングゲート
13とソースN型拡散層12間に寄生容量CFSが、フロ
ーティングゲート13とP型半導体基板10間に寄生容
量CFBが、フローティングゲート13とコントロールゲ
ートN型拡散層14間に寄生容量CCFが存在しており、
更にフローティングゲート13と保護ゲート18間にも
大きな値を有する寄生容量が存在しているが、保護ゲー
ト18はドレイン電極Dと接続されているためCFDに加
えられて、CFD≫CFS、CFB、CCFの関係にある。
拡散層11間に寄生容量CFDが、フローティングゲート
13とソースN型拡散層12間に寄生容量CFSが、フロ
ーティングゲート13とP型半導体基板10間に寄生容
量CFBが、フローティングゲート13とコントロールゲ
ートN型拡散層14間に寄生容量CCFが存在しており、
更にフローティングゲート13と保護ゲート18間にも
大きな値を有する寄生容量が存在しているが、保護ゲー
ト18はドレイン電極Dと接続されているためCFDに加
えられて、CFD≫CFS、CFB、CCFの関係にある。
【0030】ここで、図8(a)に示したように、ドレ
イン電極DをGNDに、コントロールゲート電極CGを
プログラム用の高電圧VPPにバイアスし、ソース電極S
をOPENにすることで書き込み状態に設定すると、C
FD≫CFS、CFB、CCFであるので、フローティングゲー
トの電位(VFG)はドレイン電極Dとほぼ同電位のGN
D近傍にバイアスされ、コントロールゲート電極CGに
は高圧であるVPPが印加されているので、フローティン
グゲート13とコントロールゲートN型拡散層14間に
存在するトンネル絶縁膜19に高電圧VPPが印加され、
トンネル現象によってフローティングゲート13からコ
ントロールゲートN型拡散層14に電子が移動すること
によってVtmが低電位にシフトし、例えば「1」が記憶
される。
イン電極DをGNDに、コントロールゲート電極CGを
プログラム用の高電圧VPPにバイアスし、ソース電極S
をOPENにすることで書き込み状態に設定すると、C
FD≫CFS、CFB、CCFであるので、フローティングゲー
トの電位(VFG)はドレイン電極Dとほぼ同電位のGN
D近傍にバイアスされ、コントロールゲート電極CGに
は高圧であるVPPが印加されているので、フローティン
グゲート13とコントロールゲートN型拡散層14間に
存在するトンネル絶縁膜19に高電圧VPPが印加され、
トンネル現象によってフローティングゲート13からコ
ントロールゲートN型拡散層14に電子が移動すること
によってVtmが低電位にシフトし、例えば「1」が記憶
される。
【0031】一方、消去状態では、ドレイン電極DがV
PPに、コントロールゲート電極CGがGNDにバイアス
し、ソース電極SをOPENにすることによって、CFD
≫C FS、CFB、CCFよりフローティングゲートの電位
(VFG)はVPP近傍にバイアスされ、フローティングゲ
ート13とコントロールゲートN型拡散層14間のトン
ネル絶縁膜19に書き込み時とは逆方向にVPPが印加さ
れてトンネル現象によってコントロールゲートN型拡散
層14からフローティングゲート13に電子が移動し、
Vtmは高電位にシフトし、例えば「1」が記憶される。
PPに、コントロールゲート電極CGがGNDにバイアス
し、ソース電極SをOPENにすることによって、CFD
≫C FS、CFB、CCFよりフローティングゲートの電位
(VFG)はVPP近傍にバイアスされ、フローティングゲ
ート13とコントロールゲートN型拡散層14間のトン
ネル絶縁膜19に書き込み時とは逆方向にVPPが印加さ
れてトンネル現象によってコントロールゲートN型拡散
層14からフローティングゲート13に電子が移動し、
Vtmは高電位にシフトし、例えば「1」が記憶される。
【0032】本実施例において、フローティングゲート
13が保護ゲート18で完全に包含されているため、非
常に多量の可動イオンが侵入した場合でも記憶データが
破壊されることがなく、しかもポリシリコン−ポリシリ
コン絶縁膜20を薄膜化することによってフローティン
グゲート13と保護ゲート18間の寄生容量値を増大さ
せることによってCFDを増大させて、CFD≫CFS、
CFB、CCFの関係を維持して書き込みや消去時における
高い効率を得つつ、保護ゲート電極PGとコントロール
ゲート電極CG間の電位差がVPPとなる書き込み時にお
いても保護ゲート電極PGとコントロールゲート電極C
Gと同電位にあるNウェル15間の絶縁膜の膜厚が厚い
ので、保護ゲート電極PGとコントロールゲート電極C
G間でトンネル効果による電流が流れることもないの
で、書き込み時における効率を低下させることもない。
13が保護ゲート18で完全に包含されているため、非
常に多量の可動イオンが侵入した場合でも記憶データが
破壊されることがなく、しかもポリシリコン−ポリシリ
コン絶縁膜20を薄膜化することによってフローティン
グゲート13と保護ゲート18間の寄生容量値を増大さ
せることによってCFDを増大させて、CFD≫CFS、
CFB、CCFの関係を維持して書き込みや消去時における
高い効率を得つつ、保護ゲート電極PGとコントロール
ゲート電極CG間の電位差がVPPとなる書き込み時にお
いても保護ゲート電極PGとコントロールゲート電極C
Gと同電位にあるNウェル15間の絶縁膜の膜厚が厚い
ので、保護ゲート電極PGとコントロールゲート電極C
G間でトンネル効果による電流が流れることもないの
で、書き込み時における効率を低下させることもない。
【0033】実施例2 図2(a)は本発明の第2の実施例を示す平面図であ
り、同図(b)はII−II’線での断面図である。同図に
おいて、P型半導体基板30表面に形成され、ドレイン
N型拡散層31と、ソースN型拡散層32と、フローテ
ィングゲート33及びN型拡散層で形成されたコントロ
ールゲートN型拡散層34と、フローティングゲート3
3上にポリシリコン−ポリシリコン絶縁膜40を介して
ポリシリコンで形成された保護ゲート38と、ドレイン
N型拡散層31とフローティングゲート33及びコント
ロールゲートN型拡散層34とフローティングゲート3
3間に形成されたトンネル絶縁膜39、39’とを有し
ており、ドレインN型拡散層31とソースN型拡散層3
2はNウェル35を介して引き出されNウェル35内に
形成されたN型拡散層36上に形成されたコンタクトホ
ール41と42を介してアルミで形成されたドレイン電
極Dとソース電極Sに、保護ゲート38はコンタクトホ
ール44を介してアルミで形成された保護ゲート電極P
Gに接続され、更に保護ゲート電極PGはコンタクトホ
ール43を介してコントロールゲートN型拡散層34に
接続されている。尚、本実施例ではコントロールゲート
N型拡散層34がそのままコントロールゲート電極CG
となっている。
り、同図(b)はII−II’線での断面図である。同図に
おいて、P型半導体基板30表面に形成され、ドレイン
N型拡散層31と、ソースN型拡散層32と、フローテ
ィングゲート33及びN型拡散層で形成されたコントロ
ールゲートN型拡散層34と、フローティングゲート3
3上にポリシリコン−ポリシリコン絶縁膜40を介して
ポリシリコンで形成された保護ゲート38と、ドレイン
N型拡散層31とフローティングゲート33及びコント
ロールゲートN型拡散層34とフローティングゲート3
3間に形成されたトンネル絶縁膜39、39’とを有し
ており、ドレインN型拡散層31とソースN型拡散層3
2はNウェル35を介して引き出されNウェル35内に
形成されたN型拡散層36上に形成されたコンタクトホ
ール41と42を介してアルミで形成されたドレイン電
極Dとソース電極Sに、保護ゲート38はコンタクトホ
ール44を介してアルミで形成された保護ゲート電極P
Gに接続され、更に保護ゲート電極PGはコンタクトホ
ール43を介してコントロールゲートN型拡散層34に
接続されている。尚、本実施例ではコントロールゲート
N型拡散層34がそのままコントロールゲート電極CG
となっている。
【0034】次に、図7のメモリセルにおける等価回路
と図8(b)を参照しながら動作の説明をする。
と図8(b)を参照しながら動作の説明をする。
【0035】本実施例の場合、フローティングゲート3
3とドレインN型拡散層31間に寄生容量CFDが、フロ
ーティングゲート33とソースN型拡散層32間に寄生
容量CFSが、フローティングゲート33とP型半導体基
板30間に寄生容量CFBが、フローティングゲート33
とコントロールゲート34間に寄生容量CCFが存在し、
更に保護ゲート38がコントロールゲート34と接続さ
れているために保護ゲート38とフローティングゲート
33間に存在する寄生容量もCCFに含まれて、CCF≫C
FD、CFS、CFB、CFGとなる。
3とドレインN型拡散層31間に寄生容量CFDが、フロ
ーティングゲート33とソースN型拡散層32間に寄生
容量CFSが、フローティングゲート33とP型半導体基
板30間に寄生容量CFBが、フローティングゲート33
とコントロールゲート34間に寄生容量CCFが存在し、
更に保護ゲート38がコントロールゲート34と接続さ
れているために保護ゲート38とフローティングゲート
33間に存在する寄生容量もCCFに含まれて、CCF≫C
FD、CFS、CFB、CFGとなる。
【0036】ここで、図8(b)に示したように書き込
み状態では、ドレイン電極Dをプログラム用の高電圧V
PPに、コントロールゲートCGをGNDにバイアスし、
ソース電極SをOPENにし、消去状態ではドレイン電
極DをGNDに、コントロールゲートCGをプログラム
用の高電圧VPPにバイアスし、ソース電極SをOPEN
にする。このバイアス条件下において、書き込み状態に
おけるフローティングゲートの電位:VFGwと消去状態
におけるフローティングゲートの電位:VFGeは、前述
した(1式)と(2式)で表され、CCF≫CFD、CFS、
CFB、CFGであるので書き込み状態でVFGwはほぼ0V
となるので、ドレインN型拡散層31とフローティング
ゲート33間にあるトンネル絶縁膜39にVPPが印加さ
れ、トンネル現象によってフローティングゲート33か
らドレインN型拡散層31に電子が移動することによっ
てVtmが低電位にシフトし、例えば、「1」が記憶され
る。
み状態では、ドレイン電極Dをプログラム用の高電圧V
PPに、コントロールゲートCGをGNDにバイアスし、
ソース電極SをOPENにし、消去状態ではドレイン電
極DをGNDに、コントロールゲートCGをプログラム
用の高電圧VPPにバイアスし、ソース電極SをOPEN
にする。このバイアス条件下において、書き込み状態に
おけるフローティングゲートの電位:VFGwと消去状態
におけるフローティングゲートの電位:VFGeは、前述
した(1式)と(2式)で表され、CCF≫CFD、CFS、
CFB、CFGであるので書き込み状態でVFGwはほぼ0V
となるので、ドレインN型拡散層31とフローティング
ゲート33間にあるトンネル絶縁膜39にVPPが印加さ
れ、トンネル現象によってフローティングゲート33か
らドレインN型拡散層31に電子が移動することによっ
てVtmが低電位にシフトし、例えば、「1」が記憶され
る。
【0037】一方、消去状態ではVFGeがほぼVPPとな
るのでドレインN型拡散層31とフローティングゲート
33間にあるトンネル絶縁膜39に書き込み時とは逆方
向にVPPが印加されてトンネル現象によってドレインN
型拡散層31からフローティングゲート33に電子が移
動することによってVtmが高電位にシフトし、例えば、
「0」が記憶される。
るのでドレインN型拡散層31とフローティングゲート
33間にあるトンネル絶縁膜39に書き込み時とは逆方
向にVPPが印加されてトンネル現象によってドレインN
型拡散層31からフローティングゲート33に電子が移
動することによってVtmが高電位にシフトし、例えば、
「0」が記憶される。
【0038】本実施例においても、フローティングゲー
ト33が保護ゲート38で完全に包含されているため、
非常に多量の可動イオンが侵入した場合でも記憶データ
が破壊されることがなく、しかもポリシリコン−ポリシ
リコン絶縁膜40を薄膜化することによってフローティ
ングゲート33と保護ゲート38間の寄生容量値を増大
させることによってCFDを増大させてCFD≫CFS、
CFB、CCFの関係を維持して書き込みや消去時における
高い効率を得つつ、ドレイン電極Dと保護ゲート電極P
G間の電位差がVPPとなる書き込み時や、保護ゲート電
極PGとドレイン電極Dやソース電極S間の電位差がV
PPとなる消去時において、ドレイン電極Dやソース電極
Sと同電位にあるNウェル35と保護ゲート38間にポ
リシリコン−ポリシリコン絶縁膜40’だけでなく非常
に厚い素子分離酸化膜37があるので、保護ゲート電極
PGとドレイン電極Dやソース電極S間にトンネル効果
による電流が流れることもないので、書き込みや消去時
における効率を低下させることもない。
ト33が保護ゲート38で完全に包含されているため、
非常に多量の可動イオンが侵入した場合でも記憶データ
が破壊されることがなく、しかもポリシリコン−ポリシ
リコン絶縁膜40を薄膜化することによってフローティ
ングゲート33と保護ゲート38間の寄生容量値を増大
させることによってCFDを増大させてCFD≫CFS、
CFB、CCFの関係を維持して書き込みや消去時における
高い効率を得つつ、ドレイン電極Dと保護ゲート電極P
G間の電位差がVPPとなる書き込み時や、保護ゲート電
極PGとドレイン電極Dやソース電極S間の電位差がV
PPとなる消去時において、ドレイン電極Dやソース電極
Sと同電位にあるNウェル35と保護ゲート38間にポ
リシリコン−ポリシリコン絶縁膜40’だけでなく非常
に厚い素子分離酸化膜37があるので、保護ゲート電極
PGとドレイン電極Dやソース電極S間にトンネル効果
による電流が流れることもないので、書き込みや消去時
における効率を低下させることもない。
【0039】実施例3 図3は本発明の第3の実施例を示す平面図であり、図2
を用いて説明した本発明の第2の実施例におけるメモリ
セルを2個配置し、それぞれのメモリセルからドレイン
電極D1とD2、及びソース電極S1とS2が引き出さ
れ、コントロールゲートN型拡散層34と保護ゲート3
8、つまりコントロールゲート電極CGと保護ゲート電
極PGを2個のメモリセルで共有し、コントロールゲー
ト電極CGと保護ゲート電極PGが電気的に接続されて
構成されている。
を用いて説明した本発明の第2の実施例におけるメモリ
セルを2個配置し、それぞれのメモリセルからドレイン
電極D1とD2、及びソース電極S1とS2が引き出さ
れ、コントロールゲートN型拡散層34と保護ゲート3
8、つまりコントロールゲート電極CGと保護ゲート電
極PGを2個のメモリセルで共有し、コントロールゲー
ト電極CGと保護ゲート電極PGが電気的に接続されて
構成されている。
【0040】メモリセルに関しては、本発明の第2の実
施例で説明済みであるので、同一符号を付してここでの
説明は省略する。
施例で説明済みであるので、同一符号を付してここでの
説明は省略する。
【0041】本実施例によれば、コントロールゲート電
極CGと保護ゲート電極PGが複数のメモリセルで共有
されるため、隣接するメモリセル間のコントロールゲー
ト電極CGや保護ゲート電極PGを分離するための領域
を必要としないため、多数のメモリセルを配置したメモ
リセルアレイを構成する場合、より小さい面積で構成す
ることもできる。
極CGと保護ゲート電極PGが複数のメモリセルで共有
されるため、隣接するメモリセル間のコントロールゲー
ト電極CGや保護ゲート電極PGを分離するための領域
を必要としないため、多数のメモリセルを配置したメモ
リセルアレイを構成する場合、より小さい面積で構成す
ることもできる。
【0042】
【発明の効果】第1の効果は、非常に多量の可動イオン
が侵入した場合でも記憶データが破壊されることがない
という点である。
が侵入した場合でも記憶データが破壊されることがない
という点である。
【0043】その理由は、フローティングゲートが保護
ゲートで完全に包含されており、侵入した可動イオンが
保護ゲート内に配置されたフローティングゲートまで到
達できないためである。
ゲートで完全に包含されており、侵入した可動イオンが
保護ゲート内に配置されたフローティングゲートまで到
達できないためである。
【0044】第2の効果は、フローティングゲートで保
護ゲートを完全に包含した場合においても、書き込み若
しくは消去の効率が低下し、消去スピードが低下した
り、消去電流(消去電力)が増加することも無いという
点である。
護ゲートを完全に包含した場合においても、書き込み若
しくは消去の効率が低下し、消去スピードが低下した
り、消去電流(消去電力)が増加することも無いという
点である。
【0045】その理由は、保護ゲートとフローティング
ゲート間の絶縁膜を薄膜化して保護ゲートとフローティ
ングゲート間の容量を増大させて、書き込み/消去時に
おけるフローティングゲートの電位をGND若しくはV
PPに近づけることによって、書き込み若しくは消去の効
率を向上させ、且つ保護ゲートとフローティングゲート
間の絶縁膜を薄膜化した場合においても、フローティン
グゲートの一部縁端が素子分離領域上に延在し、保護ゲ
ートの縁端が素子分離領域を介して、ドレイン、ソース
若しくはコントロールゲート拡散層とは異なる、例え
ば、Nウェルと対向しているので、保護ゲートとドレイ
ン電極、ソース電極若しくはコントロールゲート電極間
でトンネル効果による電流が流れることもないからであ
る。
ゲート間の絶縁膜を薄膜化して保護ゲートとフローティ
ングゲート間の容量を増大させて、書き込み/消去時に
おけるフローティングゲートの電位をGND若しくはV
PPに近づけることによって、書き込み若しくは消去の効
率を向上させ、且つ保護ゲートとフローティングゲート
間の絶縁膜を薄膜化した場合においても、フローティン
グゲートの一部縁端が素子分離領域上に延在し、保護ゲ
ートの縁端が素子分離領域を介して、ドレイン、ソース
若しくはコントロールゲート拡散層とは異なる、例え
ば、Nウェルと対向しているので、保護ゲートとドレイ
ン電極、ソース電極若しくはコントロールゲート電極間
でトンネル効果による電流が流れることもないからであ
る。
【0046】第3の効果は、多数のメモリセルを配置し
たメモリセルアレイを構成する場合、より小さい面積で
構成することもできるという点である。
たメモリセルアレイを構成する場合、より小さい面積で
構成することもできるという点である。
【0047】その理由は、コントロールゲート電極と保
護ゲート電極が複数のメモリセルで共有されるため、隣
接するメモリセル間のコントロールゲート電極や保護ゲ
ート電極を分離するための領域を必要としないためであ
る。
護ゲート電極が複数のメモリセルで共有されるため、隣
接するメモリセル間のコントロールゲート電極や保護ゲ
ート電極を分離するための領域を必要としないためであ
る。
【図1】(a)及び(b)は本発明による第1の実施例
を示す平面図及び断面図である。
を示す平面図及び断面図である。
【図2】(a)及び(b)は本発明による第2の実施例
を示す平面図及び断面図である。
を示す平面図及び断面図である。
【図3】本発明による第3の実施例を示す平面図であ
る。
る。
【図4】(a)及び(b)は第1の従来例を示す平面図
及び断面図である。
及び断面図である。
【図5】(a)及び(b)は第2の従来例を示す平面図
及び断面図である。
及び断面図である。
【図6】(a)及び(b)は第3の従来例を示す平面図
及び断面図である。
及び断面図である。
【図7】メモリセルにおける等価回路を示す図である。
【図8】(a)、(b)及び(c)は書き込み若しくは
消去時において、メモリセルに印加される電位を示す表
である。
消去時において、メモリセルに印加される電位を示す表
である。
10、30、110、130、150 P型半導体基板 11、31、111、131、151 ドレインN型拡
散層 12、32、112、132、152 ソースN型拡散
層 113、33、113、133、153 フローティン
グゲート 14、34、114、134、154 コントロールゲ
ートN型拡散層 154 コントロールゲートP型拡散層 15、35、156 Nウェル 16、36、157 N型拡散層 158 P型拡散層 17、37、117、137、159 素子分離酸化膜 18、38、118、118’、118”、138 保
護ゲート 19、19’、39、39’、119、119’、13
9、139’ トンネル絶縁膜 20、20’、20”、40、40’、120、12
0’、120”、140、140’ ポリシリコン−ポ
リシリコン絶縁膜 21、22、23、24、41、42、43、44、1
21、122、123、124、141、142、14
4、161、162、163、164 コンタクトホー
ル 160 ポリシリコン−アルミ絶縁膜 D、D1、D2 ドレイン電極 S、S1、S2 ソース電極 CG コントロールゲート電極 PG 保護ゲート電極 PAl 不透明物質
散層 12、32、112、132、152 ソースN型拡散
層 113、33、113、133、153 フローティン
グゲート 14、34、114、134、154 コントロールゲ
ートN型拡散層 154 コントロールゲートP型拡散層 15、35、156 Nウェル 16、36、157 N型拡散層 158 P型拡散層 17、37、117、137、159 素子分離酸化膜 18、38、118、118’、118”、138 保
護ゲート 19、19’、39、39’、119、119’、13
9、139’ トンネル絶縁膜 20、20’、20”、40、40’、120、12
0’、120”、140、140’ ポリシリコン−ポ
リシリコン絶縁膜 21、22、23、24、41、42、43、44、1
21、122、123、124、141、142、14
4、161、162、163、164 コンタクトホー
ル 160 ポリシリコン−アルミ絶縁膜 D、D1、D2 ドレイン電極 S、S1、S2 ソース電極 CG コントロールゲート電極 PG 保護ゲート電極 PAl 不透明物質
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項1】 半導体基板表面に形成され、ドレイン拡
散層、ソース拡散層、フローティングゲート及び拡散層
で形成されたコントロールゲートを有する読出専用半導
体記憶装置において、前記ドレイン拡散層、前記ソース
拡散層若しくは前記拡散層で形成されたコントロールゲ
ートのいずれか少なくとも一つが、素子分離領域下に形
成された前記拡散層とは異なる不純物拡散層を介して電
極が引き出されると共に、前記フローティングゲート上
に絶縁層を介して前記フローティングゲートを完全に覆
うよう保護ゲートが形成され、且つ前記フローティング
ゲートの一部縁端が前記素子分離領域上に延在し、前記
保護ゲートの一部縁端は、前記素子分離領域を構成する
絶縁層を間に介在させて前記拡散層とは異なる不純物拡
散層と対向することを特徴とする読出専用半導体記憶装
置。 - 【請求項2】 前記保護ゲートが前記拡散層で形成され
たコントロールゲートと同電位となるように接続される
ことを特徴とする請求項1記載の読出専用半導体記憶装
置。 - 【請求項3】 前記保護ゲートが前記ドレイン拡散層若
しくはソース拡散層と同電位となるように接続されるこ
とを特徴とする請求項1記載の読出専用半導体記憶装
置。 - 【請求項4】 前記保護ゲートが同一メモリセルアレイ
内に存在する他のメモリセルと共有されていることを特
徴とする請求項1乃至3のいずれか1項に記載の読出専
用半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18753896A JP3183326B2 (ja) | 1996-07-17 | 1996-07-17 | 読出専用半導体記憶装置 |
US08/892,182 US5892258A (en) | 1996-07-17 | 1997-07-14 | Read-only semiconductor memory device |
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JP18753896A JP3183326B2 (ja) | 1996-07-17 | 1996-07-17 | 読出専用半導体記憶装置 |
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Publication Number | Publication Date |
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JPH1032268A JPH1032268A (ja) | 1998-02-03 |
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---|---|---|---|
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US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
JP3602010B2 (ja) * | 1999-08-02 | 2004-12-15 | シャープ株式会社 | 半導体記憶装置の製造方法 |
JP2001094094A (ja) | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001110810A (ja) * | 1999-10-06 | 2001-04-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP4281331B2 (ja) * | 2002-01-21 | 2009-06-17 | 株式会社デンソー | 不揮発性半導体記憶装置 |
CN100539155C (zh) * | 2004-03-30 | 2009-09-09 | 精工电子有限公司 | 浮栅非易失性存储器 |
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CN102017129B (zh) * | 2008-05-09 | 2013-10-23 | 株式会社半导体能源研究所 | 非易失性半导体存储装置 |
US8188535B2 (en) | 2008-05-16 | 2012-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method thereof |
US8436411B2 (en) * | 2009-01-06 | 2013-05-07 | United Microelectronics Corp. | Non-volatile memory |
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US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
GB2199184B (en) * | 1986-12-19 | 1990-01-31 | Nat Semiconductor Corp | High reliability single-poly eeprom cell |
JPS63157480A (ja) * | 1986-12-20 | 1988-06-30 | ウエハスケ−ル インテグレ−シヨン,インコ−ポレイテツド | 単一層多結晶フロ−テイングゲ−ト |
JPH022684A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 不揮発性半導体記憶装置 |
DE68920236T2 (de) * | 1988-09-01 | 1995-05-04 | Atmel Corp | Versiegelte Ladungsspeicheranordnung. |
US5094968A (en) * | 1990-11-21 | 1992-03-10 | Atmel Corporation | Fabricating a narrow width EEPROM with single diffusion electrode formation |
JPH04257270A (ja) * | 1991-02-08 | 1992-09-11 | Fujitsu Ltd | 半導体記憶装置 |
JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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1996
- 1996-07-17 JP JP18753896A patent/JP3183326B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-14 US US08/892,182 patent/US5892258A/en not_active Expired - Fee Related
- 1997-07-15 EP EP97112090A patent/EP0820102A3/en not_active Withdrawn
- 1997-07-16 KR KR1019970033093A patent/KR100255535B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100255535B1 (ko) | 2000-05-01 |
EP0820102A2 (en) | 1998-01-21 |
US5892258A (en) | 1999-04-06 |
EP0820102A3 (en) | 1998-05-06 |
KR980012627A (ko) | 1998-04-30 |
JPH1032268A (ja) | 1998-02-03 |
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Legal Events
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LAPS | Cancellation because of no payment of annual fees |