JP3183326B2 - 読出専用半導体記憶装置 - Google Patents

読出専用半導体記憶装置

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JP3183326B2
JP3183326B2 JP18753896A JP18753896A JP3183326B2 JP 3183326 B2 JP3183326 B2 JP 3183326B2 JP 18753896 A JP18753896 A JP 18753896A JP 18753896 A JP18753896 A JP 18753896A JP 3183326 B2 JP3183326 B2 JP 3183326B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読出専用半導体記
憶装置に関し、特に不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、例え
ば、特願平６−１０４４２１号で述ベられており、図４
にその一例を示す。図４（ａ）は記憶装置の概略平面図
であり、同図（ｂ）は（ａ）のIV-IV'線での断面図を示
す。図４に示したように、Ｐ型半導体基板１１０表面に
形成されたドレインＮ型拡散層１１１と、ソースＮ型拡
散層１１２と、フローティングゲート１１３と、拡散層
で形成されたコントロールゲート１１４及びフローティ
ングゲート１１３上にポリシリコン−ポリシリコン絶縁
膜１２０を介して形成されたポリシリコンで形成された
保護ゲート１１８を有しており、ドレイン拡散層１１１
はコンタクトホール１２１を介してアルミで形成された
ドレイン電極Ｄに、ソース拡散層１１２はコンタクトホ
ール１２２を介してアルミで形成されたソース電極Ｓ
に、コントロールゲート拡散層１１４はコンタクトホー
ル１２３を介してアルミで形成されたコントロールゲー
ト電極ＣＧに接続され、保護ゲート１１８はコンタクト
ホール１２４を介してアルミで形成された保護ゲート電
極ＰＧに接続されると共にドレイン電極Ｄにも接続され
ている。
【０００３】次に図７のメモリセルにおける等価回路と
図８（ａ）も参照しながら上記記憶装置の動作の説明を
する。
【０００４】フローティングゲート１１３とドレインＮ
型拡散層１１１間に寄生容量ＣFDが、フローティングゲ
ート１１３とソースＮ型拡散層１１２間に寄生容量ＣFS
が、フローティングゲート１１３と半導体基板１１０間
に寄生容量ＣFBが、フローティングゲート１１３とコン
トロールゲートＮ型拡散層１１４間に寄生容量ＣCFが存
在しており、更に保護ゲート１１８がドレイン電極Ｄに
接続されているため保護ゲート１１８〜フローティング
ゲート１１３間の寄生容量もＣFDに含まれているので、
ＣFD≫ＣFS、ＣFB、ＣCFの関係にある。
【０００５】ここで図８（ａ）に示したように、ドレイ
ン電極ＤをＧＮＤに、コントロールゲート電極ＣＧをプ
ログラム用高電圧ＶPPにバイアスし、ソース電極ＳをＯ
ＰＥＮにすることで書き込み状態に設定すると、ＣFD≫
ＣFS、ＣFB、ＣCFであるので、フローティングゲートの
電位（ＶFG）はドレイン電極Ｄとほぼ同電位のＧＮＤ近
傍にバイアスされ、コントロールゲート電極ＣＧには高
圧であるＶPPが印加されているので、フローティングゲ
ート１１３とコントロールゲートＮ型拡散層１１４間に
存在するトンネル絶縁膜１１９に高電圧ＶPPが印加さ
れ、トンネル現象によってフローティングゲート１１３
からコントロールゲートＮ型拡散層１１４に電子が移動
することによってメモリセルの閾値電圧（以降Ｖtmと記
す）が低電位にシフトし、例えば「１」が記憶される。
【０００６】一方消去状態では、ドレイン電極ＤがＶPP
に、コントロールゲート電極ＣＧがＧＮＤにバイアス
し、ソース電極ＳをＯＰＥＮにすることによって、ＣFD
≫ＣFS、ＣFB、ＣCFFよりフローティングゲートの電位
（ＶFG）はＶPP近傍にバイアスされ、フローティングゲ
ート１１３とコントロールゲートＮ型拡散層１１４間の
トンネル絶縁膜１１９に書き込み時とは逆方向にＶPPが
印加されてトンネル現象によってコントロールゲートＮ
型拡散層１１４からフローティングゲート１１３に電子
が移動し、Ｖtmは高電位にシフトすることによって、例
えば「１」が記憶される。
【０００７】他の従来の不揮発性半導体記憶装置は、例
えば、特開平２−２６８４号公報で述べられており、そ
の一例を図５に示す。図５（ａ）は記憶装置の概略平面
図であり、同図（ｂ）は（ａ）のV−V’線での断面図を
示す。図５に示したように、Ｐ型半導体基板１３０表面
に形成されたドレインＮ型拡散層１３１と、ソースＮ型
拡散層１３２と、フローティングゲート１３３と、拡散
層で形成されたコントロールゲート１３４と、フローテ
ィングゲート１３３上にポリシリコン−ポリシリコン絶
縁膜１４０を介して形成された保護ゲート１３８と、ド
レインＮ型拡散層１３１とフローティングゲート１３３
及びコントロールゲート１３４とフローティングゲート
１３３間に形成されたトンネル絶縁膜１３９及び１３
９’とを有しており、ドレインＮ型拡散層１３１はコン
タクトホール１４１を介してアルミで形成されたドレイ
ン電極Ｄに、ソースＮ型拡散層１３２はコンタクトホー
ル１４２を介してアルミで形成されたソース電極Ｓに、
保護ゲート１３８はコンタクトホール１４４を介してア
ルミで形成された保護ゲート電極ＰＧに接続され、さら
に保護ゲート電極ＰＧが最低電位であるＧＮＤに接続さ
れている。尚、コントロールゲート１３４はＮ型拡散層
がそのままコントロールゲート電極ＣＧとなっている。
【０００８】次に図７のメモリセルにおける等価回路と
図８（ｂ）を参照しながらこの記憶装置の動作の説明を
する。
【０００９】この記憶装置の場合、フローティングゲー
ト１３３とドレインＮ型拡散層１３１間に寄生容量ＣFD
が、フローティングゲート１３３とソースＮ型拡散層１
３２間に寄生容量ＣFSが、フローティングゲート１３３
とＰ型半導体基板１３０間に寄生容量ＣFBが、フローテ
ィングゲート１３３とコントロールゲート１３４間に寄
生容量ＣCFが存在し、更に保護ゲート１３８がＧＮＤに
接続されているためにフローティングゲート１３３とＧ
ＮＤ間に寄生容量ＣFGが存在しており、図８（ｂ）に示
したように書き込み状態ではドレイン電極Ｄをプログラ
ム用の高電圧Ｖ PPに、コントロールゲートＣＧをＧＮＤ
にバイアスし、ソース電極ＳをＯＰＥＮにし、消去状態
ではドレイン電極ＤをＧＮＤに、コントロールゲートＣ
Ｇをプログラム用の高電圧ＶPPにバイアスし、ソース電
極ＳをＯＰＥＮにする。このバイアス条件下において、
書き込み状態におけるフローティングゲートの電位：Ｖ
FG wと消去状態におけるフローティングゲートの電位：
ＶFGeは、 ＶFGw＝｛ＣFD／（ＣFD＋ＣFS＋ＣFB＋ＣFG＋ＣCF）｝・ＶPP （１式） ＶFGe＝｛ＣCF／（ＣFD＋ＣFS＋ＣFB＋ＣFG＋ＣCF）｝・ＶPP （２式） で与えられ、ＣCF≫ＣFD、ＣFS、ＣFB、ＣFGであれば、
書き込み状態でＶFGwはほぼ０ＶとなるのでドレインＮ
型拡散層１３１とフローティングゲート１３３間にある
トンネル絶縁膜１３９にＶPPが印加され、トンネル現象
によってフローティングゲート１３３からドレインＮ型
拡散層１３１に電子が移動することによってＶtmが低電
位にシフトし、例えば「１」が記憶される。一方、消去
状態ではＶ FGeがほぼＶPPとなるので、ドレインＮ型拡
散層１３１フローティングゲート１３３間にあるトンネ
ル絶縁膜１３９に書き込み時とは逆方向にＶPPが印加さ
れる。この時、トンネル現象によって、ドレインＮ型拡
散層１３１からフローティングゲート１３３に電子が移
動し、これによりＶtmが高電位にシフトして、例えば
「０」が記憶される。
【００１０】さらに他の従来の不揮発性半導体記憶装置
は、例えば特開昭６３−１５７４８０号公報で述ベられ
ており、その一例を図６に示す。図６（ａ）は記憶装置
の概略平面図であり、同図（ｂ）は（ａ）のVI-VI'線で
の断面図を示す。図６に示したように、Ｐ型半導体基板
１５０表面に形成されたドレインＮ型拡散層１５１と、
ソースＮ型拡散層１５２と、フローティングゲート１５
３と、Ｎ型拡散層で形成されたコントロールゲートＮ型
拡散層１５４及びＰ型拡散層で形成されたコントロール
ゲートＰ型拡散層１５５と、フローティングゲート１５
３上にポリシリコン−アルミ絶縁膜１６０を介して形成
された不透明物質ＰＡｌを有しており、不透明物質ＰＡ
ｌは、ドレインＮ型拡散層１５１とフローティングゲー
ト１５３及びコントロールゲート拡散層１５４と１５５
を取り囲んで形成されたコンタクトホール１６４を介し
てコンタクトホール１６４直下に形成されたＰ型拡散層
１５８に接続され、ドレインＮ型拡散層１５１とソース
Ｎ型拡散層１５２及びコントロールゲート拡散層１５４
と１５５がそれぞれＮウェル１５６を介してコンタクト
ホール１６４の外側に引き出され、Ｎウェル１５６内に
形成されたＮ型拡散層１５７上に形成されたコンタクト
ホール１６１、１６２、及び１６３を介してそれぞれア
ルミで形成されたドレイン電極Ｄ、ソース電極Ｓ及びコ
ントロールゲート電極ＣＧに接続されている。
【００１１】次に図７のメモリセルにおける等価回路と
図８（ｃ）も参照しながら図６の記憶装置の動作の説明
をする。
【００１２】この記憶装置の場合、書き込み時にドレイ
ン電極Ｄをプログラム用の高電圧：ＨＶに、ソース電極
ＳをＧＮＤに、コントロールゲートＣＧをＶPPにそれぞ
れバイアスした場合、ドレイン電極Ｄからソース電極Ｓ
に電流が流れることによってドレインＮ型拡散層１５１
近傍でホットエレクトロンが誘起され、ホットエレクト
ロンがフローティングゲート１５３に注入され、Ｖtmが
高電位にシフトし、例えば、「０」が記憶される。消去
は、通常紫外線をメモリセルに照射してフローティング
ゲート１５３に蓄積されたエレクトロンを排出すること
によって行われ、Ｖtmは低電位にシフトするが、この記
憶装置の場合、メモリセルが不透明物質ＰＡｌで覆われ
ているために消去はできない構造となっている。
【００１３】図４、図５及び図６に示した従来の不揮発
性半導体記憶装置では、フローティングゲート上に保護
ゲート若しくは不透明物質が形成されているので、例え
ば可動イオンがチップ内に侵入した場合でも、保護ゲー
トや不透明物質に阻まれてフローティングゲートまで到
達し難く、記憶されたデータが破壊され難い。
【００１４】
【発明が解決しようとする課題】しかしながらこれら従
来の記憶装置には尚解決すべき問題点を有していた。第
１の問題点は、図４に示した従来の記憶装置において
は、保護ゲート１１８がフローティングゲート１１３上
に形成され、記憶されたデータが破壊され難い構造とな
ってはいるが、非常に多量の可動イオンが侵入した場合
には記憶データが破壊されてしまうことである。
【００１５】その理由は、保護ゲート１１８（実線で表
示）がフローティングゲート１１３を完全に覆っておら
ず、非常に多量の可動イオンが侵入した場合にはフロー
ティングゲート１１３にまで到達する可動イオンがあ
り、フローティングゲート１１３内に蓄積されたエレク
トロンを電気的に中和し、記憶データを破壊してしまう
からである。
【００１６】第２の問題点は、図４に示した従来の記憶
装置においては、可動イオンによる記憶データの破壊を
防止するため、フローティングゲート１１３を保護ゲー
ト１１８、１１８’、１１８”（破線で表示）で完全に
覆う構造にした場合、書き込み若しくは消去の効率が低
下し、消去スピードが低下したり、消去電流（消去電
力）が増加したりすることである。
【００１７】その理由は、保護ゲート１１８、１１
８’、１１８”はドレイン電極Ｄに接続されているた
め、ポリシリコン−ポリシリコン絶縁膜１２０を薄膜化
することによって保護ゲートとフローティングゲート間
の結合容量、つまりドレイン電極Ｄとフローティングゲ
ート間の結合容量が大きくなることによって、フローテ
ィングゲートの電位はドレイン電極Ｄの電位とほぼ等し
くなる。このため、消去状態でＧＮＤ電位にあるコント
ロールゲートＮ型拡散層１１４とフローティングゲート
１１３間、つまりトンネル絶縁膜１１９にＶPP近傍の高
電圧が印加され高速に消去されるが、書き込み時にはド
レイン電極ＤがＧＮＤ電位であるので電気的に接続され
た保護ゲート１１８、１１８’、１１８”もＧＮＤ電位
であり、一方、コントロールゲートＮ型拡散層１１４は
ＶPP電位にあるため、トンネル絶縁膜１１９だけではな
く薄膜化されたポリシリコン−ポリシリコン絶縁膜１２
０’にもＶPP近傍の高電圧が印加され、トンネル効果に
よってフローティングゲート１１３からだけではなく保
護ゲート１１８’からもエレクトロンがコントロールゲ
ートＮ型拡散層１１４に供給される。つまり、コントロ
ールゲートＣＧに流れ込む電流の内、保護ゲート１１
８’に流れる電流は消去に寄与せず、消去の効率が低下
するからである。
【００１８】一方、保護ゲート１１８’とコントロール
ゲートＮ型拡散層１１４間に流れるトンネル電流を低減
するためにポリシリコン−ポリシリコン絶縁膜１２０を
厚膜化することによって保護ゲート１１８’とコントロ
ールゲートＮ型拡散層１１４間の絶縁膜１２０’を厚く
した場合、保護ゲートとフローティングゲート間の結合
容量、つまりドレイン電極Ｄとフローティングゲート間
の結合容量ＣFDが小さくなって、前述したＣFD≫ＣFS、
ＣFB、ＣCFの関係が成立しなくなり、その結果、トンネ
ル絶縁膜１１９のＶPPよりも低い電圧しか印加されない
ため、書き込みや消去の効率が低下するからである。
【００１９】更に、図５に示した記憶装置では、保護ゲ
ート１３８がＧＮＤ電位にバイアスされているため、消
去状態でのフローティングゲートの電位：ＶFGeは（２
式）で示されているように、保護ゲート１３８とフロー
ティングゲート１３３間に寄生容量ＣFGが存在し、消去
状態でのフローティングゲートの電位：ＶFGeを引き下
げ、従ってトンネル絶縁膜１３９に印加される電圧を低
下させて、消去の効率が低下させられるからである。
【００２０】第３の問題点は、図６に示した従来例にお
いても、書き込みの効率が低下し、消去スピードが低下
したり、消去電流（消去電力）が増加したりすることで
ある。
【００２１】その理由は、図５に示した従来例同様、図
６に示した従来例においても、コンタクトホール１６４
とその直下に形成されたＰ型拡散層１５８を介して不透
明物質ＰＡｌと通常ＧＮＤ電位にバイアスされたＰ型半
導体基板１５０とが接続されており、フローティングゲ
ート１５３を覆った不透明物質ＰＡｌがＧＮＤ電位にバ
イアスされているために、不透明物質ＰＡｌとフローテ
ィングゲート１５３間の寄生容量が書き込み状態でのフ
ローティングゲートの電位を引き下げ、書き込みの効率
が低下するからである。
【００２２】本発明の目的は、非常に多量の可動イオン
が侵入した場合でも記憶データが破壊されることなく、
しかも書き込み若しくは消去の効率が低下することによ
って消去スピードが低下したり消去電流（消去電力）が
増加したりすることのない読出専用半導体記憶装置、特
に不揮発性半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】上記目的を達成する本発
明は、半導体基板表面に形成され、ドレイン拡散層、ソ
ース拡散層、フローティングゲート及び拡散層で形成さ
れたコントロールゲートを有する読出専用半導体記憶装
置において、前記ドレイン拡散層、前記ソース拡散層若
しくは前記拡散層で形成されたコントロールゲートのい
ずれか少なくとも一つが、素子分離領域下に形成された
前記拡散層とは異なる不純物拡散層を介して電極が引き
出されると共に、前記フローティングゲート上に絶縁層
を介して前記フローティングゲートを完全に覆うよう保
護ゲートが形成され、且つ前記フローティングゲートの
一部縁端が前記素子分離領域上に延在し、前記保護ゲー
トの一部縁端は、前記素子分離領域を構成する絶縁層を
間に介在させて前記拡散層とは異なる不純物拡散層と対
向することを特徴とする読出専用半導体記憶装置であ
る。
【００２４】
【発明の実施の形態】ドレイン拡散層、ソース拡散層若
しくは拡散層で形成されたコントロールゲートいずれか
少なくとも一つが、素子分離領域下に形成された不純物
拡散層を介して電極が引き出され、フローティングゲー
ト上に絶縁層を介して保護ゲートが形成されて、且つフ
ローティングゲートの縁端が前記素子分離領域上にまで
延在しているので、フローティングゲート上以外の領域
にある保護ゲートはフローティングゲート上の絶縁層だ
けでなく、素子分離領域を形成する、例えば、ＬＯＣＯ
Ｓ酸化膜のような非常に厚い膜厚を有する絶縁膜を介し
て電極を引き出すための素子分離領域下に形成された不
純物拡散層と対向するため、フローティングゲートと保
護ゲート間の絶縁層を薄膜化してフローティングゲート
と保護ゲート間の結合容量を大きく設定し、トンネル絶
縁膜に高電圧を印加して書き込みや消去効率を高めた場
合においても、保護ゲートとドレイン、ソース若しくは
コントロールゲート間でトンネル効果による電流が流れ
ることはなく、高い書き込みや消去の効率が維持され
る。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
【００２６】実施例１ 図１（ａ）は本発明の第１の実施例を示す平面図であ
り、同図（ｂ）はＩ−Ｉ’線での断面図である。同図に
おいて、Ｐ型半導体基板１０表面に、ドレインＮ型拡散
層１１と、ソースＮ型拡散層１２と、フローティングゲ
ート１３及びＮ型拡散層で形成されたコントロールゲー
トＮ型拡散層１４及びフローティングゲート１３上にポ
リシリコン−ポリシリコン絶縁膜２０を介してポリシリ
コンで形成された保護ゲート１８を有しており、ドレイ
ンＮ型拡散層１１はコンタクトホール２１を介してアル
ミで形成されたドレイン電極Ｄに、ソースＮ型拡散層は
コンタクトホール２２を介してアルミで形成されたソー
ス電極Ｓに、コントロールゲートＮ型拡散層１４はＮウ
ェル１５でＮ型拡散層１６まで引き出され、更にコンタ
クトホール２３を介してアルミで形成されたコントロー
ルゲート電極ＣＧに接続されると共に、ドレイン電極Ｄ
と保護ゲート電極ＰＧが接続されている。
【００２７】更に、コントロールゲートＮ型拡散層１４
は素子分離酸化膜１７で周囲を囲まれており、コントロ
ールゲートＮ型拡散層１４周辺においてフローティング
ゲート１３が素子分離酸化膜１７上に延在し、Ｎウェル
１５と素子分離酸化膜１７を介してフローティングゲー
ト１３縁端が対向している。従って、フローティングゲ
ート１３を包含するように形成された保護ゲート１８は
ポリシリコン−ポリシリコン絶縁膜２０’だけでなく素
子分離酸化膜１７を介してＮウェル１５と対向する構造
となっている。
【００２８】続いて、図７と図８（ａ）も参照しながら
実施例１の記憶装置の動作の説明をする。
【００２９】フローティングゲート１３とドレインＮ型
拡散層１１間に寄生容量ＣFDが、フローティングゲート
１３とソースＮ型拡散層１２間に寄生容量ＣFSが、フロ
ーティングゲート１３とＰ型半導体基板１０間に寄生容
量ＣFBが、フローティングゲート１３とコントロールゲ
ートＮ型拡散層１４間に寄生容量ＣCFが存在しており、
更にフローティングゲート１３と保護ゲート１８間にも
大きな値を有する寄生容量が存在しているが、保護ゲー
ト１８はドレイン電極Ｄと接続されているためＣFDに加
えられて、ＣFD≫ＣFS、ＣFB、ＣCFの関係にある。
【００３０】ここで、図８（ａ）に示したように、ドレ
イン電極ＤをＧＮＤに、コントロールゲート電極ＣＧを
プログラム用の高電圧ＶPPにバイアスし、ソース電極Ｓ
をＯＰＥＮにすることで書き込み状態に設定すると、Ｃ
FD≫ＣFS、ＣFB、ＣCFであるので、フローティングゲー
トの電位（ＶFG）はドレイン電極Ｄとほぼ同電位のＧＮ
Ｄ近傍にバイアスされ、コントロールゲート電極ＣＧに
は高圧であるＶPPが印加されているので、フローティン
グゲート１３とコントロールゲートＮ型拡散層１４間に
存在するトンネル絶縁膜１９に高電圧ＶPPが印加され、
トンネル現象によってフローティングゲート１３からコ
ントロールゲートＮ型拡散層１４に電子が移動すること
によってＶtmが低電位にシフトし、例えば「１」が記憶
される。
【００３１】一方、消去状態では、ドレイン電極ＤがＶ
PPに、コントロールゲート電極ＣＧがＧＮＤにバイアス
し、ソース電極ＳをＯＰＥＮにすることによって、ＣFD
≫Ｃ FS、ＣFB、ＣCFよりフローティングゲートの電位
（ＶFG）はＶPP近傍にバイアスされ、フローティングゲ
ート１３とコントロールゲートＮ型拡散層１４間のトン
ネル絶縁膜１９に書き込み時とは逆方向にＶPPが印加さ
れてトンネル現象によってコントロールゲートＮ型拡散
層１４からフローティングゲート１３に電子が移動し、
Ｖtmは高電位にシフトし、例えば「１」が記憶される。
【００３２】本実施例において、フローティングゲート
１３が保護ゲート１８で完全に包含されているため、非
常に多量の可動イオンが侵入した場合でも記憶データが
破壊されることがなく、しかもポリシリコン−ポリシリ
コン絶縁膜２０を薄膜化することによってフローティン
グゲート１３と保護ゲート１８間の寄生容量値を増大さ
せることによってＣFDを増大させて、ＣFD≫ＣFS、
ＣFB、ＣCFの関係を維持して書き込みや消去時における
高い効率を得つつ、保護ゲート電極ＰＧとコントロール
ゲート電極ＣＧ間の電位差がＶPPとなる書き込み時にお
いても保護ゲート電極ＰＧとコントロールゲート電極Ｃ
Ｇと同電位にあるＮウェル１５間の絶縁膜の膜厚が厚い
ので、保護ゲート電極ＰＧとコントロールゲート電極Ｃ
Ｇ間でトンネル効果による電流が流れることもないの
で、書き込み時における効率を低下させることもない。
【００３３】実施例２ 図２（ａ）は本発明の第２の実施例を示す平面図であ
り、同図（ｂ）はII−II’線での断面図である。同図に
おいて、Ｐ型半導体基板３０表面に形成され、ドレイン
Ｎ型拡散層３１と、ソースＮ型拡散層３２と、フローテ
ィングゲート３３及びＮ型拡散層で形成されたコントロ
ールゲートＮ型拡散層３４と、フローティングゲート３
３上にポリシリコン−ポリシリコン絶縁膜４０を介して
ポリシリコンで形成された保護ゲート３８と、ドレイン
Ｎ型拡散層３１とフローティングゲート３３及びコント
ロールゲートＮ型拡散層３４とフローティングゲート３
３間に形成されたトンネル絶縁膜３９、３９’とを有し
ており、ドレインＮ型拡散層３１とソースＮ型拡散層３
２はＮウェル３５を介して引き出されＮウェル３５内に
形成されたＮ型拡散層３６上に形成されたコンタクトホ
ール４１と４２を介してアルミで形成されたドレイン電
極Ｄとソース電極Ｓに、保護ゲート３８はコンタクトホ
ール４４を介してアルミで形成された保護ゲート電極Ｐ
Ｇに接続され、更に保護ゲート電極ＰＧはコンタクトホ
ール４３を介してコントロールゲートＮ型拡散層３４に
接続されている。尚、本実施例ではコントロールゲート
Ｎ型拡散層３４がそのままコントロールゲート電極ＣＧ
となっている。
【００３４】次に、図７のメモリセルにおける等価回路
と図８（ｂ）を参照しながら動作の説明をする。
【００３５】本実施例の場合、フローティングゲート３
３とドレインＮ型拡散層３１間に寄生容量ＣFDが、フロ
ーティングゲート３３とソースＮ型拡散層３２間に寄生
容量ＣFSが、フローティングゲート３３とＰ型半導体基
板３０間に寄生容量ＣFBが、フローティングゲート３３
とコントロールゲート３４間に寄生容量ＣCFが存在し、
更に保護ゲート３８がコントロールゲート３４と接続さ
れているために保護ゲート３８とフローティングゲート
３３間に存在する寄生容量もＣCFに含まれて、ＣCF≫Ｃ
FD、ＣFS、ＣFB、ＣFGとなる。
【００３６】ここで、図８（ｂ）に示したように書き込
み状態では、ドレイン電極Ｄをプログラム用の高電圧Ｖ
PPに、コントロールゲートＣＧをＧＮＤにバイアスし、
ソース電極ＳをＯＰＥＮにし、消去状態ではドレイン電
極ＤをＧＮＤに、コントロールゲートＣＧをプログラム
用の高電圧ＶPPにバイアスし、ソース電極ＳをＯＰＥＮ
にする。このバイアス条件下において、書き込み状態に
おけるフローティングゲートの電位：ＶFGwと消去状態
におけるフローティングゲートの電位：ＶFGeは、前述
した（１式）と（２式）で表され、ＣCF≫ＣFD、ＣFS、
ＣFB、ＣFGであるので書き込み状態でＶFGwはほぼ０Ｖ
となるので、ドレインＮ型拡散層３１とフローティング
ゲート３３間にあるトンネル絶縁膜３９にＶPPが印加さ
れ、トンネル現象によってフローティングゲート３３か
らドレインＮ型拡散層３１に電子が移動することによっ
てＶtmが低電位にシフトし、例えば、「１」が記憶され
る。
【００３７】一方、消去状態ではＶFGeがほぼＶPPとな
るのでドレインＮ型拡散層３１とフローティングゲート
３３間にあるトンネル絶縁膜３９に書き込み時とは逆方
向にＶPPが印加されてトンネル現象によってドレインＮ
型拡散層３１からフローティングゲート３３に電子が移
動することによってＶtmが高電位にシフトし、例えば、
「０」が記憶される。
【００３８】本実施例においても、フローティングゲー
ト３３が保護ゲート３８で完全に包含されているため、
非常に多量の可動イオンが侵入した場合でも記憶データ
が破壊されることがなく、しかもポリシリコン−ポリシ
リコン絶縁膜４０を薄膜化することによってフローティ
ングゲート３３と保護ゲート３８間の寄生容量値を増大
させることによってＣFDを増大させてＣFD≫ＣFS、
ＣFB、ＣCFの関係を維持して書き込みや消去時における
高い効率を得つつ、ドレイン電極Ｄと保護ゲート電極Ｐ
Ｇ間の電位差がＶPPとなる書き込み時や、保護ゲート電
極ＰＧとドレイン電極Ｄやソース電極Ｓ間の電位差がＶ
PPとなる消去時において、ドレイン電極Ｄやソース電極
Ｓと同電位にあるＮウェル３５と保護ゲート３８間にポ
リシリコン−ポリシリコン絶縁膜４０’だけでなく非常
に厚い素子分離酸化膜３７があるので、保護ゲート電極
ＰＧとドレイン電極Ｄやソース電極Ｓ間にトンネル効果
による電流が流れることもないので、書き込みや消去時
における効率を低下させることもない。
【００３９】実施例３ 図３は本発明の第３の実施例を示す平面図であり、図２
を用いて説明した本発明の第２の実施例におけるメモリ
セルを２個配置し、それぞれのメモリセルからドレイン
電極Ｄ１とＤ２、及びソース電極Ｓ１とＳ２が引き出さ
れ、コントロールゲートＮ型拡散層３４と保護ゲート３
８、つまりコントロールゲート電極ＣＧと保護ゲート電
極ＰＧを２個のメモリセルで共有し、コントロールゲー
ト電極ＣＧと保護ゲート電極ＰＧが電気的に接続されて
構成されている。
【００４０】メモリセルに関しては、本発明の第２の実
施例で説明済みであるので、同一符号を付してここでの
説明は省略する。
【００４１】本実施例によれば、コントロールゲート電
極ＣＧと保護ゲート電極ＰＧが複数のメモリセルで共有
されるため、隣接するメモリセル間のコントロールゲー
ト電極ＣＧや保護ゲート電極ＰＧを分離するための領域
を必要としないため、多数のメモリセルを配置したメモ
リセルアレイを構成する場合、より小さい面積で構成す
ることもできる。
【００４２】
【発明の効果】第１の効果は、非常に多量の可動イオン
が侵入した場合でも記憶データが破壊されることがない
という点である。
【００４３】その理由は、フローティングゲートが保護
ゲートで完全に包含されており、侵入した可動イオンが
保護ゲート内に配置されたフローティングゲートまで到
達できないためである。
【００４４】第２の効果は、フローティングゲートで保
護ゲートを完全に包含した場合においても、書き込み若
しくは消去の効率が低下し、消去スピードが低下した
り、消去電流（消去電力）が増加することも無いという
点である。
【００４５】その理由は、保護ゲートとフローティング
ゲート間の絶縁膜を薄膜化して保護ゲートとフローティ
ングゲート間の容量を増大させて、書き込み／消去時に
おけるフローティングゲートの電位をＧＮＤ若しくはＶ
PPに近づけることによって、書き込み若しくは消去の効
率を向上させ、且つ保護ゲートとフローティングゲート
間の絶縁膜を薄膜化した場合においても、フローティン
グゲートの一部縁端が素子分離領域上に延在し、保護ゲ
ートの縁端が素子分離領域を介して、ドレイン、ソース
若しくはコントロールゲート拡散層とは異なる、例え
ば、Ｎウェルと対向しているので、保護ゲートとドレイ
ン電極、ソース電極若しくはコントロールゲート電極間
でトンネル効果による電流が流れることもないからであ
る。
【００４６】第３の効果は、多数のメモリセルを配置し
たメモリセルアレイを構成する場合、より小さい面積で
構成することもできるという点である。
【００４７】その理由は、コントロールゲート電極と保
護ゲート電極が複数のメモリセルで共有されるため、隣
接するメモリセル間のコントロールゲート電極や保護ゲ
ート電極を分離するための領域を必要としないためであ
る。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明による第１の実施例
を示す平面図及び断面図である。
【図２】（ａ）及び（ｂ）は本発明による第２の実施例
を示す平面図及び断面図である。
【図３】本発明による第３の実施例を示す平面図であ
る。
【図４】（ａ）及び（ｂ）は第１の従来例を示す平面図
及び断面図である。
【図５】（ａ）及び（ｂ）は第２の従来例を示す平面図
及び断面図である。
【図６】（ａ）及び（ｂ）は第３の従来例を示す平面図
及び断面図である。
【図７】メモリセルにおける等価回路を示す図である。
【図８】（ａ）、（ｂ）及び（ｃ）は書き込み若しくは
消去時において、メモリセルに印加される電位を示す表
である。
【符号の説明】
１０、３０、１１０、１３０、１５０ Ｐ型半導体基板 １１、３１、１１１、１３１、１５１ ドレインＮ型拡
散層 １２、３２、１１２、１３２、１５２ ソースＮ型拡散
層 １１３、３３、１１３、１３３、１５３ フローティン
グゲート １４、３４、１１４、１３４、１５４ コントロールゲ
ートＮ型拡散層 １５４ コントロールゲートＰ型拡散層 １５、３５、１５６ Ｎウェル １６、３６、１５７ Ｎ型拡散層 １５８ Ｐ型拡散層 １７、３７、１１７、１３７、１５９ 素子分離酸化膜 １８、３８、１１８、１１８’、１１８”、１３８ 保
護ゲート １９、１９’、３９、３９’、１１９、１１９’、１３
９、１３９’ トンネル絶縁膜 ２０、２０’、２０”、４０、４０’、１２０、１２
０’、１２０”、１４０、１４０’ ポリシリコン−ポ
リシリコン絶縁膜 ２１、２２、２３、２４、４１、４２、４３、４４、１
２１、１２２、１２３、１２４、１４１、１４２、１４
４、１６１、１６２、１６３、１６４ コンタクトホー
ル １６０ ポリシリコン−アルミ絶縁膜 Ｄ、Ｄ１、Ｄ２ ドレイン電極 Ｓ、Ｓ１、Ｓ２ ソース電極 ＣＧ コントロールゲート電極 ＰＧ 保護ゲート電極 ＰＡｌ 不透明物質
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に形成され、ドレイン拡
    散層、ソース拡散層、フローティングゲート及び拡散層
    で形成されたコントロールゲートを有する読出専用半導
    体記憶装置において、前記ドレイン拡散層、前記ソース
    拡散層若しくは前記拡散層で形成されたコントロールゲ
    ートのいずれか少なくとも一つが、素子分離領域下に形
    成された前記拡散層とは異なる不純物拡散層を介して電
    極が引き出されると共に、前記フローティングゲート上
    に絶縁層を介して前記フローティングゲートを完全に覆
    うよう保護ゲートが形成され、且つ前記フローティング
    ゲートの一部縁端が前記素子分離領域上に延在し、前記
    保護ゲートの一部縁端は、前記素子分離領域を構成する
    絶縁層を間に介在させて前記拡散層とは異なる不純物拡
    散層と対向することを特徴とする読出専用半導体記憶装
    置。
  2. 【請求項２】 前記保護ゲートが前記拡散層で形成され
    たコントロールゲートと同電位となるように接続される
    ことを特徴とする請求項１記載の読出専用半導体記憶装
    置。
  3. 【請求項３】 前記保護ゲートが前記ドレイン拡散層若
    しくはソース拡散層と同電位となるように接続されるこ
    とを特徴とする請求項１記載の読出専用半導体記憶装
    置。
  4. 【請求項４】 前記保護ゲートが同一メモリセルアレイ
    内に存在する他のメモリセルと共有されていることを特
    徴とする請求項１乃至３のいずれか１項に記載の読出専
    用半導体記憶装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3221369B2 (ja) * 1997-09-19 2001-10-22 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US6069382A (en) * 1998-02-11 2000-05-30 Cypress Semiconductor Corp. Non-volatile memory cell having a high coupling ratio
JP3602010B2 (ja) * 1999-08-02 2004-12-15 シャープ株式会社 半導体記憶装置の製造方法
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2001110810A (ja) * 1999-10-06 2001-04-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4281331B2 (ja) * 2002-01-21 2009-06-17 株式会社デンソー 不揮発性半導体記憶装置
CN100539155C (zh) * 2004-03-30 2009-09-09 精工电子有限公司 浮栅非易失性存储器
JP4972272B2 (ja) * 2004-03-30 2012-07-11 セイコーインスツル株式会社 浮遊ゲート形不揮発性メモリ
CN102017129B (zh) * 2008-05-09 2013-10-23 株式会社半导体能源研究所 非易失性半导体存储装置
US8188535B2 (en) 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
US8436411B2 (en) * 2009-01-06 2013-05-07 United Microelectronics Corp. Non-volatile memory
JP7372047B2 (ja) * 2018-05-25 2023-10-31 旭化成エレクトロニクス株式会社 不揮発性記憶素子

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155968A (ja) * 1983-02-25 1984-09-05 Toshiba Corp 半導体記憶装置
US5189497A (en) * 1986-05-26 1993-02-23 Hitachi, Ltd. Semiconductor memory device
GB2199184B (en) * 1986-12-19 1990-01-31 Nat Semiconductor Corp High reliability single-poly eeprom cell
JPS63157480A (ja) * 1986-12-20 1988-06-30 ウエハスケ−ル　インテグレ−シヨン，インコ−ポレイテツド 単一層多結晶フロ−テイングゲ−ト
JPH022684A (ja) * 1988-06-15 1990-01-08 Nec Corp 不揮発性半導体記憶装置
DE68920236T2 (de) * 1988-09-01 1995-05-04 Atmel Corp Versiegelte Ladungsspeicheranordnung.
US5094968A (en) * 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
JPH04257270A (ja) * 1991-02-08 1992-09-11 Fujitsu Ltd 半導体記憶装置
JP2663863B2 (ja) * 1994-04-19 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置

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