KR100255535B1 - 판독전용 반도체 메모리 장치 - Google Patents

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KR100255535B1 KR1019970033093A KR19970033093A KR100255535B1 KR 100255535 B1 KR100255535 B1 KR 100255535B1 KR 1019970033093 A KR1019970033093 A KR 1019970033093A KR 19970033093 A KR19970033093 A KR 19970033093A KR 100255535 B1 KR100255535 B1 KR 100255535B1
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히로유키 고바타케
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

n형 드레인 확산막, n형 소스 확산막과 n형 제어 게이트 확산막은 p형 반도체 기판의 위에 형성된다. 게다가, n형 웰(well)은 제어 게이트 확산막에 연결되어 있다. 알루미늄의 제어 게이트 전극은 상기 웰에 연결되어 있다. 고립 산화막은(isolation oxide layer)은 제어 게이트 전극과 제어 게이트 확산막사이에서 형성된다. 한편, 제1 절연막은, 드레인 확산막, 소스 확산막과 제어 게이트 확산막위에 형성된다. 또한, 한 개의 플로팅 게이트가 제1 절연막위에 형성된다. 플로팅 게이트의 상부와 측면은 제2 절연막으로 덮혀져 있다. 플로팅 게이트를 제2 절연막을 통해서 보호 게이트로 완전히 덮혀져 있다. 보호 게이트의 끝 가장자리는 고립 산화막을 사이에 두고 상기 웰의 반대쪽에 위치해 있다. 또한, 드레인 확산막과 보호 게이트는 동일한 전위를 가지고 있으며, 서로 연결되어 있다.

Description

판독전용 반도체 메모리 장치
본 발명은 컴퓨터의 메모리 장치 또는 그와 비슷한 장치로 사용되는 판독전용 메모리 장치에 관한 것이다. 좀 더 자세히 설명하자면, 본 발명을 플로팅 게이트를 갖고 있는 비휘발성 판독전용 반도체 메모리 장치에 관한 것이다. 플로팅 게이트의 표면은 제어 게이트로 덮혀 있다.
종래 기술에는, 두 개의 게이트 막들, 즉 플로팅 게이트와 제어 게이트가 제공되어있는 비휘발성 반도체 장치에 대한 구조가 존재한다. 그러나, 이러한 반도체 장치는 두 개의 게이트 막들을 형성하기 위해서 많은 제조 공정을 요구하고 있다. 그러므로, 단지 한 개의 게이트 막을 가지고 있는 구조로 된 비휘발성 반도체 메모리 장치가 제안되었다(일본특허 제 7-288191호). 제1(a)도는 일본특허 제 7-288291호에 게재된 종래의 반도체 메모리 장치의 평면도를 도시하고 있다. 제1(b)도는 제1(a)도의 A-A를 따라 절단한 면을 도시하고 있다. 층간절연막과 고립 산화막은 제1(a)도에서 삭제되었다. 도시된 반도체 메모리 장치에서는, n형 소스 확산막(112)과 n형 제어 게이트 확산막이 하나의 수정 실리콘으로 된 p형 반도체 기판의 표면에 적층되어 있다.
또한, p형 채널 영역(125)은 드레인 확산막(111)과 소스확산막(112)사이에 형성되어 있다. 고립 산화막(117)은 채널 영역(125)을 제외한 각 산화막들 사이에 형성되어 있다. 드레인 확산막(111)과 소스 확산막(112)의 일부 및 채널 영역(125)을 덮고 있는 터널 절연막(tunnel insulation layer : 119a)과, 제어 게이트 확산막(114)의 일 부분을 덮고 있는 터널 절연막(119b)이 형성된다. 터널 절연막들(119a,119b)은 집적되어 있다. 또한 다결정실리콘의 플로팅 게이트(113)는 터널 절연막들(119a,119b)위에 형성된다.
또한, 다결정 실리콘의 보호막(118)은 절연막(120)을 통해 플로팅 게이트(113)dnbl에 형성된다. 그 후에는, p형 반도체 기판(110)의 표면 또는 그 위에 형성된 각각의 소자들은 층간 절연막(126)으로 덮혀 있다. 또한, 접촉 구멍(121-124)들은 층간절연막(126)을 통해 제공된다. 그 후에는, 드레인 확산막(111)은 접촉구멍(121)을 통해 드레인 전극(211)에 연결되어 있다. 소스 확산막(112)은 접촉구멍(122)을 통해 알루미늄의 소스전극(212)에 연결이 되어 있다. 또한 제어 게이트 확산막(114)은 접촉구멍(123)을 통해 알루미늄의 제어 게이트 전극(214)에 연결되어 있다. 보호막(118)은 접촉구멍(124)을 통하여 알루미늄의 보호 게이트 전극(218)에 연결되어 있다. 보호 게이트 전극(218)과 드레인 전극(211)은 서로 연결이 되어 있다.
다음에는, 상술한 반도체 장치의 동작이 서술될 것이다. 제2도는 메모리 셀의 등가회로를 도시하고 있다. 몇몇 기생(parasitic) 용량이 플로팅 게이트(113)와 드레인 확산막(111)사이에, 플로팅 게이트(113)와 소스 확산막(112)사이에, 그리고 플로팅 게이트(113)와 p형 반도체 기판사이에, 플로팅 게이트(113)와 소스 제어게이트 확산막(114)사이에 각각 존재하게 된다.
각각의 기생용량은 CFD, CFS, CFB, CCF로 표현된다. 또한, 큰 기생용량은 플로팅 게이트(113)와 보호 게이트(118)사이에 존재한다. 보호 게이트(118)는 드레인 전극(211)에 연결되어 있기 때문에, 이러한 기생용량은 CFD 안에 포함되어 있다. 이 때에, 표현식 CFD〉.〉 CFS, CFB, CCF가 존재한다.
다음의 표 1은 입력 또는 소거시 메모리 셀에 인가되는 전위를 도시하고 있다.
Figure kpo00001
표 1에 도시된 바와 같이, 입력시에는, 드레인(211) 전극은 접지 전위로 바이어스 되며, 제어 게이트 전극(214)은 프로그래밍을 위해서, 높은 전위(Vpp)로 바이어스 된다. 그리고, 소스전극(212)에는 아무 전위도 인가되지 않는다. 이 때에, CFD..CFS, CFB, CCF가 존재하므로, 플로팅 게이트(113)의 전위는 드레인 확산막(111)과 같이 동일한 전위인 접지 전위로 사실상 바이어스 된다. 그러므로, 플로팅 게이트(113)와 제어 게이트 확산막(114)사이의 전위차는 사실상 Vpp가 되기 때문에, 전자는 터널 효과에 의해서 플로팅 게이트(113)로부터 제어게이트 확산막(114)으로 이동한다. 그러므로, 메모리 셀의 임계전압(Vtm)은 예를 들면, ‘1′을 기억하기 위해서, 낮은 전압이 된다.
한편, 제1도에 도시된 바와 같이, 소거시에는, 드레인 전극(211)은 높은 전위 Vpp로 바이어스 되며, 제어 게이트 전극(214)은 접지 전위로 바이어스 된다. 그 후에는, 소스전극(212)에 아무 전위도 인가되지 않는다.
이때에, CFD.〉〉 CFS, CCBCCF가 존재하므로, 플로팅 게이트(113)의 전위는 사실상 Vpp로 바이어스 된다. 한편, 제어 게이트 전극(214)은 접지 전위로 바이어스 된다. 그러므로, 플로팅 게이트(113)와 제어 게이트 확산막(114)간의 전위 차이는 사실상 Vpp 가 되므로, 입력의 경우와는 반대로 터널 효과에 의해서, 제어 게이트 확산막(114)으로부터 플로팅 게이트(113)로 이동하게 된다. 그러므로, 임계전압(Vtm)은 “0”을 기억하기 위해서, 높은 전압이 된다.
그러나, 플로팅 게이트(113)는 이러한 반도체 메모리 장치에서는 보호 게이트(118)로 덮혀 있기 때문에, 만약 Na이온과 같은 많은 양의 이동이온이 플로팅 게이트(113)에 도달할 수 있게 된다. 그러므로, 플로팅 게이트(113)에 저장된 전자는 기억된 데이터를 없애기 위해서, 전기적으로 중성화된다.
이동하는 이온이 주입되는 것을 막기 위해서, 플로팅 게이트(113)를 보호막으로 완전히 덮고 있는 구조가 사용될 때에, 다른 문제점들이 나타나게 된다. 예를 들면, 플로팅 게이트(113)가 제1(a)도,제1(b)도의 체인 라인(chain line)으로 표시된 것처럼, 보호막(118a,118b)으로 완전히 덮혀있을 때에, 만약, 절연막(120)이 더 가늘게 형성되었다면, 보호 게이트(118a,118b)와 플로팅 게이트(113)간의 결합 용량은 더 크게 된다. 이 때에는, 드레인 전극(211)과 보호 게이트 전극(218)이 서로 연결되어 있기 때문에, 드레인 확산막(111)의 전위와 플로팅 게이트(113)의 전위는 사실상 동일하게 된다. 그러므로, 제어 게이트 확산막(114)과 플로팅 게이트(113)간의 전위 차이는 입력과 소거의 효율을 개선시키기 위해서, 입력과 소거시에 Vpp와 비슷하게 된다. 그러나, 보호 게이트(118a,118b)와 제어 게이트 확산막(114)은 서로 가깝게 위치해 있으므로, 전저의 전달은 터널효과에 의해서, 보호 게이트(118b)와 제어 게이트 확산막(114)사이에서도 일어나게 된다. 이러한 전자의 전달은 입력과 소거작업에는 아무런 도움도 주지 못하며, 입력과 소거의 효율은 실제적으로 낮아지게 된다.
한편, 절연막(120)이 더 굵게 형성 되었을 때에는, 보호 게이트들(118,118a,118b)과 플로팅 게이트(113)간의 결합 용량은 더 작게 된다. 그러므로, 플로팅 게이트(113)와 제어 게이트 확산막(114)간의 전위 차이는 입력과 소거의 효율을 낮게 하기 위해서, Vpp보다 더 작게 된다.
한편, 비휘발성 반도체 메모리 장치가 제안 되었다. 상기 장치에서는, 보호 게이트와 제어 확산막간의 터널 효과가 방지된다.(일본 특허 제 2-2684호). 제3(a)도는 상기 일본 출원에 게재된 종래의 반도체 메모리 장치의 평면도를 도시하고 있다. 제3(b)도는 제3(a)도의 B-B라인을 따라 절단했을 때의 단면을 도시하고 있다. 층간 절연막과 고립 산화막은 제3(a)도로 부터 삭제되어 있다는 사실에 주목해야 한다.
도시된 반도체 메모리 장치에서는, n형 드레인 확산막(131), n형 소스확산막(132)과 n형 제어 게이트 확산막(134)이 p형 반도체 기판(130)의 표면에 적층되어 있다. 또한, p형 채널 영역(145)은 드레인 확산막(131)과 소스 확산막(132)사이에 형성되어 있다.
고립 산화막(137)은 채널 영역(145)을 제외 하고는 각각의 화산막들 사이에 형성되어 있다. 드레인 확산막(131)의 일부, 소스확산막(132)의 일부와 채널영역(145)의 일부를 덮고 있는 터널 절연막(139a)과, 제어 게이트 확산막(134)의 일부와 제어 게이트 확산막(134)의 양 옆에 형성된 고립 산화막(137)의 일부를 덮고 있는 터널 절연막(139b)이 형성된다. 터널 절연막(139a,139b)들은 서로 집적되어 있다. 또한, 다결정 실로콘의 플로팅 게이트(133)는 터널 절연막들(139a,139b)위에 형성된다. 플로팅 게이트(133)와 드레인 확산막(131)의 한 부분간의 거리는 플로팅 게이트(133)와 소스확산막(132)간의 거리보다 더 좁다.
또한, 플로팅 게이트(133)는 절연막(140)을 사이에 두고 있으며, 다결정 실리콘의 보호 게이트(138)로 완전히 덮혀져 있다. p형 반도체 기판(130)의 표면위 또는 그 상부에 형성된 각각의 소자들은 층간 절연막(146)으로 덮혀져 있다. 접촉구멍들(141,142,144)은 층간 절연막(146)을 통해 제공된다. 드레인확산막(131)은 접촉구멍(141)을 통해 알루미늄의 드레인 전극(231)에 연결되어 있다. 그리고, 소스 확산막(132)은 접촉구멍(142)을 통해 알루미늄의 소스전극(232)에 연결되어 있다. 또한, 보호 게이트(138)는 접촉구멍(144)을 통해 알루미늄의 보호 게이트 전극(238)에 연결되어 있다. 제어 게이트 확산막(134)은 제어 게이트를 위해서, 전극(134)으로 동작한다.
상술한 반도체 장치의 동작이 서술되어질 것이다. 제4도는 메모리 셀의 등가회로를 도시하고 있다. 몇몇 기생(parasitic) 용량이 플로팅 게이트(113)와 드레인 확산막(111)사이에, 플로팅 게이트(113)와 소스 확산막(112)사이에, 그리고 플로팅 게이트(113)와 p형 반도체 기판사이에, 플로팅 게이트(113)와 소스 제어게이트 확산막(114)사이에 그리고 플로팅 게이트(133)와 보호 게이트(138)사이에 각각 존재하게 된다. 각각의 기생용량의 표현식은 CFD,CFS,CFB,CCF,CFG로 표현된다. 이 때에는, CCF〉〉CFD,CFS,CFB,CFG가 존재한다.
다음의 표 2는 입력과 소거시 메모리 셀에 인가된 전위를 도시하고 있다.
Figure kpo00002
입력시에는, 표 2에 도시된 바와 같이, 드레인 전극(231)이 프로그래밍을 위해서 높은 전위(Vpp)로 바이어스 된다. 제어 게이트(234)는 접지 전위로 바이어스 된다. 소스전극(232)에는 아무 전위도 인가 되지 않는다. 입력시 플로팅 게이트(133)의 전위 VFGW 는 방정식(1)과 같이 표현된다.
VFGW=(CFD/(CFD+CFS+CFB+CFG+CCF))*Vpp ----(1)
표현식 CCF〉〉CFD, CFS,CFG가 존재 하기 때문에, 입력시, VFGW는 사실상 OV가 된다. 그러므로, 플로팅 게이트(133)와 드레인 확산막(131)사이의 전위 차이는 사실상 Vpp 가 되므로, 전자는 터널효과에 의해서 플로팅 게이트(133)로부터 드레인 확산막(131)으로 이동한다. 그러므로, 임계전압(Vtm)은 “1”을 기억하기 위해서, 낮은 전압이 된다.
한편, 소거시에는, 표 2에서 도시한 바와같이, 드레인 전극(231)은 접지 전위로 바이어스 되며, 제어 게이트 전극(243)은 프로그래밍을 위해서 높은 전위(Vpp)가 된다. 소스전극(232)에는 아무 전위가 인가되지 않는다. 이 때에는, 소거시, 플로팅 게이트(133)의 전위(VFGe)는 식(2)와 같이 표현된다.
VFGe= (CCF/(CFD+CFS+CFB+CFG+CCF))*Vpp ------------- (2)
소거시에는, CCF〉〉CFD,CFS, CFG가 존재하기 때문에, VFGe가 사실상 Vpp가 된다. 그러므로, 플로팅 게이트(133)와 드레인 확산막(131)간의 전위 차이는 Vpp와 가깝게 된다. 입력 때와는 달리, 전자는 드레인 확산막(131)에서 플로팅 게이트(133)로 이동한다. 그러므로 임계전압(Vtm)은 “0”을 기억하기 위해서, 높은 전압으로 된다.
그러나, 도시된 반도체 장치에서는, 보호 게이트(138)가 접지 전위로 바이어스 되며, 기생용량(CFG)이 존재하게 된다. 그러므로, 소거시, 플로팅 게이트(133)의 전위는 소거의 효율을 낮추기 위해서, Vpp보다 훨씬 낮게 된다.
한편, 플로팅 게이트내에 저장된 전하에 대한 빛의 영향을 없애기 위해서, 알루미늄과 같은 비투명성 물질로 된 비휘발성 반도체 장치가 제안되었다(일본 특허 제 63-157480). 제5(a)도는 상기 특허에서 기재된 종래의 반도체 메모리 장치의 평면도를 도시하고 있다. 제5(b)도는 제5(a)도의 C-C를 따라 잘랐을 때의 단면을 도시하고 있다. 층간 절연막과 고립 산화막은 제5(a)도에서 무시되었다. 도시된 반도체 메모리 장치에서는, n형 드레인 확산막(151), n형 소스 확산막(152)과 서로 인접하게 배치된 n형 제어 게이트 확산막(154)과 p형 제어 게이트 확산막(154)들이 p형 반도체 기판(150)의 표면위에 형성되어 있다. 또한, p형 채널 영역(165)은 드레인 확산막(151)과 소스 확산막(152)사이에 형성되어 있다. 또한, 상술한 소자들은 둘러 싸고 있는 p형 확산막(158)이 형성된다.
드레인 확산막(151)에서, n형 확산막(157a)은 p형 확산막(158)의 외부에 형성된다. 소스 확산막(152)에서는, n형 확산막(157b)이 p형 확산막(158)의 외부에 형성된다. 제어 게이트 확산막들(154,155)에서는, n형 확산막(157c)이 p형 확산막(158)의 외부에 형성된다. 또한 고립막(159)은 채널 영역(165)을 제외하고는 각각의 확산막들 사이에 형성된다. 그 후에는, 드레인 확산막(151)의 일부, 소스 확산막(152)의 일부와 제어 게이트 확산막(154,155)의 일무를 덮고 있는 터널 절연막(160)이 형성된다. 게다가, 다결정 실리콘으로 되어 있는 플로팅 게이트(153)가 터널 절연막(169)위에 제공된다.
p형 반도체 기판(150)위 또는 그 상부에 형성된 각각의 소자들은 층간 절연막(160)으로 덮혀져 있다. n형 확산막들(157a,157b,157c) 또는 p형 확산막(158)까지 뚫려 있는 접촉구멍들(161-164)은 층간절연막(166)을 통하여 형성되어 있다. 게다가, n형 확산막(157a)에서 p형 반도체 기판(150)을 거쳐, 드레인 확산막(151)까지 연장되어 있는 n 형 웰(156a)이 형성된다.
n형 확산막(157b)에서 p형 반도체 기판(150)의 한 부분을 통해 소스 확산막(152)까지 연장되어 있는 n형 웰(156b)이 형성된다. n형 확산막(157c)에서 p형 반도체 기판(150)의 한 부분을 통해 제어 게이트 확산막들(154,155)까지 연장되어 있고, 제어 게이트 확산막들(154,155)을 완전히 둘러싸고 있는 n형 웰(156c)이 형성된다. 드레인 확산막(151)은 n형 웰(156a)과 n형 확산막(157a)과 접촉구멍(161)을 통해 드레인 전극(157a)에 연결되어 있다.
소스 확산막(152)은 n형 웰(156b)과 n형 확산막(157b)과 접촉구멍(162)을 통해 소스전극(252)에 연결이 되어 있다. 또한 제어 게이트 확산막들(154,155)은 n형 웰(156c)과 n형 확산막(157c)과 접촉구멍(163)을 통해 제어 게이트 전극(254)에 연결이 되어 있다.
알루미늄과 같은 비투명성 물질(170)은 p 형 확산막(158)에 까지 도달하는 접촉구멍(164)내에 묻혀져 있다(buried). 또한, 비투명성 물질(170)은 접촉구멍(164)에 의해 둘러싸여 있는 층간 절연막(166)의 상부 표면에 적층이 되므로, 접촉구멍(164)내에 묻혀진 비투명성 물질(170)과 함께 집적되어 진다.
상술한 반도체 장치의 동작이 서술되어질 것이다. 다음의 표 3은 입력시 메모리 셀에 인가되는 전위를 도시하고 있다.
Figure kpo00003
입력시, 표 3에 도시한 바와 같이, 드레인 전극(251)은 프로그래밍을 위해서, 높은 전위(HV)로 바이어스 되며, 소스전극은 접지 전위로 바이어스 된다. 그리고, 제어 게이트 전극(254)은 Vpp로 바이어스 된다. 예를 들면, HV는 6V와 동일하며, Vpp는 12.5V와 동일하다.
이 때에, 전류는 드레인 전극(251)에서 소스전극(252)으로 흐르기 때문에, 드레인 확산막(151) 근처에 핫 전자(hot electron)를 유입시키게 된다. 핫 전자는 플로팅 게이트(153)내로 주입되어, 임계전압(Vtm)을 높은 전압으로 이동시키므로, 결과적으로 “0”을 기억할 수 있다.
한편, 소거시에는, 메모리 셀에 자외선을 비추는 과정이 실행된다. 그리고, 상기 과정에 의해서, 플로팅 게이트(153)내에 저장된 전자가 제거된다. 그러나, 반도체 장치는 비투명성 물질(170)로 덮혀 있기 때문에, 소거과정은 도시된 구조내에서 실행될 수 없다.
이 반도체 장치에서는, 비투명성 물질(170)의 p 형 확산막(158)과 n 형 확산막들(156a,156b,156c)을 통해 반도체 기판(10)에 연결이 되어 있다. 반도체 기판(150)은 접지 전위로 바이어스 되기 때문에, 비투명성 물질(170)도 접지 전위로 바이어스 된다. 그러므로, 기생용량은 비투명성 물질(170)과 플로팅 게이트(153)사이에 존재하므로, 입력시, 플로팅 게이트(153)의 전위를 낮추게 된다. 그러므로, 입력 효율은 낮아지게 된다.
본 발명의 목적은 판독전용 반도체 메모리 장치, 특히, 비휘발성 반도체 메모리 장치를 제공하는 것이다. 상기 장치에서는, 많은 양의 이동 이온들이 칩으로 들어가며, 기억된 데이터는 손실되지 않으며, 입력과 소거시의 효율이 낮아지는 것이 제한되어진다.
본 발명에 따르는 판독전용 반도체 메모리 장치는 제1 전도형 반도체 기판을 가지고 있다. 제2 전도형 드레인 확산막, 제2 전도형 소스확산막과 제2 전도형 제어 게이트 확산막은 선택적으로 반도체 기판의 표면위에 형성된다. 또한, 제2 전도형 웰은 드레인 확산막, 소스 확산막과 제어 게이트 확산막으로 구성된 한 그룹으로부터 선택된 제2 전도형 확산막에 연결이 되어 있다. 전극은 웰에 연결되어 있다. 고립 영역은 전극과 웰에 연결된 제2 전도형 확산막 사이에 형성된다. 플로팅 게이트는 드레인 확산막, 소스 확산막과 제어 게이트 확산막위에 형성된다. 드레인 확산막, 소스 확산막과 제어 게이트 확산막으로부터 플로팅 게이트를 절연시키는 제1 절연막이 형성된다. 보호 게이트 플로팅 게이트를 덮고 있다. 보호 게이트로부터 플로팅 게이트를 절연시켜주는 제2 절연 막이 형성된다. 보호 게이트의 끝 가장자리는 고립 영역을 사이에 두고 상기 웰과는 반대 방향에 위치해 있다.
본 발명에 따르면, 플로팅 게이트는 보호 게이트로 완전히 덮혀 있다. 그러므로, 많은 양의 이동이온이 칩으로 들어가는 경우에도, 이동이온은 플로팅 게이트에 도달하지 못하기 때문에, 기억된 데이터가 손상되지 않게된다.
보호 게이트의 끝 가장자리는, 고립 영역을 통해, 드레인 확산영역, 소스 확산막과 제어 게이트 확산막에서 선택된 제2 전도형 확산막들에 연결된 웰과는 반대 방향에 위치해 있다. 그러므로, 보호 게이트와 플로팅 게이트간의 고립 막이 더욱 얇게 되고, 보호 게이트와 플로팅 게이트 간의 결합 용량이 더욱 크게 되어, 높은 전압을 제1 절연막에 인가함으로써, 입력과 소거의 효율을 개선시킬 때에, 보호 게이트와 드레인 확산막, 소스 확산막 또는 제어 게이트 확산막 사이의 전류는 터널 효과에 의해서 흐를 수 없게 된다. 그러므로, 입력과 소거의 효율은 높게 유지될 수 있다.
한편, 보호 게이트와 제어 게이트 확산막은 동일한 전위를 가지고 있으며, 서로 연결이 되어 있다.
또한, 보호 게이트와 드레인 확산막과 소스 확산막으로 구성된 한 그룹에서 선택된 제2 전도형 확산막은 동일한 전위를 가지고 있으며, 서로 연결이 되어 있다.
보호 게이트 그리고/또는 제어 게이트 확산막은 공통의 메모리 셀 어레이내에 형성된 최소한 한 개의 메모리 셀을 공유하고 있다.
제어 게이트 확산막과/또는 보호 게이트가 최소한 공통 메모리 셀 어레이내에 있는 한 개의 메모리 셀을 공유하고 있을 때에, 인접한 메모리 셀들내에서 제어 게이트 확산막들과/또는 보호 게이트들을 분리시키는 영역들은 불필요하게 된다.
플로팅 게이트와 드레인 확산막의 일부분 간의 거리는 플로팅 게이트와 소스 확산막 간의 거리보다 더 좁을 수 있다.
또한, 웰과 전극들은 제2 전도형 불순물(impurity) 확산막을 통해 서로 연결이될 수 있다.
보호 게이트와/또는 플로팅 게이트는 다결정 실리콘으로 되어 있다.
한편, 전극은 알루미늄으로 되어 있다.
게다가, 고립 영역은 실리콘 산화막으로 되어 있다.
반도체 기판은 실리콘으로 되어 있다.
제1(a)도는 일본 특허출원 제 7-288291호에 게재된 종래의 반도체 메모리 장치에 대한 평면도.
제1(b)도는 제1(a)도의 라인 A-A를 따라 잘랐을 때의 단면을 도시한 도면.
제2도는 메모리 셀의 등가회로를 도시한 도면.
제3(a)도는 일본 특허출원 제 2-2684호에 게재된 종래의 반도체 메모리 장치의 평면도.
제3(b)도는 제3(a)도의 B-B를 따라 잘랐을 때의 단면을 도시한 도면.
제4도는 메모리 셀의 등가회로를 도시한 도면.
제5(a)도는 일본 특허출원 제 63-157480호에 게재된 종래의 반도체 메모리 장치의 평면도.
제5(b)도는 제3(a)도의 C-C를 따라 잘랐을 때의 단면을 도시한 도면.
제6(a)도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 제1 실시예를 도시한 평면도.
제6(b)도는 제6(a)도의 C-C를 따라 잘랐을 때의 단면을 도시한 도면.
제7도는 메모리 셀의 등가회로를 도시한 도면.
제8(a)도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 제2 실시예를 도시한 평면도.
제8(b)도는 제8(a)도의 E-E를 따라 잘랐을 때의 단면을 도시한 도면.
제9도는 메모리 셀의 등가회로를 도시한 도면.
제10도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 제3 실시예를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : p형 기판 11 : 드레인 확산막
12 : 소스 확산막 14 : 소스 게이트 확산막
17 : 고립 산화막
제6(a)도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 제1 실시예의 평면도이다. 제6(b)도는 제6(a)도의 D-D 선을 따라 잘랐을 때의 단면도이다. 층간 절연막과 고립 산화막은 제6(a)도에서 표시되지 않았다. 도시된 실시예에서는, n형 소스 확산막(12), n형 드레인 확산막(11), n형 제어 게이트 확산막(14)과 n형 확산막(16)이 p형 반도체 기판(10)의 표면상에 순서대로 적층되어 있다. 실리콘 기판은 반도체 기판(10)으로 사용될 수 있다. 또한, p형 채널 영역(25)은 드레인 확산막(11)과 소스 확산막(12)사이에 형성된다. 고립 산화막(17)은 채널영역을 제외한 각각의 소자들사이에 형성된다. 드레인 확산막(11)과 소스 확산막(12)의 일부 및 채널 영역(25)을 덮고 있는 터널 절연막(tunnel insulation layer:19a)과, 제어 게이트 확산막(14)과 고립 산화막(17)의 일부를 덮고 있는 터널 절연막(19b)이 형성된다. 터널 절연막들(19a,19b)은 집적되어 있다. 또한, 다결정실리콘의 플로팅 게이트(13)는 터널 절연막들(19a,19b)위에 형성된다.
플로팅 게이트(13)의 상부는 절연막(20)으로 덮혀 있다. 플로팅 게이트(13)는 다결정 실리콘의 보호 게이트(18)로 덮혀 있으며, 절연막(20)이 그 사이에 위치해 있다. 또한, 반도체 기판(10) 표면의 위 또는 상부에 형성된 각각의 소자들은 층간 절연막(26)으로 덮혀 있다. 드레인 확산막(11)과 소스 확산막(12), n형 확산막(16) 또는 보호 게이트(18)에 도달하는 접촉구멍들(21 - 24)의 각각은 층간 절연막(26)을 통해 형성된다. n형 확산막(16)으로부터 반도체 기판의 한 부분을 통해 제어 게이트 확산막(14)까지 연장되어 있는 n형 웰(15)이 형성된다.
드레인 확산막(11)은 접촉구멍(21)을 통해 알루미늄의 드레인 전극(51)에 연결되어 있다. 소스 확산막(12)은 접촉구멍(22)을 통해 알루미늄의 소스 전극(52)에 연결되어 있다. 제어 게이트 확산막(14)은 n형 웰(15), n형 확산막(16)과 접촉구멍(23)을 통해 알루미늄의 제어 게이트 전극(54)에 연결이 되어 있다. 보호 게이트(18)는 접촉구멍(24)을 통해 보호 게이트 전극(58)에 연결이 되어 있다. 드레인 전극(51)과 보호 게이트 전극(58)은 서로 연결이 되어 있다.
도시된 실시예에서는, 보호 게이트(18)가 플로팅 게이트(13)를 포함하고 있으며, 보호 게이트(18)의 끝 가장자리는 층간 절연막(26)의 일부와 고립 산화막(17)을 통해 n형 웰(15)의 반대편에 위치해 있다. 다음에는, 상술한 반도체 장치의 동작을 설명하겠다. 제7도는 메모리 셀의 등가회로이다. 몇 개의 기생용량들이 플로팅 게이트(13)와 드레인 확산막(11) 사이와, 플로팅 게이트(13)와 소스 확산막(12)사이, 그리고 플로팅 게이트(13)와 반도체 기판(10), 플로팅 게이트(130)와 제어 게이트(14)사이에 각각 존재한다. 각각의 기생용량은 상술한 순서대로 CFD,CFS,CFB,CCF로 표현된다. 또한, 커다란 기생용량이 플로팅 게이트(13)와 보호 게이트(18)사이에 존재한다. 보호 게이트 전극(58)은 드레인 전극(51)에 연결되어 있으므로, 그것은 CFD안에 포함되어 있다. 이 때에, CFD〉〉CFS,CFB, CCF가 존재하게 된다.
다음 표 4는 입력과 소거시 메모리 셀에 인가되는 전위를 보여주고 있다.
Figure kpo00004
입력시에는, 제5도에 도시된 바와같이, 드레인 전극(51)이 접지 전위로 바이어스 되며, 제어 게이트 전극(54)은 프로그래밍을 위해서 높은 전위(Vpp)로 바이어스 된다. 소스전극(52)에는 아무 전위도 인가되지 않는다. 이 때에는, CFD〉〉CFS,CFB,CCF가 존재하므로, 플로팅 게이트(13)의 전위는 드레인 확산막과 같이 동일한 전위가되어, 사실상 접지 전위로 바이어스 된다.
한편, 제어 게이트 전극(54)은 높은 전위(Vpp)로 바이어스 된다. 그러므로, 플로팅 게이트(13)와 제어 게이트 확산막(14)간의 전위 차이는 사실상 Vpp와 동일하게 되어, 전자는 터널효과에 의해서 플로팅 게이트(13)로부터 제어 게이트 확산막(14)으로 이동한다. 그러므로, 메모리 셀의 임계전압(Vtm) “1”을 기억하기 위해서낮은 전압이 된다.
한편, 소거시에는, 표 4에 도시한 바와 같이, 드레인 전극(51)이 높은 전위(Vpp)로 바이어스 되며, 제어 게이트 전극(54)은 접지전위로 바이어스 된다. 소스전극(52)에는 아무 전위도 인가되지 않는다. CFD〉〉CFS,CFB,CCF가 존재 하므로, 플로팅 게이트(13)의 전위는 사실상 Vpp가 된다. 한편, 제어 게이트 전극(54)은 접지 전위로 바이어스 된다. 그러므로, 플로팅 게이트(13)와 제어 게이트 확산막(14)간의 전위 차이는 사실상 Vpp가 된다. 그러므로, 입력의 경우와는 반대로, 전자는 터널 효과에 의해서, 제어 게이트 확산막(14)으로부터 플로팅 게이트(13)로 이동하게 된다. 그러므로 임계전압( Vtm)은 “0”을 기억하기 위해서 높은 전압이 된다.
도시된 실시예에서는, 플로팅 게이트(13)가 보호 게이트(18)로 완전히 덮혀 있기 때문에, 많은 양의 이동 이온이 유입되더라도, 기억된 데이터는 파괴되지 않는다. 또한 절연막(20)이 입력과 소거의 효율을 높이기 위해서, 더 얇게 만들어 졌을 때에는, 층간 절연막(14)의 한 부분과 고립 산화막(17)이 제어 게이트 확산막(14)과 동일한 전위를 가지고 있는 n형 웰(15)과 보호 게이트(18)사이에서 형성되므로, 제어 게이트 확산막(14)과 보호 게이트 사이의 전류는 흐르지 않게 된다. 그러므로 입력과 소거의 효율은 결코 낮아지지 않는다.
보호 게이트 전극은 소스전극과 같은 동일한 전위를 가지고 연결되어 있다.
본 발명의 제2 실시예가 설명되어질 것이다. 제8(a)도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 평면도이다. 제8(b)도는 제8(a)도의 E-E라 인을 따라 잘랐을 때의 단면도이다. 층간절연막과 고립 산화막을 제8(a)도에서 표시되지 않았다.
도시된 실시예에서는, n형 확산막(36b), n형 소스 확산막(32), n형 드레인 영역(31), n형 확산막 (36a)과 n형 제어 게이트 확산막(34)이 p형 반도체 기판(30)의 표면상에 순서대로 적층되어 있다. 실리콘 기판은 반도체 기판(30)으로 사용될 수 있다. 또한, p형 채널 영역(45)이 드레인 확산영역(31)과 소스 확산영역(32)사이에 형성된다. 드레인 확산막(31)과 소스 확산막(32)과 채널 영역(45)을 덮고있는 터널 절연막(tunnel insulation layer:39a)과, 제어 게이트 확산막(14)의 한 부분과 그 옆에 있는 고립 산화막(17)의 일부를 덮고 있는 터널 절연막(39b)이 형성된다. 터널 절연막들(39a,39b)은 집적되어 있다. 또한, 다결정실리콘으로 된 플로팅 게이트(33)는 터널 절연막들(39a,39b)위에 형성된다.
플로팅 게이트(33)와 드레인 확산막(31)의 한 부분 사이의 거리는 플로팅 게이트(33)와 소스 확산막(32)사이의 거리보다 더 좁다.
플로팅 게이트(33)의 상부와 측면은 절연막(20)으로 덮혀 있다. 플로팅 게이트(33)는 다결정 실리콘의 보호 게이트(38)로 덮혀 있으며, 절연막(40)이 그 사이에 위치해 있다. 또한, 반도체 기판(30) 표면의 위 또는 상부에 형성된 각각의 소자들은 층간 절연막(46)으로 덮혀 있다. n형 확산막들(36a 또는 36b), 제어 게이트 확산막(34) 또는 보호 게이트(38)에 도달하는 접촉구멍들(41 - 44)의 각각은 층간 절연막(46)을 통해 형성된다. n형 확산막(36a)으로부터 반도체 기판의 한 부분을 통해 드레인 확산막(31)까지 연장되어 있는 n형 웰(35a)이 형성된다.
이와 같이, n형 확산막(36b)으로부터 반도체 기판(30)의 한 부분을 통해 소스 확산막(32)까지 연장되어 있는 n형 웰(35b)이 형성된다.
드레인 확산막(31)은 접촉구멍(41)과 n형 웰(35a), n형 확산막(36a)을 통해 알루미늄의 드레인 전극(71)에 연결되어 있다. 소스 확산막(32)은 접촉구멍(42)과, n형 웰(35b), n형 확산막(36b)을 통해 알루미늄의 소스전극(72)에 연결되어 있다. 보호 게이트(38)는 접촉구멍(44)을 통해 보호 게이트 전극(78)에 연결이 되어 있다.
제어 게이트 확산막(34)은 제어 게이트를 위해 전극(74)으로 동작한다. 전극(74)은 접촉구멍(43)을 통해 보호 게이트 전극(78)에 연결이 되어 있다.
도시된 실시예에서는, 보호 게이트(38)가 플로팅 게이트(33)를 포함하고 있으며, 보호 게이트(18)의 끝 가장자리는 층간 절연막(46)의 일부와 고립 산화막(37)을 통해 n형 웰(35a,35b)의 반대편에 위치해 있다.
다음에는, 상술한 반도체 장치의 동작을 설명하겠다. 제9도는 메모리 셀의 등가회로이다. 몇 개의 기생용량들이 플로팅 게이트(33)와 드레인 확산막(31)사이와, 플로팅 게이트(3)와 소스 확산막(3) 사이, 그리고 플로팅 게이트(33)와 반도체 기판(30), 플로팅 게이트(33)와 제어 게이트 확산막(34)사이에 각각 존재한다. 각각의 기생용량은 상술한 순서대로 CFD, CFS, CFB, CCF로 표현된다. 또한, 커다란 기생용량이 플로팅 게이트(33)와 보호 게이트(38)사이에 존재한다. 보호 게이트 전극(78)은 전극(74)에 연결되어 있으므로, 그것은 CCF안에 포함되어 있다. 이 대에, CFS〉〉CFD, CFS, CFB가 존재하게 된다.
다음 표 5는 입력과 소거시 메모리 셀에 인가되는 전위를 보여주고 있다.
Figure kpo00005
입력시에는, 제5도에 도시된 바와같이, 드레인 전극(71)이 프로그래밍을 위해서, 높은 전위(Vpp)로 바이어스 되며, 전극(74)은 접지전위로 바이어스 된다. 소스 전극(72)에는 아무 전위로 인가되지 않는다. 이 때에는, 플로팅 게이트(33)의 전위(VPGW)는 식(3)과 같이 표현된다.
VPGW= (CFD/(CFD+ CFS+ CFB+ CCF)) * Vpp .............(3)
CCF〉〉CFD, CFS, CFB가 존재 하므로,입력시에는, VPGW는 사실상 “0”이된다. 그러므로, 플로팅 게이트(33)와 드레인 확산막(31)간의 전위 차이는 사실상 Vpp와 동일하게 되어, 전자는 터널효과에 의해서 플로팅 게이트(33)로부터 드레인 확산막(31)으로 이동한다. 그러므로, 메모리 셀의 임계전압(Vtm) “1”을 기억하기 위해서 낮은 전압이 된다.
한편, 소거시에는, 표 5에 도시한 바와 같이, 드레인 전극(71)이 접지전위로 바이어스 되며, 전극(74)은 프로그래밍을 위해서 높은 전위(Vpp)로 바이어스 된다. 소스전극(72)에는 아무 전위도 인가되지 않는다. 소거시에, 플로팅 게이트(33)의 전위(VPGW)는 식(4)과 같이 표현된다.
VPGe= (CCF/ (CFD+ CFS+ CFB+ CCF)) * Vpp --------(4)
CCF〉〉CFD, CFS, CFB가 존재 하므로, 플로팅 게이트(33)와 드레인 확산막(31)간의 전위차이는 사실상 Vpp가 된다. 그러므로, 입력의 경우와는 반대로, 전자는 터널 효과에 의해서, 드레인 확산막(31)으로부터 플로팅 게이트(33)로 이동하게 된다. 그러므로 임계전압(Vtm)은 “0”을 기억하기 위해서 높은 전압이 된다.
도시된 실시예에서는, 플로팅 게이트(33)가 보호 게이트(38)로 완전히 덮혀 있기 때문에, 많은 양의 이동 이온이 유입되더라도, 기억된 데이터는 파괴되지 않는다. 또한 절연막(40)이 입력과 소거의 효율을 높이기 위해서, 더 얇게 만들어졌을 때에는, 층간 절연막(46)의 한 부분과 고립 산화막(37)이 드레인 확산막(31) 또는 소스 확산막(32)의 전위와 동일한 전위를 갖는 n형 웰(35a 또는 35b)과 보호 게이트(38) 사이에 형성되기 때문에, 전류가 흐르는 것을 방지한다. 그러므로 입력과 소거의 효율은 결코 낮아지지 않는다.
본 발명의 제3 실시예가 설명되어질 것이다. 제10도는 본 발명에 따르는 판독전용 반도체 메모리 장치의 제3 실시예의 평면도이다. 제10도에서는 층간 절연막과 고립 산화막이 표시되지 않았다. 도시된 실시예에서는 제2의 실시예에 있는 두 개의 메모리 셀들이 배열되어 있다. 구조는 제2 실시예와 동일하기 때문에, 상술한 실시예에 있는 소자들은 비슷한 소자들은 동일한 참조번호들에 의해서 표시되어 졌으며, 자세한 설명은 생략되어 있다.
도시된 실시예에서, 드레인 전극들(71a,71b)과 소스 전극들(72a, 72b)은 각각의 메모리 셀들로부터 나와 있다. 한편, 제어 게이트 확산막(34)과 보호 게이트(38)는 두 개의 메모리 셀들에 있다. 즉, 전극(74)과 보호 게이트 전극(78)은 두 개의 메모리 셀들에 존재하며, 서로 연결이 되어 있다.
도시된 실시예에서는, 전극(74)과 보호 게이트(78)가 다수의 메모리 셀들에 공통으로 존재하기 때문에, 전극(74)과 보호 게이트(78)를 분리하기 위한 영역들을 제공하는 것이 필요하지 않다. 따라서, 작은 영역에서 많은 메모리 셀들을 가지고 있는 메모리 셀 어레이가 구성이 될 수 있다.
본 발명은 대표적인 실시예를 참조하여, 설명이 되었지만, 본 발명의 정신과 범위를 벗어나지 않는 범위내에서 여러 가지 변경들과, 삭제, 그리고 추가등이 가능하다. 그러므로, 본 발명은 상술한 특정 실시예에 제한되어 있지 않으며, 첨부된 청구범위와 동등한 것과 범위내에 존재하는 모든 가능한 실시예들을 포함하고 있다.

Claims (12)

  1. 판독전용 반도체 메모리 장치에 있어서, 제1 전도형 반도체 기판과, 상기 반도체 기판의 표면위에서 선태적으로 형성된 제2 전도형 드레인 확산막과, 상기 반도체 기판의 표면위에서 선태적으로 형성된 제2 전도형 소스 확산막과, 상기 반도체 기판의 표면위에서 선태적으로 형성된 제2 전도형 제어 게이트 확산막과, 상기 드레인 확산막, 상기 소스 확산막과 상기 제어 게이트 확산막으로 구성된 한 그룹에서 선택된 제2 전도형 확산막에 연결된 제2 전도형 웰과, 상기 웰에 연결된 전극과, 상기 웰에 연결된 상기 제2 전도형 확산막과 상기 전극사이에 형성된 고립영역과, 상기 드레인 확산막, 상기 소스 확산막과 상기 제어 게이트 확산막위에 형성된 플로팅 게이트와, 상기 드레인 확산막, 상기 소스 확산막과 상기 제어 게이트 확산막으로부터 상기 플로팅 게이트를 절연시키는 제1 절연막과, 상기 플로팅게이트를 덮고 있는 보호 게이트와, 상기 보호 게이트로부터 상기 플로팅게이트를 절연시키는 제2 절연막으로 구성되어 있으며, 상기 보호 게이트의 끝 가장자리는, 상기 고립 영역을 사이에 두고 상기 웰과는 반대의 방향에 위치해 있는 판독전용 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 보호 게이트와 상기 제어 게이트 확산막은 동일한 전위를 가지고 있으며, 서로 연결이 되어 있는 것을 특징으로 하는 판독전용 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 드레인 확산막과 상기 소스 확산막으로 구성된 한 그룹에서 선택된 제2 전도형 확산막과 상기 보호 게이트는 동일한 전위를 가지고 있으며, 서로 연결되어 있는 판독전용 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 보호 게이트는 공통 메모리 셀 어레이내에 형성된 최소한 한 개의 메모리 셀과 연결되어 있는 판독전용 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제어 게이트 확산막은 공통 메모리 셀 어레이내에 형성된 최소한 한 개의 메모리 셀과 연결되어 있는 판독전용 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 플로팅 게이트와 상기 드레인 확산막간의 거리는 상기 플로팅 게이트와 상기 소스 확산막간의 거리보다 더 좁은 것이 특징인 판독전용 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 웰과 상기 전극은 제2 전도형 불순물 막을 통해 서로 연결되어 있는 판독전용 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 보호 게이트는 다결정 실리콘으로 되어 있는 판독전용 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 전극은 알루미늄으로 되어 있는 판독전용 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 플로팅 게이트는 다결정 실리콘으로 되어 있는 판독전용 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 고립영역은 실리콘 산화막으로 되어 있는 판독전용 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 반도체 기판은 실리콘으로 되어 있는 판독전용 반도체 메모리 장치.
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