KR920004763B1 - 필드 차폐 플레이트를 갖는 eprom 및 그 제조방법 - Google Patents
필드 차폐 플레이트를 갖는 eprom 및 그 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 기판 상부에 액티브영역, 필드영역 및 게이트 영역을 도시한 레이아웃트도.
제 2 도는 종래 기술에 의해 형성된 EPROM에서 제 1 도의 A-A' 단면을 따라 도시한 도면.
제 3 도는 종래 기술에 의해 형성된 EPROM에서 제 1 도의 B-B' 단면을 따라 도시한 도면.
제 4 도는 종래 기술에 의해 형성된 EPROM에서 제 1 도의 C-C' 단면을 따라 도시한 도면.
제 5 도는 본 발명에 의해 형성된 EPROM에서 제 1 도의 A-A' 단면을 따라 도시한 도면.
제 6 도는 본 발명에 의해 형성된 EPROM에서 제 1 도의 B-B' 단면을 따라 도시한 도면.
제 7 도는 본 발명에 의해 형성된 EPROM에서 제 1 도의 C-C' 단면을 따라 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : P+영역
3 및 4 : 소오스/드레인 영역 5 : 게이트 산화막
6 : 부상게이트(Floating Gate) 7 : 중간절연층(Inter Poly Oxide)
8 : 조절게이트(Control Gate) 9 : 절연층
10 및 11 : 금속층 12 : 필드차폐용 절연층
13 : 필드 차폐 플레이트(Fileld Shilded Plate)
14 : 필드 산화막 15 : P++영역
본 발명은 필드차폐 플레이트를 갖는 EPROM 및 그 제조방법에 관한 것으로, 특히 종래의 LOCOS 방식에 의한 형성하는 필드산화막 대신에 필드 차폐 플레이트(Field Shilded Plate)를 형성하여 소자격리 기능과 소자의 집적도를 향상시킨 필드차폐 플레이트를 갖는 EPROM 및 그 제조방법에 관한 것이다.
부상 게이트(Floating Gate)에 인위적으로 전하를 유기시키거나 소거하여 데이터를 입출력하는 소자로서 예를들어 EPROM(Electrical Programmable Read Only Memory) 또는 EEPROM(Electrical Erasable Progammable Read Only Memory)등이 있다.
종래의 EPROM의 구조는 제 2 도 및 3 도에 나타낸 바와같이 실리콘 기판(1)의 액티브 영역 게이트 산화막(5)이 형성되고, 이 게이트 산화막(5)상부에 전하를 저장할 수 있는 부상게이트(6)와 EPROM의 동작을 제어할 수 있는 조절게이트(8)가 형성되고, 부상게이트(6) 하부에는 게이트 산화막(5)이, 조절게이트(8)하부에는 중간절연층(7)이 각각 형성되며, 소자와 소자를 격리하기 위하여 실리콘 기판(1)의 필드영역에 LOCOS 공정으로 필드산화막(14)이 형성된다.
일반적인 EPROM은 부상 게이트(6)에 전하가 저장되지 않은 초기 상태의 문턱 전압은 보통 1.5-2.5V이다. 그러니 EPROM에 프로그램이 되면 EPROM의 문턱전압은 보통 5V-8V가 되는데, EPROM을 프로그램시키기 위해서는 조절게이트(8)에 약 12-20V, 드레인 영역에 7-10V, 소오스영역 및 기판은 GND에 각각 접속시켜야 한다. 상기와 같이 전극에 전압을 인가하면 채널내에서 발생하게 되는 캐리어(일반적으로 hot carrier라고 한다)가 게이트 산화막을 통과하여 부상게이트에 저장된다.
상기한 바와같이 EPROM에서는 프로그램시 고전압이 인가되기 때문에 이웃하고 있는 EPROM셀과는 완전하게 격리시키는 것이 중요하다.
그러나, 종래의 필드산화막은 질화막을 마스크층으로 사용하여 선택적으로 산화막을 형성시키는 LOCLS방식을 사용하므로써 여러 가지 문제점이 발생된다.
첫째, 질화막을 이용하여 선택적으로 산화막을 형성시킬 때, 질화막의 측면에 산화막 형성시 스트레스로 인한 결함이 야기 된다.
둘째, 고전압에 의한 격리(Isolation) 기능을 원활하게 수행하기 위해 두꺼운 필드 산화막을 형성해야하고, 그 하부에 P++영역을 형성해야 한다.
셋째, EPROM의 특성상 두꺼운 필드 산화막은 부상게이트와 조절게이트의 적층구조로 발생되는 단차(Topology)에 의한 공정의 난이도가 발생한다.
넷째, 필드 산화막 형성시 생겨나는 버즈비크(Bird's Beak)에 의한 EPROM의 채널폭이 감소되어 EPROM 동작시 전류가 감소된다.
다섯째, 상기의 문제점은 고집적도를 개선하는데 장애요인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 실리콘 기판의 필드영역 상부에 필드차폐 플레이트를 형성하여 소자격리 기능과 소자의 집적도를 향상시킨 부상게이트를 갖는 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 기술적 원리를 간략하게 나타내면 다음과 같다.
일반적으로, N+ 폴리실리콘을 게이트 전극으로 사용하는 문턱전압은 N채널인 경우, VTH=-0.55+ψF+(QB-Qss)/Cox도 표시된다.
따라서, 게이트 산화막이 두껍게 되면,
가 감소되어 Vth가 커지게 된다. 그러므로 게이트 산화막 하부의 농도가 일정한 상태에서 필드 영역에 형성되는 필드 차폐 절연층의 두께를 게이트 산화막보다 두껍게 하여 필드영역의 전도상태가 EPROM보다 높은 전압에서 유기되도록 한다. 또한 필드 차폐 절연층 상부에 형성되는 필드차폐 플레이트에 항상 GND로 유지하므로서 필드 영역에 존재하는 트랜지스터를 OFF상태로 하여 소자 분리 기능을 수행하도록 한다.
이하, 본 발명을 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제 1 도는 부상게이트를 갖는 반도체 소자 예를들어 EPROM의 액티브영역(X), 필드영역(Y) 및 게이트영역(Z)(부상게이트(6) 및 조절게이트(8))을 각각 도시한 레이아웃트 도면이다.
제 2 도는 종래 기술에 의해 형성된 EPROM에서 제 1 도의 A-A' 단면을 따라 도시한 것으로서, 제 1 도의 액티브영역(X)의 실리콘 기판(1)에 문턱전압 조절용 P+영역(2)이 형성되고, 그 상부에 게이트 산화막(5), 부상게이트(6), 중간 절연층(7), 조절게이트(8)의 패턴이 각각 형성되고 이온주입 공정으로 P+영역(2)에 N형 불순물이 확산되어 소오스/드레인영역(3 및 4)이 형성되고, 조절게이트(8) 주변에 절연층99)이 형성되되, 예정된 부분의 절연층(9)이 제거되어 금속층(10 및 11)이 소오스/드레인영역(3 및 4)에 접속된 상태를 도시한 것이다.
제 3 도는 종래기술에 의해 형성된 EPROM에서 제 1 도의 B=B' 단면을 따라 도시한 것으로서, 제 1 도의 필드영역(Y)에는 LOCOS 공정에 의해 형성된 필드산화막(14)이 형성되고, 제 1 도의 액티브영역(X)의 실리콘 기판(1)에는 P+영역(2)이 형성되고, 그 상부에 게이트 산화막(5)이 형성되고, 부상게이트(6)가 일측필드산화막(14)일정상부에서 게이트 산화막(5)을 걸쳐 다른측 필드산화막(14)일정상부까지 형성되고, 그 상부에 중간절연층(7)이 형성되고, 조절게이트(8)가 부상게이트(6)상부와 양측단부에 걸쳐서 길게 형성되어 있음을 도시한다. 또한 EPROM셀간의 소자격리 기능을 향상시키기 위하여 필드산화막(14) 저면에는 P++영역(15)이 형성됨을 도시하며, LOCOS 공정에 의해 형성된 필드산화막(14)의 내측단부에는 버즈비크(A)가 형성됨을 알수 있다.
제 4 도는 종래기술에 의해 형성된 EPROM에서 제 1 도의 C-C' 단면을 따라 도시한 것으로서, 필드산화막(14)의 양측의 실리콘기판(1)에는 각각 P++영역(2)과 N형 소오스/드레인 영역(3 및 3A)가 형성되고, 소오스/드레인 영역(3 및 3A)에는 각각 비트선용 금속(10 및 10A)이 각각 접속되어 있음을 도시한다. 여기서 필드산화막(14) 상부 및 저부에는 제 3 도와 마찬가지로 절연층(9)과 P++영역(15)이 각각 형성됨을 나타낸다.
상기한 바와같은 종래기술은 LOCOS 방법을 이용하여 소자와 소자를 격리하는 필드산화막을 형성하므로서 상기의 종래기술에서 언급한 문제점이 발생된다.
제 5 도, 제 6 도 및 제 7 도는 본 발명에 의해 필드산화막 대신 필드차폐 플레이트를 구비하는 EPROM의 단면을 도시한 것이다.
제 5 도는 본 발명에 의해 형성된 EPROM에서 제 1 도의 A-A' 단면을 따라 도시한 것으로서, 제 2 도에 도시한 EPROM 셀의 단면과 동일하므로 설명을 생략하기로 한다.
제 6 도는 본 발명에 의해 형성된 EPROM 셀을 제 1 도의 B-B' 단면을 따라 도시한 것으로, 실리콘 기판(1)에 형성된 문턱 전압 조절용 P+영역(2) 상부의 예정된 필드영역에 필드차폐 절연층(12)이 형성되고, 그 상부에 필드차폐 플레이트(13)가 형성되고, 예정된 액티브 영역의 실리콘 기판(1)과 필드차폐플레이드(13) 게이트 산화막(15)이 형성되고, 종래와 같이 부상게이트(6), 중간절연층(7), 조절게이트(8)가 각각 형성되어 있음을 도시한다.
상기의 필드 차폐 절연층(12)과 필드차폐 플레이트(13)는 종래의 필드산화막을 형성하는 공정대신 실리콘기판(1) 상부에 필드차폐 절연층(12)으로 예를들어 산화막(또는 산화막-질화막-산화막)을 500-1000Å정도의 두께로 형성하고, 그 상부에 필드차폐 플레이트(13)로 예를들어 N형 폴리실리콘층을 3000-5000Å정도의 두께로 형성한 후 예정된 마스크를 이용하여 액티브영역의 N형 폴리실리콘층과 산화막을 제거하여 필드영역에 산화막과 N형 폴리실리콘층을 남겨서 필드차폐 절연층(12) 필드차폐 플레이트(13)로 형성한 것이다.
제 7 도는 본 발명에 의해 형성된 EPROM 셀을 제 1 도의 C-C' 단면을 따라 도시한 것으로서, 소자와 소자를 격리하기 위해 필드영역(제 1 도의 Y)에 필드차폐절연층(12)과 필드차폐 플레이트(13)가 형성되고, P+영역(2)에 형성된 소오스/드레인영역(3 및 3A)에는 금속층(10 및 10A)이 각가 접속되되, 필드차폐 플레이트(13)상부와 측면에는 절연층(9)이 형성됨을 도시한다.
여기서 필드차폐 플레이트(13)와 소오스/드레인 영역(3 및 3A)들으 S하나의 MOS 트랜지스터의 구조를 갖게 된다. 따라서 필드차폐 플레이트(13)를 항상 GND와 접속시켜 놓으면 소오스/드레인 영역(3 및 3A)들간에는 채널이 형성되지 않는 하나의 MOS 트랜지스터로 동작하므로 필드차폐 플레이트(13)를 중심으로 좌, 우측에 있는 액티브영역의 소오스/드레인영역(3 및 3A)은 상호격리가 되는 것이다.
또한, 상기의 필드차폐 플레이트를 GND가 예정된 전압이 인가되는 임의의 패드에 접속해주면 Flash EEPROM으로 사용될 수가 있다. 즉, EPROM의 프로그램 및 데이터 판독시에는 상기 임의의 패드를 GND로 연결시켜 수행한다. 그리고, 데이터 소거시에는 EPROM의 다른 전극 예를들어 조절게이트, 소오스 및 드레인 전극들을 모두 GND로 접속하고 임의의 패드에 고전압을 인가하면 부상게이트에 있는 전하들이 필드차폐 플레이트로 빠져나가게 된다.
상기의 Flash EEPROM은 다음과 같은 장점이 있다.
첫째, EPROM의 데이터를 자외선이 전기적으로 소거할 수 있으며, 둘째, EPROM의 패케이지 형성시에 상부에 형성되는 자외선 통로인 창을 삭제할 수 있어 소자의 제조비용을 절감할 수 있으며, 셋째, 필드차폐 플레이트를 임의의 패드에 연결시에 소자제작시 형성되는 접합을 통과하지 않으므로 필드 차폐 플레이트에 소자의 항복전압보다 큰 전압을 유기하여도 무관하다.
상기한 바와같이, 본 발명에 의해 형성되는 반도체 소자는 종래 LOCOS 방식에 의해 형성하는 필드산화막의 결점을 개선하여 소자격리 기능을 충분히 수행하고, 필드 차폐 플레이트에 예정된 전압을 인가하여 종래기술의 자외선에 의한 데이터 소거대신 전기적으로 소거가 가능한 소자를 제동할 수 있다. 또한 종래의 필드산화막보다 폭이 좁은 필드 차폐 플레이트를 형성하므로서 EPROM의 고집적화를 실현 할 수 있는 큰 효과가 있다.
Claims (7)
- 실리콘 기판의 필드영역에 소자간의 격리를 위해 필드산화막을 형성하고, 실리콘 기판의 액티브 영역에 게이트 산화막, 부상게이트, 절연층, 조절게이트를 각각 형성하고, 부상게이트 좌, 우측의 액티브영역인 실리콘 기판에 소오스/드레인 영역을 형성하고 비트라인용 금속층을 접속하여 이루어지는 EPROM 제조방법에 있어서, 상기 실리콘 기판의 필드영역에 소자간 격리를 위하여, 실리콘 기판 상부에 필드 차폐절연층과 N형 폴리실리콘층을 예정된 두께로 적층하는 단계와, 필드 차폐 플레이트용 마스크를 이용하여 실리콘 기판의 액티브 영역 상부에 있는 N형 폴리실리콘층과 산화막을 식각하여 실리콘 기판의 필드영역에 필드 차폐 플레이트와 필드 차폐 절연층을 형성하는 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM 제조방법.
- 실리콘 기판의 필드영역에 소자간 격리를 위해 필드산화막이 형성되고, 실리콘 기판의 액티브 영역에 게이트 산화막이 형성되고, 상기 필드산화막 일정상부에서 게이트 산화막 상부, 다른측 필드산화막 일정상부까지 부상게이트가 형성되고, 부상게이트 상부에 절연층이 형성되고, 절연층 상부와 필드산화막 상부에 걸쳐서 조절게이트 전극이 형성되고, 상기 부상게이트 좌, 우측의 액티브영역인 실리콘 기판에 소오스/드레인 영역이 형성되어 이루어지는 EPROM에 있어서, 상기 실리콘 기판의 필드영역에 소자간의 격리를 위해 필드 차폐 절연층과 필드차폐 플레이트가 각각 예정된 두께로 형성된 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트 상부면 및 측면까지 게이트 산화막이 형성되어 필드 차폐 플레이트와 부상게이트와는 절연되도록 형성된 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트 N형 폴리실리콘층으로 3000-5000Å 정도의 두께인 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
- 제 2 항에 있어서, 상기 필드 차폐 절연층은 산화막 또는 산화막-절화막-산화막층으로 500-1000Å 정도의 두께인 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트 GND에 접속시키는 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
- 제 2 항에 있어서, 상기 필드 차폐 플레이트가 예정된 전압이 인가되는 임의의 패드에 접속시켜 Flash EEPROM 셀로 동작되도록 하는 것을 특징으로 하는 필드 차폐 플레이트를 갖는 EPROM.
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