KR100319617B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 과잉소거가 발생한 경우에 발생하는 문턱전압의 저하로 인한 반도체 소자의 오동작을 방지하여 반도체 소자의 신뢰성을 향상시키는 것을 목적으로 한다. 상기와 같은 목적을 달성하기 위하여, 액티브 영역(205)과 소자 분리 영역(210)으로 구성된 반도체 기판(200)과, 상기 액티브 영역(205)을 포함한 반도체 기판 소정부위 상면에 형성된 턴넬 산화막(203a)(203b)과, 상기 턴넬 산화막 위에 형성된 중앙에 개구부(204')를 갖는 액자틀 형상의 부유 게이트 전극(204)과, 상기 부유 게이트 전극(204) 상면 및 측면에 형성된 층간 절연막(207)과, 상기 부유 게이트 전극(204) 및 상기 부유 게이트 전극 중앙의 개구부(204')를 덮고 있는 제어 게이트 전극(202)과, 상기 제어게이트(202) 전극 양측의 반도체 기판(200)내에 각각 형성된 소스(205) 및 드레인(206)으로 구성된 반도체 소자 및 그 제조방법을 제공한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본발명은 반도체 소자에 관한 것으로, 특히 플래쉬 EEPROM(electrically erasable and programmable read only memory) 소자에 있어서 소거 동작 이후에 발생되는 문턱전압의 변동으로 인한 소자의 오동작을 방지할 수 있는 반도체 소자의 구조 및 그 제조방법에 관한 것이다.
도1은 ETOX(EPROM with tunnel oxide)형의 종래 플래쉬 EEPROM 소자의 셀 구조를 도시한 종단면도이다.
도시한 바와 같이, p형 반도체 기판(100)상에 턴넬 산화막(101)이 형성되어 있고, 상기 턴넬 산화막(101)위에 부유 게이트 전극(102)과 층간 절연막(103)과 제어 게이트 전극(104)이 순차 적층되어 있다. 상기 부유 게이트 전극(102)의 양측 반도체 기판(100)내에는 각각 소스(105)와 드레인(106)이 형성되어 있다. 상기 소스(105)는 상대적으로 불순물 농도가 낮은 영역(n-영역)(105a)과 상기 농도가 낮은 영역(105a)에 비해 상대적으로 불순물 농도가 높은 영역(n+영역)(105b)으로 된 완만한 정션(graded junction) 구조를 갖도록 형성되어 있다. 그 이유는 소거시에 소스에 높은 전압이 인가되기 때문에, 고내압 구조를 갖도록 할 필요가 있기 때문이다. 드레인(106)은 프로그램시 핫캐리어의 발생을 용이하게 하기 위해 어브럽트 정션(abrupt junction) 구조로 되어 있다.
상기 도1의 플래쉬 EEPROM 소자의 동작원리는 다음과 같다.
우선 셀에 '0' 또는 '1'의 데이터를 기록하는 프로그램 동작을 설명한다. 게이트 전극에 12V 정도의 고전압을 인가하고 드레인에는 8V정도의 전압을 인가하면 드레인 근방에 열전자 및 정공의 쌍(핫 캐리어)이 발생되어, 상기 열전자가 부유게이트 전극내로 주입된다. 상기 열전자가 부유 게이트 전극내로 주입됨으로써 프로그램되기 전의 메모리 셀 트랜지스터의 턴온 전압에 비해 문턱전압이 상승된다. 따라서, 부유 게이트 전극에 열전자가 주입된 셀의 문턱전압은 상대적으로 높고, 열전자가 주입되지 않은 셀의 문턱전압은 상대적으로 낮은 상태가 된다.
상기 메모리 셀로부터 데이터를 읽어 내는 동작은 다음과 같다. 즉, 제어게이트 전극에 소정의 전압을 가하면, 부유 게이트에 열전자가 주입되어 있지 않은 메모리 셀은 트랜지스터가 턴온하여 전류가 흐르고, 부유 게이트에 열전자가 주입되어 있는 메모리 셀은 문턱전압이 상대적으로 높기 때문에 턴 오프되어 전류가 흐르지 않는다. 따라서, 각 셀의 문턱전압 차에 의해 데이터가 '0'인지 '1'인지를 판별한다.
다음으로 데이터의 소거동작은 다음과 같다. 소스측에 12V정도의 고전압을 인가하고 제어게이트 전극에는 0V의 기준전압을 인가하여, 부유게이트로부터 전자를 강제적으로 소스측으로 방출시킨다. 결과적으로 다시 셀의 문턱전압이 원래대로 낮아진다. 이때, 소거시, 부유 게이트 전극의 전자가 모두 소스측으로 방출된 상태에서도 계속 소거가 진행되면 과잉 소거가 되어 부유 게이트 전극이 양(+)전하로 대전된다. 상기와 같이, 부유 게이트 전극이 양전하로 대전되면, 메모리 셀 트랜지스터의 문턱전압이 미리 설정된 문턱전압 보다 낮아져서, 소자의 전기적인 특성이안정성이 없어져 신뢰성에 문제가 생긴다.
또한, 부유 게이트 전극이 양의 전하로의 대전이 심한 경우에는, 트랜지스터가 오프인 상태 즉 컨트롤 게이트 전극에 0V의 전압이 가해진 상태 또는 문턱전압 이하의 전압이 가해진 상태에서도 상기 부유게이트 전극의 양전하에 의해 소스/드레인간의 채널이 형성되어 데이터 읽기시, 상기와 같은 과잉소거된 셀이 선택되지 않은 상태에서도 항상 전류가 흘러 결과적으로 플래쉬 메모리 소자는 잘못된 데이터를 출력하게 되는등 플래쉬 메모리 소자가 오동작하는 문제가 있다.
또한, 과잉소거가 일어난 셀에 다시 프로그램을 할 때, 부유 게이트 전극내의 양전하를 전기적으로 중성화하기 까지의 시간이 필요하므로, 필요한 프로그램 시간이 정해진 프로그램 시간보다 길어져 프로그램 특성이 열화하는 문제점이 있었다.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 과잉소거가 발생할 경우 문턱전압의 저하로 인하여 반도체 소자가 오동작하는 것을 방지하여 반도체 소자의 신뢰성을 향상시킨 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 또한, 과잉소거로 인하여 프로그램 시간이 길어지는 문제를 해결하여 반도체 소자의 프로그램 특성을 향상시키는데 그 목적이 있다.
본발명의 목적을 달성하기 위한 반도체 소자의 구조는, 액티브 영역과 소자 분리 영역으로 구성된 반도체 기판과, 상기 액티브 영역을 포함한 반도체 기판 소정부위 상면에 형성된 턴넬 산화막과, 상기 턴넬 산화막 위에 형성된 중앙에 개구부를 갖는 액자틀 형상의 부유 게이트 전극과, 상기 부유 게이트 전극 상면 및 측면에 형성된 층간 절연막과, 상기 부유 게이트 전극 및 상기 부유 게이트 전극 중앙의 개구부를 덮고 있는 제어 게이트 전극과, 상기 제어게이트 전극 양측의 반도체 기판내에 각각 형성된 소스 및 드레인으로 구성된다.
본발명의 목적을 달성하기 위한 본발명의 반도체 소자 제조방법은, 제1 도전형의 반도체 기판을 소자분리영역과 액티브 영역으로 구분하는 공정과, 상기 반도체 기판 상면에 상대적으로 두께가 얇은 제1턴넬 산화막과 상대적으로 두께가 두꺼운 제2 턴넬 산화막으로 구성된 턴넬 산화막을 형성하는 공정과, 상기 제1, 제2 턴넬 산화막 위에 적어도 하나의 개구부를 갖는 제1 폴리 실리콘층 패턴을 형성하는 공정과, 상기 제1폴리실리콘층 패턴 상면 및 상기 개구부에 층간 절연막을 형성하는 공정과, 상기 층간절연막 상면에 제2폴리실리콘층을 형성하는 공정과, 상기 제2폴리실리콘층을 패터닝하여 제어게이트 전극을 형성하고, 상기 제어 게이트 전극을 마스크로하여 상기 제1폴리실리콘층 패턴을 식각하여 부유 게이트 전극을 형성하는 공정과, 상기 제어 게이트 양측 상기 반도체 기판내에 제2도전형의 불순물 이온을 주입하여 소스 및 드레인을 형성하는 공정을 포함한다.
상기 소스 및 드레인을 형성하는 공정은, 상기 소스를 형성할 위치의 반도체 기판 상면만을 노출하도록 상기 반도체 기판 상면에 이온주입 마스크를 형성하는 공정과, 상기 노출된 반도체 기판에 P이온을 5.0 x 1014~ 1.0 x 1015정도의 도즈(dose)로 주입하는 공정과, 상기 이온주입 마스크를 제거하는 공정과, 상기 제어 게이트 전극의 양측 반도체 기판내에, As이온을 3.0 ~ 5.0 x 1015의 도즈로 주입하는 공정을 포함하는 것을 특징으로 한다.
도1은 종래 반도체 소자의 종단면도이다.
도2는 본발명에 따른 반도체 소자의 구조로서 도3의 II-II선에 따른 종단면도이다.
도3은 본발명에 따른 반도체 소자의 평면도이다.
도4a 내지 도4i는 본발명에 따른 반도체 소자의 제조공정 순서이다.
***** 도면부호의 설명 *****
100 : 반도체 기판 101 : 턴넬 산화막
102 : 부유 게이트 전극 103 : 층간 절연막
104 : 제어 게이트 전극 200 : 반도체 기판
201 : 게이트 절연막 202 : 제어 게이트 전극
203 : 턴넬 산화막 204, 204a, 204b : 부유 게이트 전극
204': 개방부 205 : 소스
205a : 고농도 불순물층 205b : 저농도 불순물충
206 : 드레인 207 : 층간 절연막
400 : 반도체 기판 401 : 소자 분리 영역
401a : 액티브 영역 402a, 402b : 턴넬 산화막
403 : 폴리실리콘층 패턴 404 : 층간 절연막
405 : 제어 게이트 전극 406 : 이온 주입 마스크
407a : 이중 확산 소스 408 : 소스
409 : 드레인
도2는 본발명의 일실시례에 따른 반도체 소자의 종단면도이다.
즉 반도체 기판(200)상에 게이트 절연막(201)이 형성되어 있고, 상기 게이트 절연막 (201)의 상면에는 제어게이트 전극(202)이 형성되어 있다. 상기 게이트 절연막(201)은 프로그램 동작시, 제어게이트 전극(202)에 고전압이 인가될 때, 제어 게이트 전극(202)과 반도체 기판(200)사이에 누설 전류의 흐름을 방지하기 위해 충분히 두껍게 형성하는 것이 바람직하다. 본발명의 실시례에서는 약 200 ~ 300Å정도의 두께로 형성하였다. 상기 제어 게이트 전극(202)의 양측 반도체 기판(200)상면에는 각각 턴넬 산화막(203a, 203b)을 개재하여 부유 게이트 전극(204a, 204b)이 형성되어 있다. 즉, 상기 제어 게이트 전극(202)을 기준으로 그 좌측과 우측에 부유게이트 전극(204a)과 부유게이트 전극(204b)이 형성되어 있다. 상기 좌우측 부유 게이트 전극(204a, 204b)사이에 형성되어 있는 상기 제어 게이트 전극(202)은 또한 층간절연막(207)을 개재하여 상기 부유 게이트 전극(204a, 204b)의 상부를 덮고 있으며, 그 모양은 새의 날개와 같다. 상기 부유 게이트 전극(204a, 204b)의 바깥측 반도체 기판(200)내에는 각각 소스(205), 드레인(206)이 형성되어 있다. 상기 드레인(206)은 핫 캐리어 발생을 용이하게 하기 위해 어브럽트 정션(abrupt junction) 구조로 되어 있다. 또한 소스(205)는 고내압 구조인 그레디드 정션구조로 되어 있다. 즉 상대적으로 고농도 불순물층인 205a와 상대적으로 저농도 불순물층인 205b로 되어 있다. 상기 저농도 불순물층(205b)의 불순물 이온 주입 농도는 5.0 x 1014~ 1.0 X 1015정도이고 상기 고농도 불순물층(205a)의 불순물 이온 주입 농도는 약 3~5 x 1015이다. 또한, 상기 턴넬 산화막(203a)은 턴넬산화막(203b)에 비해 그 두께가 얇게 형성되어 있다. 즉 소스(205)측에 인접한 부유 게이트 전극(204a) 아래의 턴넬 산화막(203a)의 두께는 약 100Å정도이고, 드레인측(206)에 인접한 부유 게이트 전극(204b) 아래의 턴넬 산화막(203b)은 두께가 약 250~300Å 정도의 두께로 형성되어 있다. 상기와 같이 드레인(206)쪽에 인접한 부유 게이트 전극(204b)아래의 턴넬 산화막(203b)의 두께가 소스측의 턴넬 산화막(203a)보다 두꺼운 이유는 비트라인 디스터브(disturb)에 의해 이미 프로그램된 셀에서 부유 게이트의 전자가 드레인으로 빠지는 현상을 해결하기 위한 것이다.
도3은 본발명에 따른 플래쉬 메모리 셀의 평면도에 대응한다.
즉 반도체 기판(200)내에 종방향으로 길고, 또한 상기 종방향으로부터 수직인 횡방향으로 뻗어 있는 'ㅏ'자 형의 n형 불순물 영역(205)이 형성되어 있다. 상기 n형 불순물 영역(205)을 액티브 영역이라 한다. 상기 반도체 기판(200)의 상기 액티브 영역(205) 이외의 영역을 소자 분리 영역(210)이라 한다. 상기 액티브 영역(205)의 횡방향으로 뻗어 있는 가지를 그 수직인 방향으로 가로지르도록, 상기 반도체 기판(200)의 상부에 부유 게이트 전극(204)이 형성되어 있다. 상기 부유 게이트 전극(204)은 중앙부에 개방부(204')를 갖는 액자틀 형상의 구조로 되어 있다. 다음으로, 상기 부유 게이트 전극(204)의 상부 전체를 제어 게이트 전극(202)이 덮고 있다. 상기 제어 게이트 전극(202)은 부유 게이트 전극(204) 전체를 덮고 있을 뿐만 아니라, 상기 부유 게이트 전극의 개방부(204')도 덮고 있다. 도2는 도3의 II-II선에 따른 종단면도이다.
상기 본발명에 따른 반도체 소자는 다음과 같은 방법으로 제조된다.
먼저, 도4a에 도시된 바와 같이, p형 반도체 기판(400) 소정 부위에 로코스(LOCOS; local oxidation of silicon) 공정으로 소자분리영역(401)을 형성한다. 상기 소자분리영역(401)을 제외한 영역을 액티브 영역(401a) 이라 한다. 다음으로, 상기 액티브 영역(401a)내에 문턱 전압 조절을 위한 p형 불순물 이온(예를들면 붕소(B)) 주입을 실시한다. 상기 p형 반도체 기판(400)은 n형 반도체 기판에 형성된 p-웰로 대치할 수 있다. 다음으로, 상기 p형 반도체 기판(400)상면에 턴넬 산화막(미도시)을 형성한다. 도4b는 도4a의 IVb-IVb선에 따른 종단면도로서 턴넬 산화막(402a, 402b)이 도시되어 있다. 상기 턴넬 산화막(402a)은 소스에 인접한 부유 게이트 전극과 반도체 기판사이에 형성되고, 턴넬 산화막(402b)은 드레인에 인접한 부유 게이트 전극과 반도체 기판 사이에 형성된다. 상기 턴넬 산화막(402b)은 턴넬 산화막 (402a)보다 그 두께가 두껍다. 상기와 같이 턴넬 산화막(402b)을 턴넬산화막(402a)보다 두껍게 형성하기 위해 다음과 같은 공정을 수행한다.
상대적으로 두꺼운 턴넬 산화막(402b)을 형성할 위치에 제1 마스크(미도시)를 형성하고, 상기 제1마스크(미도시)로 덮이지 않은 반도체 기판 상면 전체에 100Å의 두께의 열산화막 즉, 상대적으로 두께가 얇은 턴넬 산화막(402a)을 형성한다. 다음으로, 상기 제1 마스크(미도시)를 제거하고, 상기 열산화막 상면에 제2 마스크(미도시)를 형성한다. 상기 제2마스크(미도시)로 덮이지 않는 반도체 기판상면에 250~300Å두께의 열산화막을 형성하여 상대적으로 두께가 두꺼운 턴넬 산화막(402b)을 형성한다.
또는, 다음과 같은 방법으로도 두께가 다른 턴넬 산화막을 형성할 수 있다. 즉, 상대적으로 두께가 얇은 턴넬 산화막을 형성할 위치에 상응하는 반도체 기판상면에 마스크층(미도시)을 형성한다. 다음으로, 상기 마스크층(미도시)으로 덮이지 않은 부분 즉 상대적으로 두꺼운 턴넬 산화막을 형성할 위치에 약 200~250Å의 제1열산화막을 형성한다. 다음으로, 상기 마스크층(미도시)을 제거한 후, 반도체 기판 상면 및 상기 제1열산화막 위에 제2 열산화막을 100Å두께로 형성한다. 상기 반도체 기판상면에는 약 100Å정도 두께의 제2 열산화막이 형성되어 상대적으로 얇은 턴넬 산화막이 되고, 상기 제1열산화막위에는 반도체 기판에서 만큼 두껍게 형성되지 않고, 그보다 얇은 제2열산화막이 형성된다. 결과적으로 제1열산화막위에 다시 얇은 제2열산화막이 형성되므로, 상대적으로 두꺼운 턴넬 산화막이 된다.
다음으로, 도4c와 같이, 상기 턴넬 산화막(402a, 402b)위에 제1 폴리실리콘층을 형성한 다음 패터닝하여 제1 폴리실리콘층 패턴(403)을 형성한다. 상기 제1 폴리실리콘층 패턴(403)은 후속하는 공정에서 제2 폴리실리콘층의 패터닝시, 다시 패터닝 되어 최종적으로 부유 게이트 전극(403')(도4g 참조)이 된다. 도4d는 도4c의 IVd-IVd선에 따른 종단면도이다.
다음으로, 도4e에 도시된 바와 같이, 상기 제1폴리 실리콘층 패턴(403) 및 반도체기판(400) 상면에 층간절연막(404)을 형성한다, 상기 층간절연막(404)은 실리콘 산화막이거나 또는 산화막/질화막/산화막(oxide/nitride/oxide ; ONO막)으로 된 다층막으로 형성한다. 상기 층간 절연막(404)의 두께는 약 200Å이다.
다음으로, 도4f에 도시하는 바와 같이, 상기 층간절연막(404)의 상면에 제2폴리실리콘층을 형성한 다음, 상기 제2폴리실리콘층을 패터닝하여 제어 게이트 전극(405)을 형성한다. 상기 제어 게이트 전극(405) 형성을 위한 식각 공정에 이어, 상기 제어 게이트 전극(405)을 식각 마스크로하여, 상기 제어 게이트 전극(405)에 의해 보호되지 않은 부분의 제1폴리실리콘층 패턴(403)을 식각하여 제거함으로써 부유 게이트 전극(403')을 형성한다. 도4g는 도4f의 IVg-IVg선에 따른 종단면도이다.
다음으로, 도4h에 도시한 바와 같이, 드레인을 형성하기 위한 위치에 이온주입 마스크(406)를 형성하고, 인(P) 이온을 주입을 하고 열처리하여 제어 게이트 전극(405)의 일측 반도체 기판(400)내에 이중확산 소스(double diffused source)(407a)를 형성한다. 이때, 이온주입량은 5.0 x 1014~ 1.0 x 1015정도로 주입한다.
다음으로, 도4i에 도시하는 바와 같이, 상기 이온 주입 마스크(406)를 제거하고, 상기 제어 게이트 전극(405)의 양측 반도체 기판내에 As 이온을 주입하고 열처리하여 소스(408) 및 드레인(409)을 각각 형성한다. 상기 소스/드레인(408/409) 형성을 위한 As의 이온주입량은 3.0 ~ 5.0 x 1015이다.
본발명에 따른 반도체 소자의 구조는 다음과 같은 장점이 있다.
즉, 종래의 ETOX셀에서는, 과잉 소거가 일어났을 때, 부유 게이트 전극이 양전하로 대전되어, 제어 게이트 전극에 문턱전압 이하의 전압이 가해졌을 때, 즉 셀 트렌지스터의 오프 상태에서, 부유 게이트 전극 아래의 반도체 기판내에 채널이 형성되어, 소스/드레인간에 전류가 흘러 플래쉬 메모리 소자의 데이터 읽기시 오동작하는 문제가 있었다.
그러나, 본발명에서는, 부유 게이트 전극 사이에 제어 게이트 전극이 설치되어 있기 때문에, 부유 게이트 전극 아래에는 채널이 형성되어도, 상기 부유 게이트 전극의 사이에 있는 제어 게이트 전극 아래에서는 채널이 형성되지 않으므로, 셀의 오프상태에서 소스/드레인간에 채널이 연결되지 않아, 전류가 흐르지 않는다. 따라서 플래쉬 메모리 소자의 데이터 읽기 오동작을 방지할 수 있다.
본발명에 따른 또다른 효과는, 부유 게이트 전극의 상면 및 측면에서 제어 게이트 전극과 대면하므로, 부유 게이트 전극과 제어 게이트 전극의 겹침 면적이 크고, 부유 게이트 전극과 반도체 기판간의 겹침 면적이 적어서, 프로그램 동작시 커플링비(coupling ratio)가 종래의 ETOX셀에 비해 크기 때문에, 부유 게이트 전극에 가해지는 전압이 프로그램 초기에 높게 형성되어 프로그램의 속도가 향상되는 효과가 있다.
본발명에 따른 또다른 효과는, 종래의 ETOX셀의 공정에서 추가되는 공정이 없이 과잉소거로 인한 플래쉬 메모리 소자의 오동작을 해결할 수 있는 효과가 있다.
본발명에 따른 또다른 효과는, 프로그램 시에 발생하는 비트라인 디스터브에 의한프로그램 된 셀의 문턱전압 저하 문제를 해결하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 액티브 영역과 소자 분리 영역으로 구성된 반도체 기판과,
    상기 액티브 영역을 포함한 반도체 기판 소정부위 상면에 2개의 서로 다른 두께로 형성된 턴넬 산화막과,
    상기 턴넬 산화막 위에 형성된 중앙에 개구부를 갖는 액자틀 형상의 부유 게이트 전극과,
    상기 부유 게이트 전극 상면 및 측면에 형성된 층간 절연막과,
    상기 부유 게이트 전극 및 상기 부유 게이트 전극 중앙의 개구부를 덮고 있는 제어 게이트 전극과,
    상기 제어게이트 전극 양측의 반도체 기판내에 각각 형성된 소스 및 드레인으로 구성된 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 턴넬 산화막은 상대적으로 두께가 얇게 소스측에 인접한 부유게이트 전극 아래에 형성된 제1턴넬 산화막과, 상대적으로 두께가 두껍게 드레인측에 인접한 부유게이트 전극의 아래에 형성된 제2 턴넬 산화막으로 구성된 것을 특징으로 하는 반도체 소자.
  3. 제1 도전형의 반도체 기판을 소자분리영역과 액티브 영역으로 구분하는 공정과,
    상기 반도체 기판 상면에 상대적으로 두께가 얇은 제1턴넬 산화막과 상대적으로 두께가 두꺼운 제2 턴넬 산화막으로 구성된 턴넬 산화막을 형성하는 공정과,
    상기 제1, 제2 턴넬 산화막 위에 적어도 하나의 개구부를 갖는 제1 폴리 실리콘층 패턴을 형성하는 공정과,
    상기 제1폴리실리콘층 패턴 상면 및 상기 개구부에 층간 절연막을 형성하는 공정과,
    상기 층간절연막 상면에 제2폴리실리콘층을 형성하는 공정과;
    상기 제2폴리실리콘층을 패터닝하여 제어게이트 전극을 형성하고, 상기 제어 게이트 전극을 마스크로하여 상기 제1폴리실리콘층 패턴을 식각하여 부유 게이트 전극을 형성하는 공정과,
    상기 제어 게이트 양측 상기 반도체 기판내에 제2도전형의 불순물 이온을 주입하여 소스 및 드레인을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제5항에 있어서, 상기 소스 및 드레인을 형성하는 공정은,
    상기 소스를 형성할 위치의 반도체 기판 상면만을 노출하도록 상기 반도체 기판 상면에 이온주입 마스크를 형성하는 공정과,
    상기 노출된 반도체 기판에 P이온을 5.0 x 1014~ 1.0 x 1015정도의 도즈(dose)로 주입하는 공정과,
    상기 이온주입 마스크를 제거하는 공정과,
    상기 제어 게이트 전극의 양측 반도체 기판내에, As이온을 3.0 ~ 5.0 x 1015의 도즈로 주입하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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