JPH07161853A - 不揮発性半導体記憶装置、その消去法及び製造方法 - Google Patents
不揮発性半導体記憶装置、その消去法及び製造方法Info
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Abstract
(57)【要約】
【目的】簡素なセル構造で、書込／消去の低電圧化が容
易なフラッシュＥＥＰＲＯＭを実現する。また、消去シ
ーケンスを大幅に簡略化し、消去時間を短縮する。 【構成】ソース、ドレインに隣接するようにｐ+領域を
設け、ソース・ドレインは対称な構造とされる。消去
は、ソースに高電圧を印加し、ソース−基板間にアバラ
ンシェ降伏を生ぜしめ、発生するホットキャリアを浮遊
ゲートに注入することで行う。消去後メモリセルしきい
値は初期状態によらず一定値に収束し、その収束値は制
御ゲートに適切な電圧を加えておくことにより所望の値
に制御でき、消去シーケンスは全ビット消去と１回のベ
リファイのみでよい。
易なフラッシュＥＥＰＲＯＭを実現する。また、消去シ
ーケンスを大幅に簡略化し、消去時間を短縮する。 【構成】ソース、ドレインに隣接するようにｐ+領域を
設け、ソース・ドレインは対称な構造とされる。消去
は、ソースに高電圧を印加し、ソース−基板間にアバラ
ンシェ降伏を生ぜしめ、発生するホットキャリアを浮遊
ゲートに注入することで行う。消去後メモリセルしきい
値は初期状態によらず一定値に収束し、その収束値は制
御ゲートに適切な電圧を加えておくことにより所望の値
に制御でき、消去シーケンスは全ビット消去と１回のベ
リファイのみでよい。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的にデータを一括消去することが可能
なフラッシュＥＥＰＲＯＭに関する。
に関し、特に電気的にデータを一括消去することが可能
なフラッシュＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】一括消去可能なフラッシュＥＥＰＲＯＭ
（電気的消去可能な読み出し専用メモリ）の典型的な従
来例として、単体メモリセルトランジスタ構造について
は、例えば特開昭６１−１２７１７９号公報のFIG_3(b)
に、また単体メモリセルの動作については、例えば、Ga
utum Verma & Neal Mielke,"RELIABILITY PERFORMANCES
OF ETOX BASED FLASH MEMORIES", 1988 IEEE/IRPS pp.1
58〜166に提案されたものがある。
（電気的消去可能な読み出し専用メモリ）の典型的な従
来例として、単体メモリセルトランジスタ構造について
は、例えば特開昭６１−１２７１７９号公報のFIG_3(b)
に、また単体メモリセルの動作については、例えば、Ga
utum Verma & Neal Mielke,"RELIABILITY PERFORMANCES
OF ETOX BASED FLASH MEMORIES", 1988 IEEE/IRPS pp.1
58〜166に提案されたものがある。
【０００３】また、該単体メモリセルを集積したメモリ
アレイのデータ書込み、及び消去方法としては、例え
ば、VIRGIL NILES KYNETT等，"An In-System Reprogram
mable32K×8 CMOS Flash Memory", Journal of Solid
State Circuit Oct., 1988 Vol. 23 No. 5 pp.1157〜11
63に示されたものがある。これらの従来技術に関して図
１１及び図１２を参照して以下に説明する。
アレイのデータ書込み、及び消去方法としては、例え
ば、VIRGIL NILES KYNETT等，"An In-System Reprogram
mable32K×8 CMOS Flash Memory", Journal of Solid
State Circuit Oct., 1988 Vol. 23 No. 5 pp.1157〜11
63に示されたものがある。これらの従来技術に関して図
１１及び図１２を参照して以下に説明する。
【０００４】図１１にメモリセル単体の断面図を示す。
メモリセルは、Ｐ型半導体基板５０１表面に形成された
ｎ+拡散層からなるドレイン拡散層５０２と、ｎ-拡散層
でｎ+拡散層をくるんだ二重構造からなるソース拡散層
５０３と、ドレイン−ソース間のチャンネル領域上にト
ンネル絶縁膜５０４を介して設けられた浮遊ゲート５０
５と、その上に絶縁膜５０６を介して設けられた制御ゲ
ート５０７からなる。
メモリセルは、Ｐ型半導体基板５０１表面に形成された
ｎ+拡散層からなるドレイン拡散層５０２と、ｎ-拡散層
でｎ+拡散層をくるんだ二重構造からなるソース拡散層
５０３と、ドレイン−ソース間のチャンネル領域上にト
ンネル絶縁膜５０４を介して設けられた浮遊ゲート５０
５と、その上に絶縁膜５０６を介して設けられた制御ゲ
ート５０７からなる。
【０００５】図１２を参照して、このメモリセルの動作
について説明する。データの書込は、図１２（Ａ）に示
すようにソース及び基板を接地し、制御ゲート及びドレ
インに高電圧を印加して、ドレイン近傍でのインパクト
イオニゼーションにより生じた電子を浮遊ゲートに注入
することにより行う。
について説明する。データの書込は、図１２（Ａ）に示
すようにソース及び基板を接地し、制御ゲート及びドレ
インに高電圧を印加して、ドレイン近傍でのインパクト
イオニゼーションにより生じた電子を浮遊ゲートに注入
することにより行う。
【０００６】データの消去は図１２（Ｂ）に示すよう
に、制御ゲート、及び基板を接地し、ドレインはオープ
ンとして、ソースに高電圧を印加し、電子を浮遊ゲート
からソースへトンネル放出することにより行う。ソース
にｎ-拡散層を設けているのは、トンネル放出するのに
十分な電圧をソースに印加しても、ソース・基板間にア
バランシェブレークダウンを生じないようにするためで
ある。
に、制御ゲート、及び基板を接地し、ドレインはオープ
ンとして、ソースに高電圧を印加し、電子を浮遊ゲート
からソースへトンネル放出することにより行う。ソース
にｎ-拡散層を設けているのは、トンネル放出するのに
十分な電圧をソースに印加しても、ソース・基板間にア
バランシェブレークダウンを生じないようにするためで
ある。
【０００７】このようなメモリセルを図１３に示すよう
に複数個マトリクス状に配列してメモリセル・アレイを
構成する。図１３のメモリセル・アレイにおいて、同一
行のメモリセルの制御ゲートを共通に接続して複数のワ
ード線５０８を形成し、同一列のメモリセルのドレイン
を共通に接続して複数のビット線５０９を形成し、同一
列のメモリセルのソースを共通に接続して複数のソース
線５１０を形成する。
に複数個マトリクス状に配列してメモリセル・アレイを
構成する。図１３のメモリセル・アレイにおいて、同一
行のメモリセルの制御ゲートを共通に接続して複数のワ
ード線５０８を形成し、同一列のメモリセルのドレイン
を共通に接続して複数のビット線５０９を形成し、同一
列のメモリセルのソースを共通に接続して複数のソース
線５１０を形成する。
【０００８】ワード線５０８は行選択回路５１１に接続
し、ビット線５０９は列選択回路５１２に接続される。
し、ビット線５０９は列選択回路５１２に接続される。
【０００９】ソース線５１０は共通に接続され、これは
切換え回路５１３を介してメモリセルの読出し、及び書
込み時には接地端に接続され、メモリセルの消去時には
消去電圧発生回路５１４に接続される。
切換え回路５１３を介してメモリセルの読出し、及び書
込み時には接地端に接続され、メモリセルの消去時には
消去電圧発生回路５１４に接続される。
【００１０】また、メモリセル・アレイは、メモリセル
の読出し制御を行なうための読出し制御回路５１５、メ
モリセルの書込み制御を行うための書込み制御回路５１
６を備えている。読出し制御回路５１５、書込み制御回
路５１６、及び消去制御回路５１７の制御出力信号は行
選択回路５１１、列選択回路５１２に接続されている。
の読出し制御を行なうための読出し制御回路５１５、メ
モリセルの書込み制御を行うための書込み制御回路５１
６を備えている。読出し制御回路５１５、書込み制御回
路５１６、及び消去制御回路５１７の制御出力信号は行
選択回路５１１、列選択回路５１２に接続されている。
【００１１】次に、図１３に示すメモリセル・アレイの
動作について説明する。メモリセルの書込時には、ソー
ス線５１０は切換え回路５１３を介して接地端に接続さ
れ、書込み制御回路５１６を作動して列選択回路５１
２、行選択回路５１１により一本のビット線、一本のワ
ード線を高電位にして選択された一個のメモリセルＭＣ
に書込む。
動作について説明する。メモリセルの書込時には、ソー
ス線５１０は切換え回路５１３を介して接地端に接続さ
れ、書込み制御回路５１６を作動して列選択回路５１
２、行選択回路５１１により一本のビット線、一本のワ
ード線を高電位にして選択された一個のメモリセルＭＣ
に書込む。
【００１２】読出し時には書込み時同様、ソース線５１
０は接地端に接続され、読出し制御回路５１５を作動し
て列選択回路５１２、行選択回路５１１により一本のビ
ット線、一本のワード線を所定の電圧（〜５Ｖ）に設定
して、選択された一個のメモリセルを読出す。
０は接地端に接続され、読出し制御回路５１５を作動し
て列選択回路５１２、行選択回路５１１により一本のビ
ット線、一本のワード線を所定の電圧（〜５Ｖ）に設定
して、選択された一個のメモリセルを読出す。
【００１３】メモリセルの消去時には、ソース線５１０
は切換え回路５１３を介して消去電圧発生回路５１４に
接続し、消去制御回路５１７を作動して、ソース線５１
０を高電位（〜１２Ｖ）に設定し、全ワード線を接地電
位に設定し、全ビット線を開放状態とし、全メモリセル
の消去を行う。
は切換え回路５１３を介して消去電圧発生回路５１４に
接続し、消去制御回路５１７を作動して、ソース線５１
０を高電位（〜１２Ｖ）に設定し、全ワード線を接地電
位に設定し、全ビット線を開放状態とし、全メモリセル
の消去を行う。
【００１４】従来のフラッシュＥＥＰＲＯＭでは、消去
前に全ビットの書込みを予め行って、全てのメモリセル
のしきい値をほぼ同一にそろえた後に、メモリセルのオ
ーバーイレーズ（過消去）が生じないように、消去時間
を細かに区切り、少しづつ消去を行う毎に全メモリセル
のしきい値をチェックして、適正なしきい値に到達する
と、消去動作を止めるようにしている。
前に全ビットの書込みを予め行って、全てのメモリセル
のしきい値をほぼ同一にそろえた後に、メモリセルのオ
ーバーイレーズ（過消去）が生じないように、消去時間
を細かに区切り、少しづつ消去を行う毎に全メモリセル
のしきい値をチェックして、適正なしきい値に到達する
と、消去動作を止めるようにしている。
【００１５】このような消去方法が採られる理由は、オ
ーバーイレーズが生じると、正しいデータが読み出せな
くなるからである。メモリセルの消去について図１４、
図１５を参照して以下に説明する。
ーバーイレーズが生じると、正しいデータが読み出せな
くなるからである。メモリセルの消去について図１４、
図１５を参照して以下に説明する。
【００１６】図１４は、メモリセルのしきい値電圧ＶTM
と消去時間の関係を示すグラフである。図１４のグラフ
からわかる通り、消去時間ｔｅがある値ｔo以上になる
と、初期状態では、例えばしきい値電圧５Ｖ程度に書込
まれていたメモリセルのしきい値電圧が負の値となる。
すなわち、メモリセルはゲート接地の状態でもオンする
所謂デプレッション状態となる。これがオーバーイレー
ズ（過消去）である。
と消去時間の関係を示すグラフである。図１４のグラフ
からわかる通り、消去時間ｔｅがある値ｔo以上になる
と、初期状態では、例えばしきい値電圧５Ｖ程度に書込
まれていたメモリセルのしきい値電圧が負の値となる。
すなわち、メモリセルはゲート接地の状態でもオンする
所謂デプレッション状態となる。これがオーバーイレー
ズ（過消去）である。
【００１７】ここで、図１３に示すメモリセル・アレイ
において、メモリセルＨがオーバーイレーズされたとす
る。すると、次に例えばメモリセルＩにデータを書込
み、さらにこのデータを読出す場合を考えると、選択さ
れたメモリセルＩにおいてはドレイン−ソース間に電流
は流れない。しかしながら、非選択のメモリセルＨにお
いてドレイン−ソース間に電流が流れるため、図の左端
のビット線にも電流が流れ、オフ・ビットであるメモリ
セルＩをオン・ビットとして検出してしまうことにな
る。従ってメモリセルの消去においてオーバーイレーズ
を起こしてはならないのである。
において、メモリセルＨがオーバーイレーズされたとす
る。すると、次に例えばメモリセルＩにデータを書込
み、さらにこのデータを読出す場合を考えると、選択さ
れたメモリセルＩにおいてはドレイン−ソース間に電流
は流れない。しかしながら、非選択のメモリセルＨにお
いてドレイン−ソース間に電流が流れるため、図の左端
のビット線にも電流が流れ、オフ・ビットであるメモリ
セルＩをオン・ビットとして検出してしまうことにな
る。従ってメモリセルの消去においてオーバーイレーズ
を起こしてはならないのである。
【００１８】次に図１５を参照して、消去前の全ビット
書込みが必要とされる理由を以下に説明する。
書込みが必要とされる理由を以下に説明する。
【００１９】図１５は、書込み状態と未書込み状態のメ
モリセルのそれぞれの消去特性を示すグラフである。フ
ラッシュＥＥＰＲＯＭメモリセル・アレイでは、通常そ
の一部のメモリセルが書込み状態にあり、残りは未書込
み状態にある。書込み状態のメモリセルと未書込み状態
のメモリセルの消去スピードはほぼ同等であるため、仮
に全ビット消去を行う前に全ビットを書込状態にしてお
かないとすると、未書込み状態のメモリセルでオーバー
イレーズが生じたり（図１５の下側のライン参照）、あ
るいは書込み状態のメモリセルが消去不足になる等の問
題が生じる。
モリセルのそれぞれの消去特性を示すグラフである。フ
ラッシュＥＥＰＲＯＭメモリセル・アレイでは、通常そ
の一部のメモリセルが書込み状態にあり、残りは未書込
み状態にある。書込み状態のメモリセルと未書込み状態
のメモリセルの消去スピードはほぼ同等であるため、仮
に全ビット消去を行う前に全ビットを書込状態にしてお
かないとすると、未書込み状態のメモリセルでオーバー
イレーズが生じたり（図１５の下側のライン参照）、あ
るいは書込み状態のメモリセルが消去不足になる等の問
題が生じる。
【００２０】
【発明が解決しようとする課題】前述した従来のフラッ
シュＥＥＰＲＯＭには、以下に掲げる欠点がある。
シュＥＥＰＲＯＭには、以下に掲げる欠点がある。
【００２１】第１に、ソース・ドレインが非対称構造で
あるため使用マスク数が１枚増え、製造コストが増大す
ることである。
あるため使用マスク数が１枚増え、製造コストが増大す
ることである。
【００２２】第２に、メモリセルを駆動するのに比較的
高電圧（〜１２Ｖ）が必要とされることである。
高電圧（〜１２Ｖ）が必要とされることである。
【００２３】近時使用されている高性能で微細なＣＭＯ
Ｓトランジスタ、例えば０．８μｍ以下のゲート長でト
ランスコンダクタンス４００以上を有するようなトラン
ジスタでは、必要な耐圧等を維持できないため、高電圧
に対応すべく、専用のゲート絶縁膜やソース・ドレイン
構造をもつ高耐圧トランジスタを設ける必要があり、こ
れらを形成するために使用マスク数が増大する。
Ｓトランジスタ、例えば０．８μｍ以下のゲート長でト
ランスコンダクタンス４００以上を有するようなトラン
ジスタでは、必要な耐圧等を維持できないため、高電圧
に対応すべく、専用のゲート絶縁膜やソース・ドレイン
構造をもつ高耐圧トランジスタを設ける必要があり、こ
れらを形成するために使用マスク数が増大する。
【００２４】具体的に説明すると、ゲート絶縁膜にかか
る電界は酸化膜の場合、最大４ＭＶ／ｃｍ以下と設定さ
れ（これ以上だとトンネル電流が流れ始める）、例えば
１２Ｖの電圧でメモリセルを駆動する場合、膜厚は約３
００Å程度とされる。これに対して電圧５Ｖでは酸化膜
の膜厚は１３０Å程度とされる。また、高耐圧トランジ
スタのソース・ドレイン構造としては、通常のソース・
ドレインと比べて不純物濃度が低いものが用いられる。
る電界は酸化膜の場合、最大４ＭＶ／ｃｍ以下と設定さ
れ（これ以上だとトンネル電流が流れ始める）、例えば
１２Ｖの電圧でメモリセルを駆動する場合、膜厚は約３
００Å程度とされる。これに対して電圧５Ｖでは酸化膜
の膜厚は１３０Å程度とされる。また、高耐圧トランジ
スタのソース・ドレイン構造としては、通常のソース・
ドレインと比べて不純物濃度が低いものが用いられる。
【００２５】すなわち、従来のフラッシュＥＥＰＲＯＭ
を高性能微細ＣＭＯＳトランジスタからなる集積回路に
搭載する場合、メモリセルを駆動するのに比較的高電圧
が必要であり、このため高性能で微細な集積回路を搭載
した場合、専用の高耐圧Ｔｒが必要となり、これらを形
成するために使用マスク数が大幅に増大し、製造コスト
が増大するという問題がある。
を高性能微細ＣＭＯＳトランジスタからなる集積回路に
搭載する場合、メモリセルを駆動するのに比較的高電圧
が必要であり、このため高性能で微細な集積回路を搭載
した場合、専用の高耐圧Ｔｒが必要となり、これらを形
成するために使用マスク数が大幅に増大し、製造コスト
が増大するという問題がある。
【００２６】第３に、消去時のセルのオーバーイレーズ
（過消去）を防止するために、消去前全ビットにデータ
書込を行い、さらに消去のメモリセルのしきい値を適正
レベルに保つため、消去を一定時間行う毎にメモリセル
のしきい値のチェックを行う必要があるため、消去に必
要なシーケンスが複雑となり、必要制御回路の増大によ
るチップ面積の増大や、消去のテスティングに要する時
間が増大し、その結果製造コストが増大してしまう。
（過消去）を防止するために、消去前全ビットにデータ
書込を行い、さらに消去のメモリセルのしきい値を適正
レベルに保つため、消去を一定時間行う毎にメモリセル
のしきい値のチェックを行う必要があるため、消去に必
要なシーケンスが複雑となり、必要制御回路の増大によ
るチップ面積の増大や、消去のテスティングに要する時
間が増大し、その結果製造コストが増大してしまう。
【００２７】上記第２の欠点を解決するものとして、特
開昭５２−７９８８４号公報、特開昭５６−１２９３７
４号公報には、メモリセル動作電圧を低電圧化する手段
が開示されている。これを、図１６を参照して説明す
る。
開昭５２−７９８８４号公報、特開昭５６−１２９３７
４号公報には、メモリセル動作電圧を低電圧化する手段
が開示されている。これを、図１６を参照して説明す
る。
【００２８】図１６において、半導体基板５０１とドレ
イン拡散層５０２間にアバランシェ降伏状態を起こし、
かつ制御ゲートに負の電圧を印加して浮遊ゲート５０５
にホールを注入することによって消去を行う方法が知ら
れており、またドレイン近傍に基板よりも高濃度のｐ+
領域５１８を設けておくことにより、低電圧でアバラン
シェ降伏状態を起こして消去することができるというも
のである。
イン拡散層５０２間にアバランシェ降伏状態を起こし、
かつ制御ゲートに負の電圧を印加して浮遊ゲート５０５
にホールを注入することによって消去を行う方法が知ら
れており、またドレイン近傍に基板よりも高濃度のｐ+
領域５１８を設けておくことにより、低電圧でアバラン
シェ降伏状態を起こして消去することができるというも
のである。
【００２９】しかしながら、ドレイン近傍に基板より高
濃度のｐ+領域を設け、ドレインに比較的低電圧を印加
してドレイン−基板間にアバランシェ降伏を起こし、制
御ゲートに負の電圧を印加することによりホールを浮遊
ゲートに注入するという上記方法においては、正負電圧
両方を駆動するために使用マスク数が増大するという問
題があり、また回路面積が増大するために製造コストが
増大するという問題があり、さらにドレイン近傍にのみ
選択的にｐ+領域を設けるためやはり使用マスク数が増
えてしまうという問題を有する。
濃度のｐ+領域を設け、ドレインに比較的低電圧を印加
してドレイン−基板間にアバランシェ降伏を起こし、制
御ゲートに負の電圧を印加することによりホールを浮遊
ゲートに注入するという上記方法においては、正負電圧
両方を駆動するために使用マスク数が増大するという問
題があり、また回路面積が増大するために製造コストが
増大するという問題があり、さらにドレイン近傍にのみ
選択的にｐ+領域を設けるためやはり使用マスク数が増
えてしまうという問題を有する。
【００３０】また、従来のフラッシュＥＥＰＲＯＭにお
ける上記第３の欠点を解決するものとして、特開昭６４
−４６２９７号公報には、単一のトランジスタ浮遊ゲー
トセルの電気的な消去を自己制限する装置及び方法が提
案されている。この構成においては、消去動作中、ドレ
インの電位が帰還増幅器を介して制御ゲートに帰還さ
れ、消去電位がソースに印加され、電子が浮遊ゲートか
らトンネル効果でソースに突き抜け、電子が浮遊ゲート
から放電されるにつれてドレイン電位がそれに比例して
増大するが、この電位の上昇を検出して消去を止めるも
のである。
ける上記第３の欠点を解決するものとして、特開昭６４
−４６２９７号公報には、単一のトランジスタ浮遊ゲー
トセルの電気的な消去を自己制限する装置及び方法が提
案されている。この構成においては、消去動作中、ドレ
インの電位が帰還増幅器を介して制御ゲートに帰還さ
れ、消去電位がソースに印加され、電子が浮遊ゲートか
らトンネル効果でソースに突き抜け、電子が浮遊ゲート
から放電されるにつれてドレイン電位がそれに比例して
増大するが、この電位の上昇を検出して消去を止めるも
のである。
【００３１】さらに、上記第３の欠点を解決する他の手
段としては、YAMADA等，"A SELF-CONVERGENCE ERASING
SCHEME FOR A SIMPLE STACKED GATE FLASH EEPROM", IE
DM'91 pp.307〜309に開示されているように、ソース、
制御ゲート、及び基板を接地して、ドレインにチャネル
がオンする程度の電圧を加え、ドレイン近傍で生じるイ
ンパクトイオニゼーションで発生するホールまたは電子
を浮遊ゲートに注入するものである。この方法により、
過消去セルが発生してもエンハンス状態、すなわちしき
い値電圧が正の状態に書き戻し、かつ消去状態にある複
数のトランジスタのしきい値電圧をそろえることができ
る。この方法による書き戻しのメカニズム及び印加時間
に対するしきい値電圧変動の代表的なデータを図１７に
示す。
段としては、YAMADA等，"A SELF-CONVERGENCE ERASING
SCHEME FOR A SIMPLE STACKED GATE FLASH EEPROM", IE
DM'91 pp.307〜309に開示されているように、ソース、
制御ゲート、及び基板を接地して、ドレインにチャネル
がオンする程度の電圧を加え、ドレイン近傍で生じるイ
ンパクトイオニゼーションで発生するホールまたは電子
を浮遊ゲートに注入するものである。この方法により、
過消去セルが発生してもエンハンス状態、すなわちしき
い値電圧が正の状態に書き戻し、かつ消去状態にある複
数のトランジスタのしきい値電圧をそろえることができ
る。この方法による書き戻しのメカニズム及び印加時間
に対するしきい値電圧変動の代表的なデータを図１７に
示す。
【００３２】図１７は、しきい値電圧をドレイン・スト
レス時間との関係で示したもので、異なる初期しきい値
電圧をパラメータとしている（制御ゲートとソースは接
地、ドレインは６Ｖを印加）。図１７において、初期し
きい値電圧ＶTMが３Ｖの場合安定状態にシフトせず、ソ
ースを接地した下の２本（初期しきい値電圧ＶTMが１Ｖ
と−１Ｖ）のしきい値電圧がシフトして安定状態に到達
している。YAMADA等は、これはチャネルエレクトンによ
り発生されるホットキャリア（CEIA-HC）注入によるも
のと示唆されると考察している。
レス時間との関係で示したもので、異なる初期しきい値
電圧をパラメータとしている（制御ゲートとソースは接
地、ドレインは６Ｖを印加）。図１７において、初期し
きい値電圧ＶTMが３Ｖの場合安定状態にシフトせず、ソ
ースを接地した下の２本（初期しきい値電圧ＶTMが１Ｖ
と−１Ｖ）のしきい値電圧がシフトして安定状態に到達
している。YAMADA等は、これはチャネルエレクトンによ
り発生されるホットキャリア（CEIA-HC）注入によるも
のと示唆されると考察している。
【００３３】特開昭６４−４６２９７号公報は、消去の
進行をドレイン電圧の上昇を検出した時点で止めること
により、オーバーイレーズを防止するものであるが、消
去前の全ビット書込みは不可欠であり、このため消去シ
ーケンスが長く消去のテスティングに要するコストが増
大するという問題が残り、必要な制御回路の増大等によ
るチップ面積の増大、その結果として製造コストの増大
という問題を有する。
進行をドレイン電圧の上昇を検出した時点で止めること
により、オーバーイレーズを防止するものであるが、消
去前の全ビット書込みは不可欠であり、このため消去シ
ーケンスが長く消去のテスティングに要するコストが増
大するという問題が残り、必要な制御回路の増大等によ
るチップ面積の増大、その結果として製造コストの増大
という問題を有する。
【００３４】またIEDM '91 pp.307〜309に示されている
ような過消去セルを書き戻しによって所定状態に戻す方
法は、消去前の全ビット書込みは必要とされていない
が、Ｆ−Ｎ（Fowler−Nordheim）トンネル注入による消
去の後、ＣＥＩＡ−ＨＣ（チャネルエレクトロン誘導ア
バランシェ・ホットキャリア）注入を行なうもので、２
ステップを要しており、消去のテスティングに要するコ
ストの大幅な低減という点で改良すべき点が残されてい
る。なお、IEDM '91 pp.307〜309に開示された手法にお
いても、消去後のしきい値電圧のチェックは実際上行な
われている。
ような過消去セルを書き戻しによって所定状態に戻す方
法は、消去前の全ビット書込みは必要とされていない
が、Ｆ−Ｎ（Fowler−Nordheim）トンネル注入による消
去の後、ＣＥＩＡ−ＨＣ（チャネルエレクトロン誘導ア
バランシェ・ホットキャリア）注入を行なうもので、２
ステップを要しており、消去のテスティングに要するコ
ストの大幅な低減という点で改良すべき点が残されてい
る。なお、IEDM '91 pp.307〜309に開示された手法にお
いても、消去後のしきい値電圧のチェックは実際上行な
われている。
【００３５】したがって、本発明の第１の目的は、前記
先行技術に比べて製造時の使用マスク数が少なく、従っ
て製造コストの小さいフラッシュＥＥＰＲＯＭを提供す
ることである。
先行技術に比べて製造時の使用マスク数が少なく、従っ
て製造コストの小さいフラッシュＥＥＰＲＯＭを提供す
ることである。
【００３６】本発明の第２の目的は、先行技術に比べて
より低電圧で動作が可能であり、これにより高性能微細
ＣＭＯＳトランジスタからなる集積回路に、先行き技術
に比べて少ない使用マスク数で搭載可能なフラッシュＥ
ＥＰＲＯＭを提供することである。
より低電圧で動作が可能であり、これにより高性能微細
ＣＭＯＳトランジスタからなる集積回路に、先行き技術
に比べて少ない使用マスク数で搭載可能なフラッシュＥ
ＥＰＲＯＭを提供することである。
【００３７】本発明の第３の目的は、先行技術に比べて
より簡略なシーケンスで消去可能な、従って消去時間が
短く、また消去のテスティングコストがより小さいフラ
ッシュＥＥＰＲＯＭを提供することである。
より簡略なシーケンスで消去可能な、従って消去時間が
短く、また消去のテスティングコストがより小さいフラ
ッシュＥＥＰＲＯＭを提供することである。
【００３８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一導電型半導体基板の主表面に互いに離
間して形成されたソース及びドレインとなる前記半導体
基板と逆の導電型の第１不純物拡散層間を第１ゲート絶
縁膜で覆うとともに、前記第１ゲート絶縁膜上に第１ゲ
ート電極と第２ゲート絶縁膜と第２ゲート電極とを順次
積層してなり、少なくとも前記ドレイン及びソースとな
る第１不純物拡散層領域の前記第１ゲート絶縁膜で覆わ
れた側部に、前記半導体基板と同一導電型で、かつ前記
半導体基板よりも不純物濃度の大きい第２不純物拡散層
領域を隣接して形成したことを特徴とする不揮発性半導
体記憶装置を提供する。
め、本発明は、一導電型半導体基板の主表面に互いに離
間して形成されたソース及びドレインとなる前記半導体
基板と逆の導電型の第１不純物拡散層間を第１ゲート絶
縁膜で覆うとともに、前記第１ゲート絶縁膜上に第１ゲ
ート電極と第２ゲート絶縁膜と第２ゲート電極とを順次
積層してなり、少なくとも前記ドレイン及びソースとな
る第１不純物拡散層領域の前記第１ゲート絶縁膜で覆わ
れた側部に、前記半導体基板と同一導電型で、かつ前記
半導体基板よりも不純物濃度の大きい第２不純物拡散層
領域を隣接して形成したことを特徴とする不揮発性半導
体記憶装置を提供する。
【００３９】すなわち、本発明による不揮発性半導体記
憶装置は、Ｐ型半導体基板の主表面に離間して形成され
たｎ+拡散層からなるソース及びドレインと、それらの
間の半導体基板を覆うように形成された第１ゲート絶縁
膜と、その上に第１ゲート電極と第２ゲート絶縁膜と、
第２ゲート電極が順次積層されてなり、少なくともドレ
イン及びソースの第１ゲート絶縁膜で覆われた側部にソ
ース・ドレインと隣接して半導体基板よりも不純物濃度
の濃いＰ型拡散層領域を備えている。
憶装置は、Ｐ型半導体基板の主表面に離間して形成され
たｎ+拡散層からなるソース及びドレインと、それらの
間の半導体基板を覆うように形成された第１ゲート絶縁
膜と、その上に第１ゲート電極と第２ゲート絶縁膜と、
第２ゲート電極が順次積層されてなり、少なくともドレ
イン及びソースの第１ゲート絶縁膜で覆われた側部にソ
ース・ドレインと隣接して半導体基板よりも不純物濃度
の濃いＰ型拡散層領域を備えている。
【００４０】また、本発明に係る不揮発性半導体装置に
よれば、データの書込は、第２ゲート電極に６ないし１
１Ｖを印加し、ドレインに３ないし７Ｖを印加し、ソー
ス及び基板を接地ポテンシャルに保ち、ドレイン領域近
傍でのインパクトイオニゼーションにより生じた電子を
第１ゲート電極に注入することにより行う。
よれば、データの書込は、第２ゲート電極に６ないし１
１Ｖを印加し、ドレインに３ないし７Ｖを印加し、ソー
ス及び基板を接地ポテンシャルに保ち、ドレイン領域近
傍でのインパクトイオニゼーションにより生じた電子を
第１ゲート電極に注入することにより行う。
【００４１】そして、本発明に係る不揮発性半導体装置
によれば、データの消去は、基板を接地ポテンシャルに
保ち、第２ゲート電極に０ないし４Ｖの電圧を印加し、
ドレインはフローティングとし、ソースに６ないし１１
Ｖを印加して、ソース基板間にアバランシェ降伏を生ぜ
しめ、これに伴うホットキャリアを第１ゲート電極に注
入することにより行う。
によれば、データの消去は、基板を接地ポテンシャルに
保ち、第２ゲート電極に０ないし４Ｖの電圧を印加し、
ドレインはフローティングとし、ソースに６ないし１１
Ｖを印加して、ソース基板間にアバランシェ降伏を生ぜ
しめ、これに伴うホットキャリアを第１ゲート電極に注
入することにより行う。
【００４２】さらに、本発明によるフラッシュＥＥＰＲ
ＯＭの製造方法は、一導電型の基板表面に第１のゲート
絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１
の多結晶シリコン層を形成する工程と、第１の多結晶シ
リコン層上に第２のゲート絶縁膜を形成する工程と、第
２のゲート絶縁膜上に第２の多結晶シリコン層を形成す
る工程と、第２の多結晶シリコン層上に金属シリサイド
層を形成する工程と、金属シリサイド層上にフォトレジ
ストパターンを形成し、前記フォトレジストパターンを
マスクとして金属シリサイド層、第２の多結晶シリコン
層、第２のゲート絶縁膜、第１の多結晶シリコン層を順
次異方性エッチングにより除去して第１の多結晶シリコ
ン層からなる第１ゲート電極と、第２のゲート絶縁膜
と、第２の多結晶シリコン層及び金属シリサイド層から
なる第２ゲート電極が積層されてなる二重ゲート電極を
形成する工程と、二重ゲート電極に対し、自己整合的に
半導体基板と逆導電型の不純物をイオン注入法により半
導体基板中に導入してドレイン及びソースを形成する工
程と、二重ゲート電極に対し自己整合的に半導体基板と
同導電型の不純物を前記半導体基板を回転させながら、
半導体基板に対し斜めにイオン注入を行うことにより半
導体基板中に導入して少なくとも第１のゲート電極下の
ドレイン及びソース側部に、半導体基板と同一導電型か
つ半導体基板よりも不純物濃度の濃い不純物拡散領域を
隣接して形成する工程とを含んで成る。
ＯＭの製造方法は、一導電型の基板表面に第１のゲート
絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１
の多結晶シリコン層を形成する工程と、第１の多結晶シ
リコン層上に第２のゲート絶縁膜を形成する工程と、第
２のゲート絶縁膜上に第２の多結晶シリコン層を形成す
る工程と、第２の多結晶シリコン層上に金属シリサイド
層を形成する工程と、金属シリサイド層上にフォトレジ
ストパターンを形成し、前記フォトレジストパターンを
マスクとして金属シリサイド層、第２の多結晶シリコン
層、第２のゲート絶縁膜、第１の多結晶シリコン層を順
次異方性エッチングにより除去して第１の多結晶シリコ
ン層からなる第１ゲート電極と、第２のゲート絶縁膜
と、第２の多結晶シリコン層及び金属シリサイド層から
なる第２ゲート電極が積層されてなる二重ゲート電極を
形成する工程と、二重ゲート電極に対し、自己整合的に
半導体基板と逆導電型の不純物をイオン注入法により半
導体基板中に導入してドレイン及びソースを形成する工
程と、二重ゲート電極に対し自己整合的に半導体基板と
同導電型の不純物を前記半導体基板を回転させながら、
半導体基板に対し斜めにイオン注入を行うことにより半
導体基板中に導入して少なくとも第１のゲート電極下の
ドレイン及びソース側部に、半導体基板と同一導電型か
つ半導体基板よりも不純物濃度の濃い不純物拡散領域を
隣接して形成する工程とを含んで成る。
【００４３】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４４】
【実施例１】図１（Ａ）は本発明の一実施例の不揮発性
半導体装置の断面図である。
半導体装置の断面図である。
【００４５】図１（Ａ）に示すように、本実施例の不揮
発性半導体装置は、Ｐ型半導体基板１の表面にｎ+拡散
層からなるドレイン２及びソース３と、ドレイン−ソー
ス間の半導体表面を覆う７０ないし２００Åの酸化膜で
構成された第１のゲート絶縁膜４と、その上の浮遊ゲー
ト５、酸化膜−窒化膜−酸化膜の三層構造からなる絶縁
膜６、制御ゲート７からなる二重ゲートを有し、ソース
及びドレインは基板１よりも不純物濃度が高いＰ型領域
８でくるまれている。
発性半導体装置は、Ｐ型半導体基板１の表面にｎ+拡散
層からなるドレイン２及びソース３と、ドレイン−ソー
ス間の半導体表面を覆う７０ないし２００Åの酸化膜で
構成された第１のゲート絶縁膜４と、その上の浮遊ゲー
ト５、酸化膜−窒化膜−酸化膜の三層構造からなる絶縁
膜６、制御ゲート７からなる二重ゲートを有し、ソース
及びドレインは基板１よりも不純物濃度が高いＰ型領域
８でくるまれている。
【００４６】ソース及びドレインのｎ+不純物濃度は、
例えば１０19〜１０21ｃｍ-3のオーダーであり、Ｐ型領
域の濃度は１０18〜１０19ｃｍ-3のオーダーである。
例えば１０19〜１０21ｃｍ-3のオーダーであり、Ｐ型領
域の濃度は１０18〜１０19ｃｍ-3のオーダーである。
【００４７】ソース３とドレイン２は同一構造、すなわ
ち、対称構造であり、従って同一マスク工程で二重ゲー
ト、ソース・ドレイン、及びソース・ドレインをくるむ
Ｐ型領域を形成することが可能である。このソースとド
レインの対称構造は本発明の第１の特徴をなす。
ち、対称構造であり、従って同一マスク工程で二重ゲー
ト、ソース・ドレイン、及びソース・ドレインをくるむ
Ｐ型領域を形成することが可能である。このソースとド
レインの対称構造は本発明の第１の特徴をなす。
【００４８】次に、本実施例に係る不揮発性半導体装置
のデータの書込み、及び消去方法について説明する。
のデータの書込み、及び消去方法について説明する。
【００４９】データの書込みは、周知の方法であるチャ
ンネルホットエレクトロン注入で行う。すなわちドレイ
ン２に例えば３〜７Ｖ、制御ゲート７に６〜１１Ｖを印
加し、ソース３及び基板１を接地して、ドレイン領域近
傍でのインパクトイオニゼーションにより生じた電子を
浮遊ゲート５に注入することにより行う。
ンネルホットエレクトロン注入で行う。すなわちドレイ
ン２に例えば３〜７Ｖ、制御ゲート７に６〜１１Ｖを印
加し、ソース３及び基板１を接地して、ドレイン領域近
傍でのインパクトイオニゼーションにより生じた電子を
浮遊ゲート５に注入することにより行う。
【００５０】データの消去は、図１（Ｂ）に示すよう
に，ドレイン３は開放状態とし、基板１を接地し、制御
ゲート７に正の電圧、例えば２Ｖを印加しておき、ソー
ス３にソース−基板間のアバランシェ降伏電圧以上の電
圧、例えば９Ｖを印加して、ソース−基板間にアバラン
シェ降伏を生ぜしめ、これに伴うホットキャリアを浮遊
ゲート５に注入することにより行う。制御ゲート７に印
加する電圧Ｖgは、消去後のセルのしきい値電圧を所望
の値に制御し、過消去を防止するという重要な役割をは
たす。これについては再度後述する。
に，ドレイン３は開放状態とし、基板１を接地し、制御
ゲート７に正の電圧、例えば２Ｖを印加しておき、ソー
ス３にソース−基板間のアバランシェ降伏電圧以上の電
圧、例えば９Ｖを印加して、ソース−基板間にアバラン
シェ降伏を生ぜしめ、これに伴うホットキャリアを浮遊
ゲート５に注入することにより行う。制御ゲート７に印
加する電圧Ｖgは、消去後のセルのしきい値電圧を所望
の値に制御し、過消去を防止するという重要な役割をは
たす。これについては再度後述する。
【００５１】アバランシェ降伏電圧はソース・ドレイン
をくるむＰ型領域８の濃度を上げることにより、低電圧
化できる。従って、本実施例においては、低電圧での消
去が可能となる。またドレインをくるむＰ型領域８は、
書込みの効率も向上する役割を果たしている。
をくるむＰ型領域８の濃度を上げることにより、低電圧
化できる。従って、本実施例においては、低電圧での消
去が可能となる。またドレインをくるむＰ型領域８は、
書込みの効率も向上する役割を果たしている。
【００５２】すなわち、本発明による不揮発性半導体記
憶装置においては、ソース・ドレインをくるむＰ型領域
８の濃度設定により消去、書込み双方ともに低電圧動作
が可能となる。これが本発明の第２の特徴である。
憶装置においては、ソース・ドレインをくるむＰ型領域
８の濃度設定により消去、書込み双方ともに低電圧動作
が可能となる。これが本発明の第２の特徴である。
【００５３】図２に、本発明に係る不揮発性半導体装置
において、本発明による消去方法を実施した結果を示す
（なお、実験結果は当社（ＮＥＣ）で得られたものであ
る）。本発明によるアバランシェホットキャリア消去で
は、初期のしきい値電圧に依存せず（すなわち書込み状
態か未書込み状態かによらず）、消去後しきい値電圧が
一定値に自己制限される。すなわち、消去後しきい値電
圧は一定値に収束する。
において、本発明による消去方法を実施した結果を示す
（なお、実験結果は当社（ＮＥＣ）で得られたものであ
る）。本発明によるアバランシェホットキャリア消去で
は、初期のしきい値電圧に依存せず（すなわち書込み状
態か未書込み状態かによらず）、消去後しきい値電圧が
一定値に自己制限される。すなわち、消去後しきい値電
圧は一定値に収束する。
【００５４】これは消去時の注入キャリアの種類が、浮
遊ゲート電位とソース近傍で浮遊ゲート直下の空乏層内
電位との電位差で決まり、電位差が０になると注入が起
こらなくなるためである。
遊ゲート電位とソース近傍で浮遊ゲート直下の空乏層内
電位との電位差で決まり、電位差が０になると注入が起
こらなくなるためである。
【００５５】また、収束しきい値電圧はセル各端子への
印加電圧で決まる浮遊ゲート電位に依存するため、制御
ゲート電圧Ｖgを適正な値に固定して消去を行うことに
より、消去後のしきい値を所望の値に制御することが可
能である。
印加電圧で決まる浮遊ゲート電位に依存するため、制御
ゲート電圧Ｖgを適正な値に固定して消去を行うことに
より、消去後のしきい値を所望の値に制御することが可
能である。
【００５６】図２の例では、制御ゲート電圧Ｖg＝０Ｖ
では、消去後のしきい値が０Ｖ以下、すなわちディプレ
ッション状態とされオーバーイレーズ状態となるが、Ｖ
g＝２Ｖとすることにより、消去後しきい値を約１．５
Ｖとし、オーバーイレーズを防止できていることがわか
る。
では、消去後のしきい値が０Ｖ以下、すなわちディプレ
ッション状態とされオーバーイレーズ状態となるが、Ｖ
g＝２Ｖとすることにより、消去後しきい値を約１．５
Ｖとし、オーバーイレーズを防止できていることがわか
る。
【００５７】従って、本発明においては、消去シーケン
スは、全ビット消去及びしきい値チェックだけでよく、
先行技術に比べて大幅に簡略化が可能で、また消去時間
を短縮することができる。これが本発明の第３の特徴で
ある。
スは、全ビット消去及びしきい値チェックだけでよく、
先行技術に比べて大幅に簡略化が可能で、また消去時間
を短縮することができる。これが本発明の第３の特徴で
ある。
【００５８】本発明によれば、メモリセル形成工程が少
ないマスク数で行えるのみならず、微細なゲート長で薄
いゲート絶縁膜を有する高性能ＣＭＯＳトランジスタか
らなる集積回路と合体した場合に、先行技術と比較して
大幅に少ないマスク枚数で製造することが可能となる。
以下説明を行う。
ないマスク数で行えるのみならず、微細なゲート長で薄
いゲート絶縁膜を有する高性能ＣＭＯＳトランジスタか
らなる集積回路と合体した場合に、先行技術と比較して
大幅に少ないマスク枚数で製造することが可能となる。
以下説明を行う。
【００５９】通常、フラッシュＥＥＰＲＯＭの書込み、
及び消去には、高い電圧ＶPPが必要である。典型的なＶ
PPは１２Ｖ程度である。しかるに、例えば０．８μｍ以
下のゲート長を有する高性能ＣＭＯＳトランジスタの駆
動し得る電圧は最大５．５Ｖ程度である。このため、高
性能ＣＭＯＳトランジスタとフラッシュＥＥＰＲＯＭを
合体させるには、ＶPPを駆動できる専用のゲート絶縁
膜、ソース・ドレイン構造を持つトランジスタを設ける
必要があり、このため製造時の使用マスク枚数を増大さ
せていた。
及び消去には、高い電圧ＶPPが必要である。典型的なＶ
PPは１２Ｖ程度である。しかるに、例えば０．８μｍ以
下のゲート長を有する高性能ＣＭＯＳトランジスタの駆
動し得る電圧は最大５．５Ｖ程度である。このため、高
性能ＣＭＯＳトランジスタとフラッシュＥＥＰＲＯＭを
合体させるには、ＶPPを駆動できる専用のゲート絶縁
膜、ソース・ドレイン構造を持つトランジスタを設ける
必要があり、このため製造時の使用マスク枚数を増大さ
せていた。
【００６０】しかしながら、本発明によるメモリセルの
駆動電圧の低電圧化技術と、特開昭６２−１４９２１８
に開示されている手段に代表されるような、高電圧ＶPP
を駆動する際にゲート絶縁膜には１／２ＶPP以上の電圧
がかからないようすることを可能とする回路技術とを組
み合わせることにより、専用の高電圧ＶPP駆動用トラン
ジスタを設ける必要はなくなり、使用マスク数を大幅に
減らすことができる。
駆動電圧の低電圧化技術と、特開昭６２−１４９２１８
に開示されている手段に代表されるような、高電圧ＶPP
を駆動する際にゲート絶縁膜には１／２ＶPP以上の電圧
がかからないようすることを可能とする回路技術とを組
み合わせることにより、専用の高電圧ＶPP駆動用トラン
ジスタを設ける必要はなくなり、使用マスク数を大幅に
減らすことができる。
【００６１】図３、図４に、高電圧駆動用トランジスタ
を使用せずに高い電圧で動作する分圧インバータの動作
概念図を示す。
を使用せずに高い電圧で動作する分圧インバータの動作
概念図を示す。
【００６２】図３において、Ｐ型ＭＯＳトランジスタの
しきい値をＶTP、Ｎ型ＭＯＳトランジスタのしきい値を
ＶTNとして、Ｈｉｇｈレベル（ＶPP）出力時、Ｐ型ＭＯ
ＳトランジスタＭ3のゲートにはＶCC（５Ｖ）＋｜ＶTP
｜の電位が印加され、Ｎ型ＭＯＳトランジスタＭ2とＭ4
の接続点にはＶCC−ＶTNの電圧しか印加されず、また、
Ｌｏｗレベル出力時には、Ｎ型ＭＯＳトランジスタＭ4
のゲートにはＶCC（５Ｖ）−ＶTNの電位が印加され、Ｎ
型ＭＯＳトランジスタＭ1とＭ3の接続点にはＶCC＋｜Ｖ
TP｜の電圧しか印加されない。従って、出力ＶPP（１０
Ｖ）までの電圧が印加されても、ＭＯＳトランジスタＭ
1とＭ2のゲート電圧にＶCCが印加されているため、ドレ
イン電圧の耐圧は上昇し、高耐圧トランジスタを使用し
ないで高い電圧で動作可能である。図４は図３の分圧イ
ンバータの断面図について各端子の電位を表わしてい
る。
しきい値をＶTP、Ｎ型ＭＯＳトランジスタのしきい値を
ＶTNとして、Ｈｉｇｈレベル（ＶPP）出力時、Ｐ型ＭＯ
ＳトランジスタＭ3のゲートにはＶCC（５Ｖ）＋｜ＶTP
｜の電位が印加され、Ｎ型ＭＯＳトランジスタＭ2とＭ4
の接続点にはＶCC−ＶTNの電圧しか印加されず、また、
Ｌｏｗレベル出力時には、Ｎ型ＭＯＳトランジスタＭ4
のゲートにはＶCC（５Ｖ）−ＶTNの電位が印加され、Ｎ
型ＭＯＳトランジスタＭ1とＭ3の接続点にはＶCC＋｜Ｖ
TP｜の電圧しか印加されない。従って、出力ＶPP（１０
Ｖ）までの電圧が印加されても、ＭＯＳトランジスタＭ
1とＭ2のゲート電圧にＶCCが印加されているため、ドレ
イン電圧の耐圧は上昇し、高耐圧トランジスタを使用し
ないで高い電圧で動作可能である。図４は図３の分圧イ
ンバータの断面図について各端子の電位を表わしてい
る。
【００６３】このような回路技術により、高性能ＣＭＯ
Ｓトランジスタの駆動電圧（図では５Ｖ）の２倍の電圧
（図では１０Ｖ）まで駆動することができる。
Ｓトランジスタの駆動電圧（図では５Ｖ）の２倍の電圧
（図では１０Ｖ）まで駆動することができる。
【００６４】本発明のメモリセルは、ＶPP〜９Ｖ程度の
低電圧化を図ることができ、従って専用のＶPP駆動用ト
ランジスタを設けることが不要とされ、このため、使用
マスク数を増大させることなくフラッシュＥＥＰＲＯＭ
と高性能ＣＭＯＳトランジスタと合体させて集積回路を
形成することが可能となる。
低電圧化を図ることができ、従って専用のＶPP駆動用ト
ランジスタを設けることが不要とされ、このため、使用
マスク数を増大させることなくフラッシュＥＥＰＲＯＭ
と高性能ＣＭＯＳトランジスタと合体させて集積回路を
形成することが可能となる。
【００６５】また、ゲート絶縁膜に１／２ＶPP以上の電
圧がかからないようにした回路を構成するトランジスタ
のゲート絶縁膜を、フラッシュＥＥＰＲＯＭの浮遊ゲー
ト・制御ゲート間絶縁膜と同一工程で形成するという方
法もある。通常この絶縁膜は酸化膜−窒化膜−酸化膜か
らなる三層構造で、高性能ＣＭＯＳトランジスタで使用
されるゲート絶縁膜よりも実効的な膜厚は厚い。
圧がかからないようにした回路を構成するトランジスタ
のゲート絶縁膜を、フラッシュＥＥＰＲＯＭの浮遊ゲー
ト・制御ゲート間絶縁膜と同一工程で形成するという方
法もある。通常この絶縁膜は酸化膜−窒化膜−酸化膜か
らなる三層構造で、高性能ＣＭＯＳトランジスタで使用
されるゲート絶縁膜よりも実効的な膜厚は厚い。
【００６６】従って、例えば高性能ＣＭＯＳトランジス
タのゲート絶縁膜がさらに薄くなり、例えば駆動電圧が
３Ｖ以下となった場合でも、同様の手法を用いて使用マ
スク数を増大させることなく、高性能ＣＭＯＳトランジ
スタからなる集積回路とフラッシュＥＥＰＲＯＭを合体
させることが可能となる。
タのゲート絶縁膜がさらに薄くなり、例えば駆動電圧が
３Ｖ以下となった場合でも、同様の手法を用いて使用マ
スク数を増大させることなく、高性能ＣＭＯＳトランジ
スタからなる集積回路とフラッシュＥＥＰＲＯＭを合体
させることが可能となる。
【００６７】次に、本発明による不揮発性半導体装置の
製造方法を、図５から図９を参照して説明する。この製
造方法の説明により、本発明の特徴の一である、先行技
術より少ないマスク数でフラッシュＥＥＰＲＯＭを形成
し得るという点、及び高性能ＣＭＯＳトランジスタと合
体させる際に余分な使用マスクが不要であるという点が
容易に理解されるであろう。なお、図５〜図９に示され
る（Ａ）〜（Ｊ）は、この順に工程が進行することを表
わしており、図面作成上の理由に由り複数図に亘って記
載されている。
製造方法を、図５から図９を参照して説明する。この製
造方法の説明により、本発明の特徴の一である、先行技
術より少ないマスク数でフラッシュＥＥＰＲＯＭを形成
し得るという点、及び高性能ＣＭＯＳトランジスタと合
体させる際に余分な使用マスクが不要であるという点が
容易に理解されるであろう。なお、図５〜図９に示され
る（Ａ）〜（Ｊ）は、この順に工程が進行することを表
わしており、図面作成上の理由に由り複数図に亘って記
載されている。
【００６８】まず、図５（Ａ）に示すように、通常の素
子分離法例えば、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により、Ｐ型半導体基板９の表面の一部にフィ
ールド酸化膜１０を形成する。次いで、フラッシュＥＥ
ＰＲＯＭ形成領域１１及びＮチャンネルトランジスタ形
成領域１２をフォトレジスト等で覆い、Ｐチャンネルト
ランジスタ形成領域にリンを数百ｋｅＶ〜１ＭｅＶでイ
オン注入し、Ｎ型ウェル１４を形成する。さらに１５〜
３０ｋｅＶのボロンをイオン注入して、所望のＰチャン
ネルトランジスタのしきい値電圧が得られるように表面
濃度を設定する。
子分離法例えば、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により、Ｐ型半導体基板９の表面の一部にフィ
ールド酸化膜１０を形成する。次いで、フラッシュＥＥ
ＰＲＯＭ形成領域１１及びＮチャンネルトランジスタ形
成領域１２をフォトレジスト等で覆い、Ｐチャンネルト
ランジスタ形成領域にリンを数百ｋｅＶ〜１ＭｅＶでイ
オン注入し、Ｎ型ウェル１４を形成する。さらに１５〜
３０ｋｅＶのボロンをイオン注入して、所望のＰチャン
ネルトランジスタのしきい値電圧が得られるように表面
濃度を設定する。
【００６９】レジストを剥離した後、図５（Ｂ）に示す
ように、Ｐチャンネルトランジスタ形成領域１３をフォ
トレジスト１５で覆い、フラッシュＥＥＰＲＯＭ形成領
域及びＮチャンネルトランジスタ形成領域１２に数百ｋ
ｅＶでボロンをイオン注入して、Ｐ型ウェル１６を形成
する。さらに１５〜３０ｋｅＶのボロンをイオン注入し
て、後に所望のＮチャンネルトランジスタのしきい値が
得られるように表面濃度を設定する。
ように、Ｐチャンネルトランジスタ形成領域１３をフォ
トレジスト１５で覆い、フラッシュＥＥＰＲＯＭ形成領
域及びＮチャンネルトランジスタ形成領域１２に数百ｋ
ｅＶでボロンをイオン注入して、Ｐ型ウェル１６を形成
する。さらに１５〜３０ｋｅＶのボロンをイオン注入し
て、後に所望のＮチャンネルトランジスタのしきい値が
得られるように表面濃度を設定する。
【００７０】次いで、レジストを剥離した後、図６
（Ｃ）に示すように、フィールド酸化膜以外の基板表面
の酸化膜をエッチング除去し、７５０℃〜８５０℃の酸
化雰囲気にさらして、フィールド酸化膜以外の基板表面
に７０〜２００Å程度の第１のゲート酸化膜１７を形成
し、次いで厚さ１５００〜２５００Åの第１の多結晶シ
リコン層１９を気相成長法で全面に形成し、これにリン
をドープしてｎ型とした後フラッシュＥＥＰＲＯＭ形成
領域１１にフォトレジスト１８を形成し、周知の異方性
ドライエッチングにより他の部分の多結晶シリコン層を
除去して、フラッシュＥＥＰＲＯＭ形成領域１１にのみ
第１の多結晶シリコン層１９を形成する。
（Ｃ）に示すように、フィールド酸化膜以外の基板表面
の酸化膜をエッチング除去し、７５０℃〜８５０℃の酸
化雰囲気にさらして、フィールド酸化膜以外の基板表面
に７０〜２００Å程度の第１のゲート酸化膜１７を形成
し、次いで厚さ１５００〜２５００Åの第１の多結晶シ
リコン層１９を気相成長法で全面に形成し、これにリン
をドープしてｎ型とした後フラッシュＥＥＰＲＯＭ形成
領域１１にフォトレジスト１８を形成し、周知の異方性
ドライエッチングにより他の部分の多結晶シリコン層を
除去して、フラッシュＥＥＰＲＯＭ形成領域１１にのみ
第１の多結晶シリコン層１９を形成する。
【００７１】次に、レジスト剥離を行った後図６（Ｄ）
に示すように、全面に熱酸化法或いは気相成長法で厚さ
５０〜１５０Åの下層酸化膜２０、気相成長法で厚さ５
０〜１５０Åの窒化膜２１、熱酸化法或いは気相成長法
で厚さ２０〜８０Åの上層酸化膜２２を順次形成した
後、フォトレジスト２３をフラッシュＥＥＰＲＯＭ形成
領域を覆うように形成し、これをマスクに酸化膜、窒化
膜、酸化膜のエッチングを順次行い、Ｎチャンネルトラ
ンジスタ形成領域及びＰチャンネルトランジスタ形成領
域のシリコン基板を露出させる。
に示すように、全面に熱酸化法或いは気相成長法で厚さ
５０〜１５０Åの下層酸化膜２０、気相成長法で厚さ５
０〜１５０Åの窒化膜２１、熱酸化法或いは気相成長法
で厚さ２０〜８０Åの上層酸化膜２２を順次形成した
後、フォトレジスト２３をフラッシュＥＥＰＲＯＭ形成
領域を覆うように形成し、これをマスクに酸化膜、窒化
膜、酸化膜のエッチングを順次行い、Ｎチャンネルトラ
ンジスタ形成領域及びＰチャンネルトランジスタ形成領
域のシリコン基板を露出させる。
【００７２】レジストを剥離した後、図７（Ｅ）に示す
ように、熱酸化法等により厚さ１００〜１８０Å程度の
ゲート酸化膜２４を形成し（このとき、フラッシュＥＥ
ＰＲＯＭ形成領域は、窒化膜２１で保護されているた
め、影響を受けない）、次いで厚さ１０００〜２０００
Åの第２の多結晶シリコン層２５を気相成長法により全
面に形成し、さらにスパッタ法等により厚さ１０００〜
２０００Åの金属シリサイド層２６を形成する。
ように、熱酸化法等により厚さ１００〜１８０Å程度の
ゲート酸化膜２４を形成し（このとき、フラッシュＥＥ
ＰＲＯＭ形成領域は、窒化膜２１で保護されているた
め、影響を受けない）、次いで厚さ１０００〜２０００
Åの第２の多結晶シリコン層２５を気相成長法により全
面に形成し、さらにスパッタ法等により厚さ１０００〜
２０００Åの金属シリサイド層２６を形成する。
【００７３】次に、フォトレジスト２７をフラッシュＥ
ＥＰＲＯＭ形成領域１１の一部にゲート電極とすべきパ
ターンに形成し、またＮチャンネルトランジスタ形成領
域、Ｐチャンネルトランジスタ形成領域全面を覆うよう
に形成する。
ＥＰＲＯＭ形成領域１１の一部にゲート電極とすべきパ
ターンに形成し、またＮチャンネルトランジスタ形成領
域、Ｐチャンネルトランジスタ形成領域全面を覆うよう
に形成する。
【００７４】次いで図７（Ｆ）に示すように、これらの
フォトレジストをマスクに金属シリサイド層２６、第２
の多結晶シリコン層２５、上層酸化膜２２、窒化膜２
１、下層酸化膜２０、第１の多結晶シリコン層１９を順
次異方性エッチングにより除去し、浮遊ゲート２８及び
制御ゲート２９からなる二重ゲート電極を形成する。そ
の後、全面に気相成長法等により厚さ１００〜３００Å
の酸化膜保護層３０を形成する。
フォトレジストをマスクに金属シリサイド層２６、第２
の多結晶シリコン層２５、上層酸化膜２２、窒化膜２
１、下層酸化膜２０、第１の多結晶シリコン層１９を順
次異方性エッチングにより除去し、浮遊ゲート２８及び
制御ゲート２９からなる二重ゲート電極を形成する。そ
の後、全面に気相成長法等により厚さ１００〜３００Å
の酸化膜保護層３０を形成する。
【００７５】次に、図８（Ｇ）に示すように、二重ゲー
ト電極及びフラッシュＥＥＰＲＯＭ形成領域以外に全面
に残した多結晶シリコン層及び金属シリサイド層をマス
クとして、ヒ素を３０〜７０ｋｅＶで５×１０14〜５×
１０15ｃｍ-2程度の注入を行い、フラッシュＥＥＰＲＯ
Ｍセルのソース・ドレインとなるｎ型拡散層領域３１を
形成する。次いで、ボロンを基板に対し３０°ないし６
０°の角度で３０〜５０ｋｅＶのエネルギーでドーズ量
は１×１０13〜１×１０15ｃｍ-2程度基板を回転させな
がらイオン注入することにより、ソース・ドレインをく
るむ基板より高濃度のｐ型拡散層領域３２を形成する。
ト電極及びフラッシュＥＥＰＲＯＭ形成領域以外に全面
に残した多結晶シリコン層及び金属シリサイド層をマス
クとして、ヒ素を３０〜７０ｋｅＶで５×１０14〜５×
１０15ｃｍ-2程度の注入を行い、フラッシュＥＥＰＲＯ
Ｍセルのソース・ドレインとなるｎ型拡散層領域３１を
形成する。次いで、ボロンを基板に対し３０°ないし６
０°の角度で３０〜５０ｋｅＶのエネルギーでドーズ量
は１×１０13〜１×１０15ｃｍ-2程度基板を回転させな
がらイオン注入することにより、ソース・ドレインをく
るむ基板より高濃度のｐ型拡散層領域３２を形成する。
【００７６】次に、酸化膜保護層２９を除去した後，図
８（Ｈ）に示すように、フォトレジスト３２をＮチャン
ネルトランジスタ形成領域及びＰチャンネルトランジス
タ形成領域の一部にゲート電極とすべきパターンに形成
し、フラッシュＥＥＰＲＯＭ形成領域を覆うように形成
する。これをマスクに、金属シリサイド層及び多結晶シ
リコン層をエッチング除去して、Ｎチャンネルトランジ
スタ形成領域及びＰチャンネルトランジスタ形成領域に
ゲート電極３４を形成する。
８（Ｈ）に示すように、フォトレジスト３２をＮチャン
ネルトランジスタ形成領域及びＰチャンネルトランジス
タ形成領域の一部にゲート電極とすべきパターンに形成
し、フラッシュＥＥＰＲＯＭ形成領域を覆うように形成
する。これをマスクに、金属シリサイド層及び多結晶シ
リコン層をエッチング除去して、Ｎチャンネルトランジ
スタ形成領域及びＰチャンネルトランジスタ形成領域に
ゲート電極３４を形成する。
【００７７】次いで、図９（Ｉ）に示すように、周知の
ＰＲ技術及びイオン注入法により、Ｎチャンネルトラン
ジスタ形成領域にリンを４０〜１００ｋｅＶで１×１０
13〜１×１０14ｃｍ-2程度注入し、ｎ-拡散層領域３５
を形成し、次いでＰチャンネルトランジスタ形成領域に
ボロンを１０ｋｅＶ〜４０ｋｅＶで１×１０13〜１×１
０14ｃｍ-2程度注入し、Ｐ-拡散層領域３６を形成す
る。次いで全面に厚さ１０００〜２０００Åの酸化膜３
６を堆積する。
ＰＲ技術及びイオン注入法により、Ｎチャンネルトラン
ジスタ形成領域にリンを４０〜１００ｋｅＶで１×１０
13〜１×１０14ｃｍ-2程度注入し、ｎ-拡散層領域３５
を形成し、次いでＰチャンネルトランジスタ形成領域に
ボロンを１０ｋｅＶ〜４０ｋｅＶで１×１０13〜１×１
０14ｃｍ-2程度注入し、Ｐ-拡散層領域３６を形成す
る。次いで全面に厚さ１０００〜２０００Åの酸化膜３
６を堆積する。
【００７８】次に、図９（Ｊ）に示すように、酸化膜３
７を適度な時間異方性エッチングを行うことにより平坦
部では完全に除去し、各ゲート電極の側壁部には残るよ
うにして、サイドウォール３８を形成し、周知のＰＲ技
術及びイオン注入法により、Ｎチャンネルトランジスタ
形成領域にヒ素を３０〜７０ｋｅＶでドーズ量１×１０
15ｃｍ-2〜５×１０15ｃｍ-2程度注入し、ｎ+拡散層領
域３９を形成し、Ｐチャンネルトランジスタ形成領域に
フッ化ボロンを３０〜７０ｋｅＶでドーズ量１×１０15
ｃｍ-2〜５×１０15ｃｍ-2程度注入して、ｐ+拡散層領
域４０を形成する。
７を適度な時間異方性エッチングを行うことにより平坦
部では完全に除去し、各ゲート電極の側壁部には残るよ
うにして、サイドウォール３８を形成し、周知のＰＲ技
術及びイオン注入法により、Ｎチャンネルトランジスタ
形成領域にヒ素を３０〜７０ｋｅＶでドーズ量１×１０
15ｃｍ-2〜５×１０15ｃｍ-2程度注入し、ｎ+拡散層領
域３９を形成し、Ｐチャンネルトランジスタ形成領域に
フッ化ボロンを３０〜７０ｋｅＶでドーズ量１×１０15
ｃｍ-2〜５×１０15ｃｍ-2程度注入して、ｐ+拡散層領
域４０を形成する。
【００７９】このようにして、二重拡散ドレイン構造
（但し、この構造はドレイン領域近傍にキャリア濃度の
低い部分が追加された所謂ＤＤＤ（Double Diffused Dr
ain）構造とは異なりＤＡＳ（Drain Self Align）とも
いう）を持つ高性能トランジスタと、本発明によるフラ
ッシュＥＥＰＲＯＭメモリセルが形成される。この後の
製造工程としては、周知の方法により層間絶縁膜形成、
コンタクトホール開孔、配線形成を行う。
（但し、この構造はドレイン領域近傍にキャリア濃度の
低い部分が追加された所謂ＤＤＤ（Double Diffused Dr
ain）構造とは異なりＤＡＳ（Drain Self Align）とも
いう）を持つ高性能トランジスタと、本発明によるフラ
ッシュＥＥＰＲＯＭメモリセルが形成される。この後の
製造工程としては、周知の方法により層間絶縁膜形成、
コンタクトホール開孔、配線形成を行う。
【００８０】以上の説明から明らかなように、フラッシ
ュＥＥＰＲＯＭセル固有のフォトマスク使用工程は３工
程にすぎない（図６（Ｃ）、図６（Ｄ）、図７
（Ｅ））。すなわち、本発明によるフラッシュＥＥＰＲ
ＯＭは、３枚のマスク工程の増加のみで高性能ＣＭＯＳ
トランジスタからなる集積回路に搭載し得るのである。
ュＥＥＰＲＯＭセル固有のフォトマスク使用工程は３工
程にすぎない（図６（Ｃ）、図６（Ｄ）、図７
（Ｅ））。すなわち、本発明によるフラッシュＥＥＰＲ
ＯＭは、３枚のマスク工程の増加のみで高性能ＣＭＯＳ
トランジスタからなる集積回路に搭載し得るのである。
【００８１】
【実施例２】図１０は本発明によるフラッシュＥＥＰＲ
ＯＭの第２の実施例によるセル構造を示している。本実
施例と第１の実施例との相違点は、書込み及び消去電圧
を下げるために設けられる基板よりも不純物濃度の濃い
Ｐ型領域は、ソース３、ドレイン２を完全にくるんでは
おらず、側部のみで隣接しているという点である。
ＯＭの第２の実施例によるセル構造を示している。本実
施例と第１の実施例との相違点は、書込み及び消去電圧
を下げるために設けられる基板よりも不純物濃度の濃い
Ｐ型領域は、ソース３、ドレイン２を完全にくるんでは
おらず、側部のみで隣接しているという点である。
【００８２】この構造は、第１の実施例の製造方法の図
８（Ｇ）の工程においてボロンの注入エネルギーを低く
抑えることによって得られる。
８（Ｇ）の工程においてボロンの注入エネルギーを低く
抑えることによって得られる。
【００８３】本実施例では、ソース及びドレインの接合
（ジャンクション）寄生容量が小さくなるので、データ
の読み出し動作等をより高速で行うことができる。
（ジャンクション）寄生容量が小さくなるので、データ
の読み出し動作等をより高速で行うことができる。
【００８４】なお、本発明を上記各実施例に即して説明
したが、本発明は、これらの実施態様のみ限定されるも
のではなく、本発明の原理に準ずる各種実施態様を含
む。
したが、本発明は、これらの実施態様のみ限定されるも
のではなく、本発明の原理に準ずる各種実施態様を含
む。
【００８５】
【発明の効果】以上説明したように、本発明に係るフラ
ッシュＥＥＰＲＯＭにおいては、メモリセルのソースと
ドレイン構造が同一構造、すなわち対称構造であるた
め、先行技術に比べて製造時の使用マスク数が少なくて
済み、従って、本発明は製造コストを低減するフラッシ
ュＥＥＰＲＯＭを提供する。
ッシュＥＥＰＲＯＭにおいては、メモリセルのソースと
ドレイン構造が同一構造、すなわち対称構造であるた
め、先行技術に比べて製造時の使用マスク数が少なくて
済み、従って、本発明は製造コストを低減するフラッシ
ュＥＥＰＲＯＭを提供する。
【００８６】また、本発明に係るフラッシュＥＥＰＲＯ
Ｍにおいては、書込みはドレイン近傍で発生したチャン
ネルホットエレクトロン注入により行ない、消去はソー
ス−基板間でのアバランシェ降伏で生じたホットキャリ
アの注入で行うため、ソース及びドレインに隣接して形
成されたＰ型領域の不純物濃度を適正化することによ
り、メモリセル駆動電圧の低電圧化を容易化している。
Ｍにおいては、書込みはドレイン近傍で発生したチャン
ネルホットエレクトロン注入により行ない、消去はソー
ス−基板間でのアバランシェ降伏で生じたホットキャリ
アの注入で行うため、ソース及びドレインに隣接して形
成されたＰ型領域の不純物濃度を適正化することによ
り、メモリセル駆動電圧の低電圧化を容易化している。
【００８７】そして、本発明によれば、メモリセル駆動
電圧を、膜厚の薄いゲート絶縁膜、微細ゲート長を有す
る高性能ＣＭＯＳトランジスタの駆動電圧−例えば５Ｖ
−の２倍以下にすることができる。このため、高性能Ｃ
ＭＯＳトランジスタからなる集積回路に、本発明に係る
フラッシュＥＥＰＲＯＭを搭載する際に、専用のメモリ
セル駆動用高耐圧トランジスタを形成する必要がないた
め、前記先行技術と比べて大幅に少ない付加マスク数、
具体的には３枚で行うことができる。従って、本発明は
フラッシュＥＥＰＲＯＭの製造コスト低減に特段に貢献
するものである。
電圧を、膜厚の薄いゲート絶縁膜、微細ゲート長を有す
る高性能ＣＭＯＳトランジスタの駆動電圧−例えば５Ｖ
−の２倍以下にすることができる。このため、高性能Ｃ
ＭＯＳトランジスタからなる集積回路に、本発明に係る
フラッシュＥＥＰＲＯＭを搭載する際に、専用のメモリ
セル駆動用高耐圧トランジスタを形成する必要がないた
め、前記先行技術と比べて大幅に少ない付加マスク数、
具体的には３枚で行うことができる。従って、本発明は
フラッシュＥＥＰＲＯＭの製造コスト低減に特段に貢献
するものである。
【００８８】また、本発明に係る消去方法では、消去後
のしきい値電圧は初期のしきい値電圧によらずほぼ一定
となる。また、その消去後のしきい値を制御ゲートに適
切な定電圧を加えておくことにより所望の値に制御する
ことが可能で、オーバーイレーズを有効に防止すること
ができる。従って、本発明によれば、消去シーケンス
は、全ビット消去と１回の消去後しきい値チェックだけ
でよく、先行技術と比較して消去シーケンスを大幅に簡
略化することができ、消去時間の短縮を実現し、テステ
ィングコストを特段に低減化するフラッシュＥＥＰＲＯ
Ｍを提供することができる。
のしきい値電圧は初期のしきい値電圧によらずほぼ一定
となる。また、その消去後のしきい値を制御ゲートに適
切な定電圧を加えておくことにより所望の値に制御する
ことが可能で、オーバーイレーズを有効に防止すること
ができる。従って、本発明によれば、消去シーケンス
は、全ビット消去と１回の消去後しきい値チェックだけ
でよく、先行技術と比較して消去シーケンスを大幅に簡
略化することができ、消去時間の短縮を実現し、テステ
ィングコストを特段に低減化するフラッシュＥＥＰＲＯ
Ｍを提供することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の第１の実施例のフラッシュＥ
ＥＰＲＯＭセルの断面図である。（Ｂ）は本発明による
データ消去方法の説明図である。
ＥＰＲＯＭセルの断面図である。（Ｂ）は本発明による
データ消去方法の説明図である。
【図２】本発明におけるフラッシュＥＥＰＲＯＭの消去
特性の説明図である。
特性の説明図である。
【図３】分圧インバータのゲートレベルの動作概念図で
ある。
ある。
【図４】分圧インバータの断面図を用いた動作概念図で
ある。
ある。
【図５】（Ａ），（Ｂ）は本発明の第１の実施例の不揮
発性半導体装置の製造方法を説明する第１，２工程断面
図である。
発性半導体装置の製造方法を説明する第１，２工程断面
図である。
【図６】（Ｃ），（Ｄ）は本発明の第１の実施例の不揮
発性半導体装置の製造方法を説明する第３，４工程断面
図である。
発性半導体装置の製造方法を説明する第３，４工程断面
図である。
【図７】（Ｅ），（Ｆ）は本発明の第１の実施例の不揮
発性半導体装置の製造方法を説明する第５，６工程断面
図である。
発性半導体装置の製造方法を説明する第５，６工程断面
図である。
【図８】（Ｇ），（Ｈ）は本発明の第１の実施例の不揮
発性半導体装置の製造方法を説明する第７，８工程断面
図である。
発性半導体装置の製造方法を説明する第７，８工程断面
図である。
【図９】（Ｉ），（Ｊ）は本発明の第１の実施例の不揮
発性半導体装置の製造方法を説明する第９，１０工程断
面図である。
発性半導体装置の製造方法を説明する第９，１０工程断
面図である。
【図１０】本発明に係る第２の実施例の不揮発性半導体
装置の断面図である。
装置の断面図である。
【図１１】従来のフラッシュＥＥＰＲＯＭセルの断面図
である。
である。
【図１２】（Ａ）は従来のフラッシュＥＥＰＲＯＭセル
の書込方法の説明図である。（Ｂ）は従来のフラッシュ
ＥＥＰＲＯＭセルの消去方法の説明図である。
の書込方法の説明図である。（Ｂ）は従来のフラッシュ
ＥＥＰＲＯＭセルの消去方法の説明図である。
【図１３】フラッシュＥＥＰＲＯＭセルアレイの回路構
成を示すブロック図である。
成を示すブロック図である。
【図１４】従来のフラッシュＥＥＰＲＯＭセルの消去特
性の説明図である。
性の説明図である。
【図１５】従来のフラッシュＥＥＰＲＯＭセルの消去特
性の説明図である。
性の説明図である。
【図１６】従来の別のタイプのフラッシュＥＥＰＲＯＭ
セルの断面図である。
セルの断面図である。
【図１７】従来の別のタイプの消去法によるフラッシュ
ＥＥＰＲＯＭセルの消去特性の説明図である。
ＥＥＰＲＯＭセルの消去特性の説明図である。
１，９，５０１ Ｐ型半導体基板 ２，５０２ ドレイン拡散層 ３，５０３ ソース拡散層 ４ 第１ゲート絶縁膜 ５，２８，５０５ 浮遊ゲート ６，５０６ 絶縁膜 ７，２９，５０７ 制御ゲート ８ 基板よりも不純物濃度の濃いＰ型領域 １０ フィールド酸化膜 １１ フラッシュＥＥＰＲＯＭ形成領域 １２ Ｎチャンネルトランジスタ形成領域 １３ Ｐチャンネルトランジスタ形成領域 １４ Ｎ型ウェル １５，１８，２３，２７，３３ フォトレジスト １６ Ｐ型ウェル １７ 第１のゲート酸化膜 １９ 第１の多結晶シリコン層 ２０ 下層酸化膜 ２１ 窒化膜 ２２ 上層酸化膜 ２４ ゲート酸化膜 ２５ 第２の多結晶シリコン層 ２６ 金属シリサイド層 ３０ 酸化膜保護層 ３１ ｎ型拡散層領域 ３２ ｐ型拡散層領域 ３４ ゲート電極 ３５ ｎ-拡散層領域 ３６ ｐ-拡散層領域 ３７ 酸化膜 ３８ サイドウォール ３９ ｎ+拡散層領域 ４０ ｐ+拡散層領域 ５０４ トンネル絶縁膜 ５０８ ワード線 ５０９ ビット線 ５１０ ソース線 ５１１ 行選択回路 ５１２ 列選択回路 ５１３ 切換え回路 ５１４ 消去電圧発生回路 ５１５ 読出し制御回路 ５１６ 書込み制御回路 ５１７ 消去制御回路 ５１８ ｐ+領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】一括消去可能なフラッシュＥＥＰＲＯＭ
（電気的消去可能な及びプログラム可能な読み出し専用
メモリ）の典型的な従来例として、単体メモリセルトラ
ンジスタ構造については、例えば特開昭６１−１２７１
７９号公報のＦＩＧ＿３（ｂ）に、また単体メモリセル
の動作については、例えば、Ｇａｕｔｕｍ Ｖｅｒｍａ
＆ Ｎｅａｌ Ｍｉｅｌｋｅ，”ＲＥＬＩＡＢＩＬＩＴ
Ｙ ＰＥＲＦＯＲＭＡＮＣＥＳ ＯＦ ＥＴＯＸ ＢＡ
ＳＥＤ ＦＬＡＳＨ ＭＥＭＯＬＩＥＳ”，１９８８
ＩＥＥＥ／ＩＲＰＳ ｐｐ．１５８〜１６６に提案され
たものがある。
（電気的消去可能な及びプログラム可能な読み出し専用
メモリ）の典型的な従来例として、単体メモリセルトラ
ンジスタ構造については、例えば特開昭６１−１２７１
７９号公報のＦＩＧ＿３（ｂ）に、また単体メモリセル
の動作については、例えば、Ｇａｕｔｕｍ Ｖｅｒｍａ
＆ Ｎｅａｌ Ｍｉｅｌｋｅ，”ＲＥＬＩＡＢＩＬＩＴ
Ｙ ＰＥＲＦＯＲＭＡＮＣＥＳ ＯＦ ＥＴＯＸ ＢＡ
ＳＥＤ ＦＬＡＳＨ ＭＥＭＯＬＩＥＳ”，１９８８
ＩＥＥＥ／ＩＲＰＳ ｐｐ．１５８〜１６６に提案され
たものがある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】次いで、図９（Ｉ）に示すように、周知の
ＰＲ技術及びイオン注入法により、Ｎチャンネルトラン
ジスタ形成領域にリンを４０〜１００ｋｅＶで１×１０
１３〜 １×１０１４ｃｍ−２程度注入、ｎ−拡散層領
域３５を形成し、次いでＰチャンネルトランジスタ形成
領域にボロンを１０ｋｅＶ〜４０ｋｅＶで１×１０１３
〜１×１０１４ｃｍ−２程度注入し、Ｐ−拡散層領域３
６を形成する。次いで全面に厚さ１０００〜２０００Å
の酸化膜３７を堆積する。
ＰＲ技術及びイオン注入法により、Ｎチャンネルトラン
ジスタ形成領域にリンを４０〜１００ｋｅＶで１×１０
１３〜 １×１０１４ｃｍ−２程度注入、ｎ−拡散層領
域３５を形成し、次いでＰチャンネルトランジスタ形成
領域にボロンを１０ｋｅＶ〜４０ｋｅＶで１×１０１３
〜１×１０１４ｃｍ−２程度注入し、Ｐ−拡散層領域３
６を形成する。次いで全面に厚さ１０００〜２０００Å
の酸化膜３７を堆積する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】このようにして、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を持つ高性能トランジ
スタと、本発明によるフラッシュＥＥＰＲＯＭメモリセ
ルが形成される。この後の製造工程としては、周知の方
法により層間絶縁膜形成、コンタクトホール開孔、配線
形成を行う。
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を持つ高性能トランジ
スタと、本発明によるフラッシュＥＥＰＲＯＭメモリセ
ルが形成される。この後の製造工程としては、周知の方
法により層間絶縁膜形成、コンタクトホール開孔、配線
形成を行う。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】
【実施例２】図１０は本発明によるフラッシュＥＥＰＲ
ＯＭの第２の実施例によるセル構造を示している。本実
施例と第１の実施例との相違点は、書込み及び消去電圧
を下げるために設けられる基板よりも不純物濃度の濃い
Ｐ型領域８は、ソース３、ドレイン２を完全にくるんで
はおらず、側部のみで隣接しているという点である。
ＯＭの第２の実施例によるセル構造を示している。本実
施例と第１の実施例との相違点は、書込み及び消去電圧
を下げるために設けられる基板よりも不純物濃度の濃い
Ｐ型領域８は、ソース３、ドレイン２を完全にくるんで
はおらず、側部のみで隣接しているという点である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (12)
- 【請求項１】一導電型半導体基板の主表面に互いに離間
して形成されたソース及びドレインとなる前記半導体基
板と逆の導電型の第１不純物拡散層間を第１ゲート絶縁
膜で覆うとともに、前記第１ゲート絶縁膜上に第１ゲー
ト電極と第２ゲート絶縁膜と第２ゲート電極とを順次積
層してなり、少なくとも前記ドレイン及びソースとなる
第１不純物拡散層領域の前記第１ゲート絶縁膜で覆われ
た側部に、前記半導体基板と同一導電型で且つ前記半導
体基板よりも不純物濃度が高い第２不純物拡散層領域を
隣接して形成したことを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】前記第１ゲート絶縁膜が膜厚７０〜２００
Åの酸化膜であることを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】前記第２ゲート絶縁膜が酸化膜と窒化膜と
を含む請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】前記第２不純物拡散層領域を、前記ドレイ
ン及びソースとなる第１不純物拡散層領域をくるむよう
に形成することを特徴とする請求項１ないし３のいずれ
か一に記載の不揮発性半導体記憶装置。 - 【請求項５】一導電型半導体基板の主表面に互いに離間
して形成されたソース及びドレインとなる前記半導体基
板と逆の導電型の第１不純物拡散層間を第１ゲート絶縁
膜で覆うとともに、前記第１ゲート絶縁膜上に第１ゲー
ト電極と第２ゲート絶縁膜と第２ゲート電極とを順次積
層してなり、少なくとも前記ドレイン及びソースとなる
第１不純物拡散層領域の前記第１ゲート絶縁膜で覆われ
た側部に、前記半導体基板と同一導電型で且つ前記半導
体基板よりも不純物濃度が高い第２不純物拡散層領域を
隣接して形成して成る不揮発性半導体記憶装置のデータ
の書込み方法であって、 前記第２ゲート電極に第１の正の電圧を印加し、前記ド
レインに第２の正の電圧を印加し、前記ソース及び基板
を接地ポテンシャルに保ち、前記ドレイン領域近傍にお
けるインパクトイオニゼーションにより生じた電子を前
記第１ゲート電極に注入することにより書込みを行うこ
とを特徴とする不揮発性半導体装置のデータ書込み方
法。 - 【請求項６】一導電型半導体基板の主表面に互いに離間
して形成されたソース及びドレインとなる前記半導体基
板と逆の導電型の第１不純物拡散層間を第１ゲート絶縁
膜で覆うとともに、前記第１ゲート絶縁膜上に第１ゲー
ト電極と第２ゲート絶縁膜と第２ゲート電極とを順次積
層してなり、少なくとも前記ドレイン及びソースとなる
第１不純物拡散層領域の前記第１ゲート絶縁膜で覆われ
た側部に、前記半導体基板と同一導電型で且つ前記半導
体基板よりも不純物濃度が高い第２不純物拡散層領域を
隣接して形成して成る不揮発性半導体記憶装置のデータ
消去方法であって、 前記基板を接地ポテンシャルに保ち、前記第２ゲート電
極に第３の正の電圧を印加し、前記ドレインは開放状態
とし、前記ソースに第４の正の電圧を印加してソース−
基板間にアバランシェ降伏を生ぜしめ、これに伴うホッ
トキャリアを前記第１ゲート電極に注入することにより
消去を行うことを特徴とする不揮発性半導体装置のデー
タ消去方法。 - 【請求項７】前記第１の正の電圧は６ないし１１Ｖ、第
２の正の電圧は３ないし７Ｖの範囲にあることを特徴と
する請求項５記載の不揮発性半導体記憶装置のデータ書
込み方法。 - 【請求項８】前記第３の正の電圧は０ないし４Ｖ、第４
の正の電圧は６ないし１１Ｖの範囲にあることを特徴と
する請求項６記載の不揮発性半導体記憶装置のデータ消
去方法。 - 【請求項９】相補型絶縁ゲート半導体集積回路におい
て、請求項１に記載の不揮発性半導体装置を複数含み、
前記複数の不揮発性半導体装置の駆動回路が、高い電源
電圧ＶPPにて動作する基本ゲートであって、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタ間に前記高い電
源電圧ＶPPのほぼ１／２の電圧をゲート電圧とするＰ型
ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを直列に
接続して成り、前記Ｐ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタの接続点を出力とする構成から成る基本
ゲートを含んで成る半導体集積回路。 - 【請求項１０】前記高い電源電圧ＶPPが６ないし１２Ｖ
であることを特徴とする請求項８記載の半導体集積回
路。 - 【請求項１１】前記高い電源電圧ＶPPにて動作する基本
ゲートのＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラン
ジスタのゲート絶縁膜は、請求項１記載の装置の第２ゲ
ート絶縁膜と同一の組成及び膜厚を有することを特徴と
する請求項８記載の半導体集積回路。 - 【請求項１２】(A) 一導電型半導体基板の主表面に第
１のゲート絶縁膜を形成する工程と、 (B) 前記第１のゲート絶縁膜上に第１の多結晶シリコ
ン層を形成する工程と、 (C) 前記第１の多結晶シリコン層上に第２のゲート絶
縁膜を形成する工程と、 (D) 前記第２のゲート絶縁膜上に第２の多結晶シリコ
ン層を形成する工程と、 (E) 前記第２の多結晶シリコン層上に金属シリサイド
層を形成する工程と、 (F) 前記金属シリサイド層上にフォトレジストパター
ンを形成し、前記フォトレジストパターンをマスクとし
て前記金属シリサイド層、前記第２の多結晶シリコン
層、前記第２のゲート絶縁膜、前記第１の多結晶シリコ
ン層を順次異方性エッチングにより除去して、第１の多
結晶シリコン層からなる第１ゲート電極と、第２のゲー
ト絶縁膜と、第２の多結晶シリコン層及び金属シリサイ
ド層からなる第２ゲート電極が積層されてなる二重ゲー
ト電極を形成する工程と、 (G) 前記二重ゲート電極に対し、自己整合的に前記半
導体基板と逆導電型の不純物をイオン注入法により前記
半導体基板中に導入してドレイン及びソースを形成する
工程と、 (H) 前記二重ゲート電極に対し自己整合的に前記半導
体基板と同導電型の不純物を前記半導体基板を回転させ
ながら、前記半導体基板に対し斜めにイオン注入を行う
ことにより前記半導体基板中に導入して少なくとも前記
第１のゲート電極下の前記ドレイン及びソース側部に、
前記半導体と同一導電型でかつ前記半導体基板よりも不
純物濃度の濃い不純物拡散層領域を隣接して形成する工
程と、 から成る不揮発性半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32578793A JP2848223B2 (ja) | 1993-12-01 | 1993-12-01 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| US08/350,978 US5535158A (en) | 1993-12-01 | 1994-11-29 | Non-volatile semiconductor memory device and method for erasure and production thereof |
| EP94118923A EP0656663B1 (en) | 1993-12-01 | 1994-12-01 | Erasing method of a non-volatile semiconductor memory device |
| KR1019940032413A KR100219331B1 (ko) | 1993-12-01 | 1994-12-01 | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 |
| DE69417519T DE69417519T2 (de) | 1993-12-01 | 1994-12-01 | Verfahren zum Löschen einer nichtflüssigen Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32578793A JP2848223B2 (ja) | 1993-12-01 | 1993-12-01 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161853A true JPH07161853A (ja) | 1995-06-23 |
| JP2848223B2 JP2848223B2 (ja) | 1999-01-20 |
Family
ID=18180605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32578793A Expired - Fee Related JP2848223B2 (ja) | 1993-12-01 | 1993-12-01 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5535158A (ja) |
| EP (1) | EP0656663B1 (ja) |
| JP (1) | JP2848223B2 (ja) |
| KR (1) | KR100219331B1 (ja) |
| DE (1) | DE69417519T2 (ja) |
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