JP2904649B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000004568 cement Substances 0.000 claims 1
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 24
- 230000007935 neutral effect Effects 0.000 description 11
- 150000001768 cations Chemical class 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000009545 invasion Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001450 anions Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G—PHYSICS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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Description
【０００１】
【産業上の利用分野】本発明は、積層ゲート構造の不揮
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特にメモリセルのデータ保持特性の改良に関
する。
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特にメモリセルのデータ保持特性の改良に関
する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（電気的消去・再書込み可
能な読み出し専用メモリ）においては、メモリセルとし
て積層ゲート構造（スタック・ゲート）を有するＭＯＳ
トランジスタが用いられる。
能な読み出し専用メモリ）においては、メモリセルとし
て積層ゲート構造（スタック・ゲート）を有するＭＯＳ
トランジスタが用いられる。
【０００３】ＥＥＰＲＯＭセルの種類には、ＥＴＯＸ
（米国インテル社登録商標）型セルと呼ばれるトンネル
・オキサイド型ＥＰＲＯＭ（EPROM with Tunnel Oxide
）セル、ＦＬＯＴＯＸ（FLOtaing gate Tunnel OXid
e）型セル、ＡＣＥＥ（Advanced Contactless EEPROM
）型セル、ＳＩＳＯＳ（Sidewall Select-gate On Sou
rce side ）型セルなどがある。
（米国インテル社登録商標）型セルと呼ばれるトンネル
・オキサイド型ＥＰＲＯＭ（EPROM with Tunnel Oxide
）セル、ＦＬＯＴＯＸ（FLOtaing gate Tunnel OXid
e）型セル、ＡＣＥＥ（Advanced Contactless EEPROM
）型セル、ＳＩＳＯＳ（Sidewall Select-gate On Sou
rce side ）型セルなどがある。
【０００４】ＦＬＯＴＯＸセルは、メモリトランジスタ
と選択トランジスタとの２トランジスタ構成を有する。
ＡＣＥＥ型セルは、上記ＦＬＯＴＯＸ型セルの選択トラ
ンジスタを省略し、ドレインコンタクトを共通化して省
略したものである。ＳＩＳＯＳ型セルは、ソース側に側
壁部選択トランジスタが設けられたものである。
と選択トランジスタとの２トランジスタ構成を有する。
ＡＣＥＥ型セルは、上記ＦＬＯＴＯＸ型セルの選択トラ
ンジスタを省略し、ドレインコンタクトを共通化して省
略したものである。ＳＩＳＯＳ型セルは、ソース側に側
壁部選択トランジスタが設けられたものである。
【０００５】ＥＴＯＸ型セルは、一般的に図３に示すよ
うな断面構造を有し、セルサイズが小さく、周辺回路の
構成が簡単で済み、ＥＥＰＲＯＭの大容量化が可能であ
るという利点がある。
うな断面構造を有し、セルサイズが小さく、周辺回路の
構成が簡単で済み、ＥＥＰＲＯＭの大容量化が可能であ
るという利点がある。
【０００６】このＥＴＯＸ型セルを用いたＥＥＰＲＯＭ
は、書込みはビット単位で行なわれ、消去は全ビット一
括（フラッシュ消去）、または、選択されたブロック単
位で行なわれる。
は、書込みはビット単位で行なわれ、消去は全ビット一
括（フラッシュ消去）、または、選択されたブロック単
位で行なわれる。
【０００７】なお、図３において、３０は半導体基板、
３１はソース領域、３２はドレイン領域、３３はチャネ
ル領域、３４はトンネル絶縁膜、３５はフローティング
ゲート（浮遊ゲート）、３６はコントロールゲート（制
御ゲート）、３７は層間絶縁膜である。
３１はソース領域、３２はドレイン領域、３３はチャネ
ル領域、３４はトンネル絶縁膜、３５はフローティング
ゲート（浮遊ゲート）、３６はコントロールゲート（制
御ゲート）、３７は層間絶縁膜である。
【０００８】上記ＥＴＯＸ型セルのデータ読み出し時に
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、ドレイン電圧ＶD として読み出し中間電圧（例え
ば１Ｖ）が与えられ、コントロールゲート電圧ＶCGとし
て読み出し電圧（通常、電源電圧ＶCC）が与えられる。
この時、閾値が読み出し電圧ＶCCよりも低いセル（フロ
ーティングゲートに電子が注入されていないセル）には
電流が流れ、閾値が読み出し電圧ＶCCよりも高いセル
（フローティングゲートに電子が注入されているセル）
には電流が流れないことを利用して、セルデータを読み
出す。
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、ドレイン電圧ＶD として読み出し中間電圧（例え
ば１Ｖ）が与えられ、コントロールゲート電圧ＶCGとし
て読み出し電圧（通常、電源電圧ＶCC）が与えられる。
この時、閾値が読み出し電圧ＶCCよりも低いセル（フロ
ーティングゲートに電子が注入されていないセル）には
電流が流れ、閾値が読み出し電圧ＶCCよりも高いセル
（フローティングゲートに電子が注入されているセル）
には電流が流れないことを利用して、セルデータを読み
出す。
【０００９】ところで、従来のＥＴＯＸ型セルは、電気
的に中性な状態（フローティングゲート３５が正にも負
にも帯電していない状態）での閾値が、読み出し時にコ
ントロールゲート３６に与えられる５Ｖよりも低かっ
た。
的に中性な状態（フローティングゲート３５が正にも負
にも帯電していない状態）での閾値が、読み出し時にコ
ントロールゲート３６に与えられる５Ｖよりも低かっ
た。
【００１０】また、従来のＥＴＯＸ型セルは、データの
保持特性が必ずしも良くないという現象があった。この
現象が生じる理由は、フローティングゲート３５に電子
を注入した状態で外部から陽イオンが侵入すると、フロ
ーティングゲート３５の電荷が中性化されることに起因
すると考えられる。
保持特性が必ずしも良くないという現象があった。この
現象が生じる理由は、フローティングゲート３５に電子
を注入した状態で外部から陽イオンが侵入すると、フロ
ーティングゲート３５の電荷が中性化されることに起因
すると考えられる。
【００１１】従って、従来のＥＴＯＸ型セルは、フロー
ティングゲート３５に電子が注入された状態で閾値が５
Ｖより高くても、陽イオンの侵入により閾値が徐々に下
がっていき、ついには閾値が５Ｖよりも低い状態になっ
てしまうと、データの読み出し誤りが生じてしまう。
ティングゲート３５に電子が注入された状態で閾値が５
Ｖより高くても、陽イオンの侵入により閾値が徐々に下
がっていき、ついには閾値が５Ｖよりも低い状態になっ
てしまうと、データの読み出し誤りが生じてしまう。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＥＴＯＸ型セルを用いたＥＥＰＲＯＭは、セルのフロー
ティングゲートに電子を注入した状態でのデータの保持
特性が必ずしも良くなく、電気的に中性な状態でのセル
の閾値が読み出し時にコントロールゲートに与えられる
電圧よりも低かったので、外部からの陽イオンの侵入な
どによりデータの読み出し誤りが生じてしまうおそれが
あった。
ＥＴＯＸ型セルを用いたＥＥＰＲＯＭは、セルのフロー
ティングゲートに電子を注入した状態でのデータの保持
特性が必ずしも良くなく、電気的に中性な状態でのセル
の閾値が読み出し時にコントロールゲートに与えられる
電圧よりも低かったので、外部からの陽イオンの侵入な
どによりデータの読み出し誤りが生じてしまうおそれが
あった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、フローティングゲートに電子を注入した状態
でのデータの保持特性が優れ、電気的に中性な状態での
セルの閾値が読み出し時にコントロールゲートに与えら
れる電圧よりも高いＥＥＰＲＯＭセルを用いることによ
り、外部からの陽イオンの侵入などによりデータの読み
出し誤りが生じることを防止し得る不揮発性半導体記憶
装置を提供することを目的とする。
たもので、フローティングゲートに電子を注入した状態
でのデータの保持特性が優れ、電気的に中性な状態での
セルの閾値が読み出し時にコントロールゲートに与えら
れる電圧よりも高いＥＥＰＲＯＭセルを用いることによ
り、外部からの陽イオンの侵入などによりデータの読み
出し誤りが生じることを防止し得る不揮発性半導体記憶
装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、積層ゲート構造を有するメモリセルトラン
ジスタ群が行列状に配列されたメモリセルアレイと、こ
のメモリセルアレイの同一行のメモリセルトランジスタ
のコントロールゲートに共通接続されたワード線群と、
上記メモリセルアレイの同一列のメモリセルトランジス
タのドレインに選択ゲートを介することなく共通接続さ
れたビット線群と、前記ワード線群を選択的に駆動する
ためのローデコーダ回路と、前記ビット線群を選択制御
するためのカラムデコーダ回路とを具備し、前記ローデ
コーダ回路は、読み出しモード時に選択したワード線に
対して、前記メモリセルトランジスタのフローティング
ゲートに電荷が蓄えられていない状態ではそのコントロ
ールゲートからみたチャネルの反転電圧よりも低く、前
記メモリセルトランジスタの消去状態ではそのコントロ
ールゲートからみたチャネルの反転電圧よりも高い電圧
を印加することを特徴とする。
記憶装置は、積層ゲート構造を有するメモリセルトラン
ジスタ群が行列状に配列されたメモリセルアレイと、こ
のメモリセルアレイの同一行のメモリセルトランジスタ
のコントロールゲートに共通接続されたワード線群と、
上記メモリセルアレイの同一列のメモリセルトランジス
タのドレインに選択ゲートを介することなく共通接続さ
れたビット線群と、前記ワード線群を選択的に駆動する
ためのローデコーダ回路と、前記ビット線群を選択制御
するためのカラムデコーダ回路とを具備し、前記ローデ
コーダ回路は、読み出しモード時に選択したワード線に
対して、前記メモリセルトランジスタのフローティング
ゲートに電荷が蓄えられていない状態ではそのコントロ
ールゲートからみたチャネルの反転電圧よりも低く、前
記メモリセルトランジスタの消去状態ではそのコントロ
ールゲートからみたチャネルの反転電圧よりも高い電圧
を印加することを特徴とする。
【００１５】
【作用】フローティングゲートに電子を注入した状態で
のデータの保持特性が優れ、電気的に中性な状態での閾
値が読み出し時にコントロールゲートに与えられる電圧
よりも高い特性を有するＥＥＰＲＯＭセルが使用されて
いるので、外部からの陽イオンの侵入などによりデータ
の読み出し誤りが生じることを防止することが可能にな
る。
のデータの保持特性が優れ、電気的に中性な状態での閾
値が読み出し時にコントロールゲートに与えられる電圧
よりも高い特性を有するＥＥＰＲＯＭセルが使用されて
いるので、外部からの陽イオンの侵入などによりデータ
の読み出し誤りが生じることを防止することが可能にな
る。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＥＥＰ
ＲＯＭを概略的に示すブロック回路図である。
に説明する。図１は、本発明の第１実施例に係るＥＥＰ
ＲＯＭを概略的に示すブロック回路図である。
【００１７】ここで、１はメモリセルアレイ、２はロウ
デコーダ回路、３はカラムデコーダ回路、４はソースデ
コーダ回路、５はモード切換回路、６はモード設定信号
発生回路、７は読み出し用中間電位発生回路である。
デコーダ回路、３はカラムデコーダ回路、４はソースデ
コーダ回路、５はモード切換回路、６はモード設定信号
発生回路、７は読み出し用中間電位発生回路である。
【００１８】図２は、メモリセルアレイ１の一部を示し
ている。１１は積層ゲート構造を有するメモリセル（例
えばＥＴＯＸ型セル）であり、行列状に配列されてい
る。１２は上記メモリセルアレイ１の同一行に配置され
た複数個のメモリセル１１のコントロールゲートが共通
に接続されたワード線である。１３は上記メモリセルア
レイ１の同一列に配置された複数個のメモリセル１１の
ドレインが選択ゲートを介することなく共通に接続され
たビット線であり、前記ワード線１２と交差する方向に
配置されている。１４は上記メモリセルアレイ１の同一
行に配置された複数個のメモリセル１１のソースが共通
に接続されたソース線である。
ている。１１は積層ゲート構造を有するメモリセル（例
えばＥＴＯＸ型セル）であり、行列状に配列されてい
る。１２は上記メモリセルアレイ１の同一行に配置され
た複数個のメモリセル１１のコントロールゲートが共通
に接続されたワード線である。１３は上記メモリセルア
レイ１の同一列に配置された複数個のメモリセル１１の
ドレインが選択ゲートを介することなく共通に接続され
たビット線であり、前記ワード線１２と交差する方向に
配置されている。１４は上記メモリセルアレイ１の同一
行に配置された複数個のメモリセル１１のソースが共通
に接続されたソース線である。
【００１９】なお、図１のＥＥＰＲＯＭは、複数ビット
構成（複数ビット並列にデータの読み出し／書込みが行
われる構成）を想定しており、前記メモリセル１１はビ
ット線単位でその並列ビット数分に分割されており、各
分割された領域では複数のビット線１３が列選択用のト
ランジスタ１５…を介してセンスアンプ（図示せず）に
共通に接続されている。図３は、図２中のＥＴＯＸ型セ
ルの断面構造の一例を示している。
構成（複数ビット並列にデータの読み出し／書込みが行
われる構成）を想定しており、前記メモリセル１１はビ
ット線単位でその並列ビット数分に分割されており、各
分割された領域では複数のビット線１３が列選択用のト
ランジスタ１５…を介してセンスアンプ（図示せず）に
共通に接続されている。図３は、図２中のＥＴＯＸ型セ
ルの断面構造の一例を示している。
【００２０】ここで、３０は第１導電型の半導体基板
（例えばｐ型Ｓｉ基板）である。３１および３２は、上
記半導体基板３０の表面に選択的に設けられ、半導体基
板とは逆の第２導電型（例えばヒ素あるいはリンがドー
プされたｎ型）の第１不純物領域（ソース）および第２
不純物領域（ドレイン）である。３３は上記半導体基板
表面のソース・ドレイン間のチャネル領域である。３４
は上記半導体基板表面上に形成された約１０ｎｍのＳｉ
Ｏ 2膜（トンネル絶縁膜）である。３５は上記半導体基
板のチャネル３３領域上および前記第１不純物領域（ソ
ース）３１の一端部上に前記トンネル絶縁膜３４を介し
て設けられたフローティングゲート（浮遊ゲート）であ
り、約１００ｎｍの酸化膜が用いられている。３７は上
記フローティングゲート３５上に設けられた例えば多結
晶シリコンの熱酸化膜／ＣＶＤシリコン窒化膜／熱酸化
膜からなる層間絶縁膜である。３６は前記フローティン
グゲート３５上に上記層間絶縁膜３７を介して設けられ
たコントロールゲート（制御ゲート）であり、約４００
ｎｍの例えばリンドープ多結晶シリコンが用いられてい
る。このように、フローティングゲート３５とコントロ
ールゲート３６とは、積層ゲート構造を有する。ここ
で、上記ＥＴＯＸ型セルの各動作モードにおける各部の
電圧関係の一例と動作原理について説明しておく。
（例えばｐ型Ｓｉ基板）である。３１および３２は、上
記半導体基板３０の表面に選択的に設けられ、半導体基
板とは逆の第２導電型（例えばヒ素あるいはリンがドー
プされたｎ型）の第１不純物領域（ソース）および第２
不純物領域（ドレイン）である。３３は上記半導体基板
表面のソース・ドレイン間のチャネル領域である。３４
は上記半導体基板表面上に形成された約１０ｎｍのＳｉ
Ｏ 2膜（トンネル絶縁膜）である。３５は上記半導体基
板のチャネル３３領域上および前記第１不純物領域（ソ
ース）３１の一端部上に前記トンネル絶縁膜３４を介し
て設けられたフローティングゲート（浮遊ゲート）であ
り、約１００ｎｍの酸化膜が用いられている。３７は上
記フローティングゲート３５上に設けられた例えば多結
晶シリコンの熱酸化膜／ＣＶＤシリコン窒化膜／熱酸化
膜からなる層間絶縁膜である。３６は前記フローティン
グゲート３５上に上記層間絶縁膜３７を介して設けられ
たコントロールゲート（制御ゲート）であり、約４００
ｎｍの例えばリンドープ多結晶シリコンが用いられてい
る。このように、フローティングゲート３５とコントロ
ールゲート３６とは、積層ゲート構造を有する。ここ
で、上記ＥＴＯＸ型セルの各動作モードにおける各部の
電圧関係の一例と動作原理について説明しておく。
【００２１】（１）データ書込み（プログラム）時に
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、基板３０に低電圧（例えば０Ｖ）が与えられ、コ
ントロールゲート電圧ＶCGとして高電圧の書込み電圧Ｖ
PPが与えられ、ドレイン電圧ＶD として高電圧が与えら
れる。すると、ドレイン・ソース間にオン電流が流れ、
ドレイン近傍でホット・エレクトロンおよびホット・ホ
ールの対が発生する。そして、ホールは基板電流として
基板３０に流れるが、ホット・エレクトロンがフローテ
ィングゲート３５に注入されることにより、トランジス
タのコントロールゲート３６からみた閾値が上昇し、書
込みが完了する。
は、ソース電圧ＶS として低電圧（例えば０Ｖ）が与え
られ、基板３０に低電圧（例えば０Ｖ）が与えられ、コ
ントロールゲート電圧ＶCGとして高電圧の書込み電圧Ｖ
PPが与えられ、ドレイン電圧ＶD として高電圧が与えら
れる。すると、ドレイン・ソース間にオン電流が流れ、
ドレイン近傍でホット・エレクトロンおよびホット・ホ
ールの対が発生する。そして、ホールは基板電流として
基板３０に流れるが、ホット・エレクトロンがフローテ
ィングゲート３５に注入されることにより、トランジス
タのコントロールゲート３６からみた閾値が上昇し、書
込みが完了する。
【００２２】（２）データ消去時には、ソース３１に高
電圧ＶPP、コントロールゲート３６に低電圧（例えば０
Ｖ）がそれぞれ与えられ、ドレイン３２が例えばフロー
ティング状態に設定される。この時、コントロールゲー
ト３６・フローティングゲート３５間の容量とフローテ
ィングゲート３５・ソース３１間の容量との容量比およ
びソース電圧ＶS に応じてフローティングゲート電位Ｖ
FGが設定され、ソース３１とフローティングゲート３５
との間のトンネル絶縁膜３４にフゥラー・ノルトハイム
（Fowler−Nordheim）トンネル電流が流れることにより
フローティングゲート３５からエレクトロンが抜かれ、
消去が完了する（閾値が書込み前の状態になる）。
電圧ＶPP、コントロールゲート３６に低電圧（例えば０
Ｖ）がそれぞれ与えられ、ドレイン３２が例えばフロー
ティング状態に設定される。この時、コントロールゲー
ト３６・フローティングゲート３５間の容量とフローテ
ィングゲート３５・ソース３１間の容量との容量比およ
びソース電圧ＶS に応じてフローティングゲート電位Ｖ
FGが設定され、ソース３１とフローティングゲート３５
との間のトンネル絶縁膜３４にフゥラー・ノルトハイム
（Fowler−Nordheim）トンネル電流が流れることにより
フローティングゲート３５からエレクトロンが抜かれ、
消去が完了する（閾値が書込み前の状態になる）。
【００２３】（３）データ読み出し時には、ソース電圧
ＶS として低電圧（例えば０Ｖ）が与えられ、ドレイン
電圧ＶD として読み出し中間電圧（例えば１Ｖ）が与え
られ、コントロールゲート電圧ＶCGとして読み出し電圧
（通常、電源電圧ＶCC）が与えられる。この時、閾値が
読み出し電圧ＶCCよりも低いセル（フローティングゲー
トに電子が注入されていないセル）には電流が流れ、閾
値が読み出し電圧ＶCCよりも高いセル（フローティング
ゲートに電子が注入されているセル）には電流が流れな
いことを利用して、セルデータを読み出す。
ＶS として低電圧（例えば０Ｖ）が与えられ、ドレイン
電圧ＶD として読み出し中間電圧（例えば１Ｖ）が与え
られ、コントロールゲート電圧ＶCGとして読み出し電圧
（通常、電源電圧ＶCC）が与えられる。この時、閾値が
読み出し電圧ＶCCよりも低いセル（フローティングゲー
トに電子が注入されていないセル）には電流が流れ、閾
値が読み出し電圧ＶCCよりも高いセル（フローティング
ゲートに電子が注入されているセル）には電流が流れな
いことを利用して、セルデータを読み出す。
【００２４】図１中のロウデコーダ回路２は、前記ワー
ド線１２群を選択的に駆動するためのものであり、カラ
ムデコーダ回路３は、前記ビット線１３群を選択制御す
るためのものであり、ソースデコーダ回路４は、前記ソ
ース線１４群の電位を制御するためのものである。
ド線１２群を選択的に駆動するためのものであり、カラ
ムデコーダ回路３は、前記ビット線１３群を選択制御す
るためのものであり、ソースデコーダ回路４は、前記ソ
ース線１４群の電位を制御するためのものである。
【００２５】上記実施例のＥＥＰＲＯＭにおいて、書込
みモード時には、前述した動作原理にしたがって、選択
されたメモリセルを含む列（選択列）のビット線１３に
高電圧が与えられると共に選択されたメモリセルを含む
行（選択行）のワード線１２に書込み電圧ＶPPが与えら
れ、選択されたメモリセルのソースには低電圧（例えば
０Ｖ）が与えられる（あるいは、フローティング状態に
設定する）ことにより、選択されたメモリセルに対して
データの書込みを行う。
みモード時には、前述した動作原理にしたがって、選択
されたメモリセルを含む列（選択列）のビット線１３に
高電圧が与えられると共に選択されたメモリセルを含む
行（選択行）のワード線１２に書込み電圧ＶPPが与えら
れ、選択されたメモリセルのソースには低電圧（例えば
０Ｖ）が与えられる（あるいは、フローティング状態に
設定する）ことにより、選択されたメモリセルに対して
データの書込みを行う。
【００２６】フラッシュ消去モード時には、前述した動
作原理にしたがって、全てのワード線１２が接地され、
全ての列選択用のトランジスタ１６がオフ状態に制御さ
れて全てのビット線１３がフローティング状態になり、
全てのソースに高電圧ＶPPが与えられることにより、全
てのメモリセルに対してデータの消去を行う。
作原理にしたがって、全てのワード線１２が接地され、
全ての列選択用のトランジスタ１６がオフ状態に制御さ
れて全てのビット線１３がフローティング状態になり、
全てのソースに高電圧ＶPPが与えられることにより、全
てのメモリセルに対してデータの消去を行う。
【００２７】読み出しモード時には、前述した動作原理
にしたがって、選択行のワード線１２に読み出し電圧
（本例では５Ｖの電源電圧ＶCC）が与えられ、選択列の
ビット線１３に読み出し中間電圧（例えば１Ｖ）が与え
られる。
にしたがって、選択行のワード線１２に読み出し電圧
（本例では５Ｖの電源電圧ＶCC）が与えられ、選択列の
ビット線１３に読み出し中間電圧（例えば１Ｖ）が与え
られる。
【００２８】この場合、本実施例においては、前記ロー
デコーダ回路２は、読み出しモード時に、選択したワー
ド線１２に対して、前記ＥＴＯＸ型セル１１のフローテ
ィングゲート３５に電荷が蓄えられていない状態におい
てそのコントロールゲート３６からみたチャネルの反転
電圧（閾値）よりも低い電圧（本例では５Ｖ）を印加す
ることを特徴とする。
デコーダ回路２は、読み出しモード時に、選択したワー
ド線１２に対して、前記ＥＴＯＸ型セル１１のフローテ
ィングゲート３５に電荷が蓄えられていない状態におい
てそのコントロールゲート３６からみたチャネルの反転
電圧（閾値）よりも低い電圧（本例では５Ｖ）を印加す
ることを特徴とする。
【００２９】換言すれば、本実施例で用いられているＥ
ＴＯＸ型セル１１は、そのドレイン３２が選択ゲートを
介することなくビット線１３に接続されており、そのフ
ローティングゲート３５に電荷が蓄えられていない中性
状態においてそのコントロールゲート３６からみたチャ
ネルの反転電圧（セルの閾値）が、上記コントロールゲ
ート３６に読み出しモード時に印加される電圧（本例で
は５Ｖ）よりも高くなるように設定されていることを特
徴とする。（なお、従来のＥＴＯＸ型セルは、フローテ
ィングゲート３５に電荷が蓄えられていない中性状態に
おいて閾値が５Ｖ以下である）。
ＴＯＸ型セル１１は、そのドレイン３２が選択ゲートを
介することなくビット線１３に接続されており、そのフ
ローティングゲート３５に電荷が蓄えられていない中性
状態においてそのコントロールゲート３６からみたチャ
ネルの反転電圧（セルの閾値）が、上記コントロールゲ
ート３６に読み出しモード時に印加される電圧（本例で
は５Ｖ）よりも高くなるように設定されていることを特
徴とする。（なお、従来のＥＴＯＸ型セルは、フローテ
ィングゲート３５に電荷が蓄えられていない中性状態に
おいて閾値が５Ｖ以下である）。
【００３０】上記したようにＥＴＯＸ型セルのフローテ
ィングゲートに電荷が蓄えられていない中性状態におい
て閾値が５Ｖより高くなるように実現するための手段と
して、例えば以下の様な方法が考えられる、
ィングゲートに電荷が蓄えられていない中性状態におい
て閾値が５Ｖより高くなるように実現するための手段と
して、例えば以下の様な方法が考えられる、
【００３１】（１）図３に示したような構造を有するＥ
ＴＯＸ型セルのチャネル領域３３の表面への不純物（例
えばボロン）のインプラ・ドーズ量を従来よりも多量
（例えば５×１０14／ｃｍ 2以上）とする。
ＴＯＸ型セルのチャネル領域３３の表面への不純物（例
えばボロン）のインプラ・ドーズ量を従来よりも多量
（例えば５×１０14／ｃｍ 2以上）とする。
【００３２】（２）図４に示すように、セルトランジス
タ４０がＰウェル４１中に設けられている構造を有する
場合には、Ｐウェル４１の不純物（例えばボロン）濃度
を上げる。
タ４０がＰウェル４１中に設けられている構造を有する
場合には、Ｐウェル４１の不純物（例えばボロン）濃度
を上げる。
【００３３】（３）図５に示すように、セルトランジス
タのソース３１あるいはドレイン３２の周りをｐ型不純
物（例えばボロン）領域５１、５２で覆うような構造を
有する場合には、上記不純物領域５１、５２の濃度を高
く（例えば３×１０14／ｃｍ 3以上とする。
タのソース３１あるいはドレイン３２の周りをｐ型不純
物（例えばボロン）領域５１、５２で覆うような構造を
有する場合には、上記不純物領域５１、５２の濃度を高
く（例えば３×１０14／ｃｍ 3以上とする。
【００３４】（４）図３に示したような構造を有するＥ
ＴＯＸ型セルのフローティングゲート３５とコントロー
ルゲート３６との間の静電容量を減らす。具体的には、
両ゲートのカップリング面積を小さくしたり、層間絶縁
膜３７を厚くする。 （５）図３に示したような構造を有するＥＴＯＸ型セル
のトンネル絶縁膜３４を厚くする。 これらのいずれの方法を採用するかは問わず、結果的
に、フローティングゲート３５の電荷が中性状態におい
てセルの閾値が５Ｖより高くなればよい。
ＴＯＸ型セルのフローティングゲート３５とコントロー
ルゲート３６との間の静電容量を減らす。具体的には、
両ゲートのカップリング面積を小さくしたり、層間絶縁
膜３７を厚くする。 （５）図３に示したような構造を有するＥＴＯＸ型セル
のトンネル絶縁膜３４を厚くする。 これらのいずれの方法を採用するかは問わず、結果的
に、フローティングゲート３５の電荷が中性状態におい
てセルの閾値が５Ｖより高くなればよい。
【００３５】図６は、ＥＴＯＸ型セルを３００℃で放置
した場合のデータ保持特性の一例を示している。ここ
で、実線は、上記したようにフローティングゲートの電
荷が中性状態において閾値が５Ｖより高くなるように設
定された本実施例のＥＴＯＸ型セルの特性を示してい
る。また、点線は、比較のために従来のＥＴＯＸ型セル
の特性を示した。
した場合のデータ保持特性の一例を示している。ここ
で、実線は、上記したようにフローティングゲートの電
荷が中性状態において閾値が５Ｖより高くなるように設
定された本実施例のＥＴＯＸ型セルの特性を示してい
る。また、点線は、比較のために従来のＥＴＯＸ型セル
の特性を示した。
【００３６】図６から分かるように、従来のＥＴＯＸ型
セルは、フローティングゲートに電子が注入された直後
においてセルの閾値が７Ｖであった場合でも、陽イオン
の侵入により、時間の経過と共に急速に閾値が５Ｖ以下
に下がってしまう。
セルは、フローティングゲートに電子が注入された直後
においてセルの閾値が７Ｖであった場合でも、陽イオン
の侵入により、時間の経過と共に急速に閾値が５Ｖ以下
に下がってしまう。
【００３７】これに対して、本実施例のＥＴＯＸ型セル
は、陽イオンの侵入によりフローティングゲートが完全
に中性化しても、閾値は５Ｖより高く保持されているの
で、データの読み出し誤りが生じることはない。
は、陽イオンの侵入によりフローティングゲートが完全
に中性化しても、閾値は５Ｖより高く保持されているの
で、データの読み出し誤りが生じることはない。
【００３８】なお、外部からの陰イオンの侵入は比較的
少ないので、本実施例のＥＴＯＸ型セルの消去直後の閾
値が２Ｖである場合でも、データの読み出し誤りが生じ
るほどに閾値が変動するおそれはなく、非常に信頼性の
高いセルが得られる。
少ないので、本実施例のＥＴＯＸ型セルの消去直後の閾
値が２Ｖである場合でも、データの読み出し誤りが生じ
るほどに閾値が変動するおそれはなく、非常に信頼性の
高いセルが得られる。
【００３９】また、公知となっている１６Ｍビットを対
象としたＥＴＯＸ型セルの構造では、フローティングゲ
ートに電荷がない場合に、コントロールゲートからみた
チャネルの閾値Ｖthcgとフローティングゲートからみた
チャネルの閾値Ｖthfgの関係は、Ｖthfg＝ Ｋ×Ｖthcg
のようになる。ここで、Ｋはカップリング比と呼ば
れ、一般に０．６〜０．４となり、今後もこの値は維持
されて開発が進むと思われる。
象としたＥＴＯＸ型セルの構造では、フローティングゲ
ートに電荷がない場合に、コントロールゲートからみた
チャネルの閾値Ｖthcgとフローティングゲートからみた
チャネルの閾値Ｖthfgの関係は、Ｖthfg＝ Ｋ×Ｖthcg
のようになる。ここで、Ｋはカップリング比と呼ば
れ、一般に０．６〜０．４となり、今後もこの値は維持
されて開発が進むと思われる。
【００４０】従って、Ｖthcgを５Ｖより高く設定するた
めには、Ｖthfgを３．０Ｖ以上にすればよい。この場
合、前記トンネル絶縁膜の膜厚は今後も約１０ｎｍであ
るとすれば、前記チャネル領域３３のｐ型不純物（例え
ばボロン）の表面濃度を１×１０18／ｃｍ 3以上とする
ことにより実現できる。
めには、Ｖthfgを３．０Ｖ以上にすればよい。この場
合、前記トンネル絶縁膜の膜厚は今後も約１０ｎｍであ
るとすれば、前記チャネル領域３３のｐ型不純物（例え
ばボロン）の表面濃度を１×１０18／ｃｍ 3以上とする
ことにより実現できる。
【００４１】なお、上記実施例では、読み出し時のＥＴ
ＯＸ型セルのコントロールゲート電圧ＶCGを５Ｖと仮定
しているが、必ずしも５Ｖである必要はない。５Ｖより
低い読み出し電圧ＶCCで読み出す場合は、セルの中性状
態の閾値がＶCC以上であれば、上記実施例と同様の効果
が得られる言うまでもない。
ＯＸ型セルのコントロールゲート電圧ＶCGを５Ｖと仮定
しているが、必ずしも５Ｖである必要はない。５Ｖより
低い読み出し電圧ＶCCで読み出す場合は、セルの中性状
態の閾値がＶCC以上であれば、上記実施例と同様の効果
が得られる言うまでもない。
【００４２】また、上記実施例では、メモリセルとして
ＥＴＯＸ型セルを用いたが、必ずしもその必要はなく、
読み出し時に対象となっているセル以外のセルの電流を
カット・オフするための選択ゲートを持たない構造であ
れば、本発明を適用して効果的である。
ＥＴＯＸ型セルを用いたが、必ずしもその必要はなく、
読み出し時に対象となっているセル以外のセルの電流を
カット・オフするための選択ゲートを持たない構造であ
れば、本発明を適用して効果的である。
【００４３】
【発明の効果】上述したように本発明によれば、フロー
ティングゲートに電子を注入した状態でのデータの保持
特性が優れたＥＥＰＲＯＭセルを用いることにより、外
部からの陽イオンの侵入などによりデータの読み出し誤
りが生じることを防止し得る不揮発性半導体記憶装置を
実現することができる。
ティングゲートに電子を注入した状態でのデータの保持
特性が優れたＥＥＰＲＯＭセルを用いることにより、外
部からの陽イオンの侵入などによりデータの読み出し誤
りが生じることを防止し得る不揮発性半導体記憶装置を
実現することができる。
【図１】本発明の一実施例に係るＥＥＰＲＯＭを概略的
に示すブロック図。
に示すブロック図。
【図２】図１中のメモリセルアレイの一部を示す回路
図。
図。
【図３】図２中のＥＴＯＸ型セルの構造の一例を示す断
面図。
面図。
【図４】図２中のＥＴＯＸ型セルの構造の他の例を示す
断面図。
断面図。
【図５】図２中のＥＴＯＸ型セルの構造のさらに他の例
を示す断面図。
を示す断面図。
【図６】図２中のＥＴＯＸ型セルのデータ保持特性の一
例を示す図。
例を示す図。
１…メモリセルアレイ、２…ロウデコーダ回路、３…カ
ラムデコーダ回路、４…ソースデコーダ回路、５…モー
ド切換回路、６…モード設定信号発生回路、７…読み出
し用中間電位発生回路、１１…メモリセル（例えばＥＴ
ＯＸ型セル）、１２…ワード線、１３…ビット線、１４
…ソース線、１５…列選択用トランジスタ、３０…半導
体基板、３１…第１不純物領域（ソース）、３２…第２
不純物領域（ドレイン）、３３…チャネル領域、３４…
トンネル絶縁膜、３５…フローティングゲート（浮遊ゲ
ート）、３６…コントロールゲート（制御ゲート）、３
７…層間絶縁膜。
ラムデコーダ回路、４…ソースデコーダ回路、５…モー
ド切換回路、６…モード設定信号発生回路、７…読み出
し用中間電位発生回路、１１…メモリセル（例えばＥＴ
ＯＸ型セル）、１２…ワード線、１３…ビット線、１４
…ソース線、１５…列選択用トランジスタ、３０…半導
体基板、３１…第１不純物領域（ソース）、３２…第２
不純物領域（ドレイン）、３３…チャネル領域、３４…
トンネル絶縁膜、３５…フローティングゲート（浮遊ゲ
ート）、３６…コントロールゲート（制御ゲート）、３
７…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 積層ゲート構造を有するメモリセルトラ
ンジスタ群が行列状に配列されたメモリセルアレイと、 このメモリセルアレイの同一行のメモリセルトランジス
タのコントロールゲートに共通接続されたワード線群
と、 上記メモリセルアレイの同一列のメモリセルトランジス
タのドレインに選択ゲートを介することなく共通接続さ
れたビット線群と、 前記ワード線群を選択的に駆動するためのローデコーダ
回路と、 前記ビット線群を選択制御するためのカラムデコーダ回
路とを具備し、 前記ローデコーダ回路は、読み出しモード時に選択した
ワード線に対して、前記メモリセルトランジスタのフロ
ーティングゲートに電荷が蓄えられていない状態ではそ
のコントロールゲートからみたチャネルの反転電圧より
も低く、前記メモリセルトランジスタの消去状態ではそ
のコントロールゲートからみたチャネルの反転電圧より
も高い電圧を印加することを特徴とする不揮発性記憶装
置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記メモリセルトランジスタは、 半導体基板と、 この半導体基板の表面に設けられ、前記半導体基板とは
逆導電型のドレイン領域用の第１不純物領域およびソー
ス領域用の第２不純物領域と、 前記半導体基板上の上記両不純物領域間のチャネル領域
上にゲート絶縁膜を介して設けられたフローティングゲ
ートと、 上記フローティングゲート上に層間絶縁膜を介して設け
られたコントロールゲートとを備え、前記メモリセルトランジスタのドレインは、 選択ゲート
を介することなくビット線に接続されており、フローテ
ィングゲートに電荷が蓄えられていない状態においてコ
ントロールゲートからみたチャネルの反転電圧が、上記
コントロールゲートに読み出しモード時に印加される電
圧よりも高く設定されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、 前記メモリセルトランジスタは、トンネル・オキサイド
型セルであることを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置において、 前記メモリセルトランジスタのチャネル領域の少なくと
も一部の領域における前記半導体基板と同導電型の不純
物の濃度が１×１０18／ｃｍ 3以上であることを特徴と
する不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948592A JP2904649B2 (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置 |
| KR1019930010838A KR960010959B1 (ko) | 1992-06-18 | 1993-06-15 | 불휘발성 반도체 기억장치 |
| US08/077,719 US5349553A (en) | 1992-06-18 | 1993-06-17 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15948592A JP2904649B2 (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065873A JPH065873A (ja) | 1994-01-14 |
| JP2904649B2 true JP2904649B2 (ja) | 1999-06-14 |
Family
ID=15694803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15948592A Expired - Fee Related JP2904649B2 (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5349553A (ja) |
| JP (1) | JP2904649B2 (ja) |
| KR (1) | KR960010959B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| US5541876A (en) * | 1994-06-01 | 1996-07-30 | United Microelectronics Corporation | Memory cell fabricated by floating gate structure |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
| JP5755096B2 (ja) * | 2011-09-29 | 2015-07-29 | シチズンホールディングス株式会社 | 不揮発性半導体記憶装置及びその製造方法とデータ書き換え方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136533A (en) * | 1988-07-08 | 1992-08-04 | Eliyahou Harari | Sidewall capacitor DRAM cell |
-
1992
- 1992-06-18 JP JP15948592A patent/JP2904649B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-15 KR KR1019930010838A patent/KR960010959B1/ko not_active IP Right Cessation
- 1993-06-17 US US08/077,719 patent/US5349553A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5349553A (en) | 1994-09-20 |
| KR960010959B1 (ko) | 1996-08-14 |
| KR940001170A (ko) | 1994-01-10 |
| JPH065873A (ja) | 1994-01-14 |
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Legal Events
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