JP2003204000A

JP2003204000A - 不揮発性半導体メモリ装置および電荷注入方法

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Publication number: JP2003204000A
Application number: JP2002003242A
Authority: JP
Inventors: Ichiro Fujiwara; 一郎藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2003-07-18
Anticipated expiration: 2022-01-10
Also published as: JP4329293B2

Abstract

(57)【要約】【課題】微細化されたＦＧ型ＮＡＮＤメモリセルアレ
イでは、近接セル間で電位干渉が生じ、動作が不安定に
なり、場合によっては誤動作する。【解決手段】メモリトランジスタ（Ｍ１１ａ等）のチ
ャネルが形成される第１導電型半導体（ＰウェルＷ）と
ゲート電極（ワード線ＷＬ１１等）との間に積層され、
平面的に離散化された電荷蓄積手段（キャリアトラッ
プ）を内部に含む複数の誘電体膜からなる積層膜ＭＧＤ
が形成されている。その書き込み又は消去時に、選択さ
れたメモリトランジスタの電荷蓄積手段に、バンド間ト
ンネリングに起因して発生したホールがソース線側とビ
ット線側の双方の不純物領域Ｓ／Ｄから注入されるよう
に、ビット線ＢＬａ、ソース線ＳＬ、ワード線（ＷＬ１
１等）およびセレクトトランジスタＳＧ１１，ＳＧ１２
のゲートの各電位を制御するバイアス供給回路（不図
示）を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＮＡＮＤ
型のメモリセルアレイを有し、当該メモリセルアレイを
構成するメモリトランジスタのチャネルが形成される半
導体とゲート電極との間に、内部に平面的に離散化され
た電荷蓄積手段を有する積層膜が形成された不揮発性半
導体メモリ装置と、その電荷注入方法とに関する。

【０００２】

【従来の技術】現在、フローティングゲートを有する一
括消去型の不揮発性半導体メモリ（フラッシュメモリ）
では、多くの種類のメモリセル方式が提案されている
が、その中でセルサイズが小さく大容量化が可能なセル
方式として、ＮＡＮＤ型が知られている。ＮＡＮＤ型フ
ラッシュメモリは、複数のメモリトランジスタを直列接
続してＮＡＮＤ列と称されるメモリブロックを構成す
る。また、たとえば列方向に隣接する２個のＮＡＮＤ列
で１個のビットコンタクトおよびソース線を共有するこ
とにより、１ビットあたりの実効的なセル面積の縮小を
可能としている。

【０００３】一般的なＮＡＮＤ型フラッシュメモリにお
いて、その消去動作時に、選択ＮＡＮＤ列の全ワード線
に０Ｖ、非選択ＮＡＮＤ列の全ワード線および基板に高
電圧（例えば、２０Ｖ）を印加する。その結果、選択Ｎ
ＡＮＤ列のメモリトランジスタのみ、フローティングゲ
ートから基板に電子がＦＮトンネリングにより引き抜か
れて、メモリトランジスタの閾値電圧は負方向にシフト
して、例えば−３Ｖ程度になる。

【０００４】一方、データのプログラム動作は、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で行われ、選択するワード線に高電圧
（例えば、１８Ｖ）を、プログラム（“１”データを記
憶）すべきメモリトランジスタが接続されたビット線に
０Ｖ、プログラムを禁止（“０”データを保持）すべき
メモリトランジスタが接続されたビット線に中間電位
（例えば、９Ｖ）を印加する。その結果、プログラムす
べき選択メモリトランジスタのみ、フローティングゲー
ト中に電子がＦＮトンネリングにより注入されて、選択
メモリトランジスタの閾値電圧は正方向にシフトして、
例えば２Ｖ程度になる。

【０００５】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去の何れもＦＮ（Fo
wler Nordheim）トンネル電流により行うため、動作電
流をチップ内昇圧回路から供給することが比較的に容易
であり、単一電源で動作させ易いといった利点がある。
また、ページ単位で、つまり選択するワード線に接続さ
れたメモリトランジスタ一括にデータプログラムが行わ
れるため、当然の結果として、プログラム速度の点で優
位である。

【０００６】

【発明が解決しようとする課題】近年の画像情報の記録
等の用途にフラッシュメモリの大容量化が求められ、そ
の素子の微細化が進展している。現在、フラッシュメモ
リのプロセスルールが１５０ｎｍ程度まで縮小され、５
１２ＭＢのメモリ容量がすでに実用化され、さらに微細
化および大容量化の検討が行われている。フラッシュメ
モリの大容量化は、素子の微細化に加え、蓄積電荷量を
細かく制御して１つのセルに２ビット以上を記憶させる
多値化により推進されている。

【０００７】ところが、隣接するメモリトランジスタ間
で電荷蓄積層であるフローティングゲートＦＧの距離、
またフローティングゲートＦＧとワード線との距離がさ
らに短くなってきた。

【０００８】図１２に、大容量フラッシュメモリにおい
て、メモリトランジスタのゲート長が１３０ｎｍ以下に
微細化されたＦＧ型ＮＡＮＤメモリセルアレイの斜視図
を示す。この図に示すように、微細化の進展により、隣
接するフローティングＦＧ間、あるいはフローティング
ゲートＦＧとワード線の電位が容量結合により干渉し、
フローティングゲートＦＧの電位が変動するという問題
が顕在化している。とくに、フローティングゲートＦＧ
とワード線との容量結合により、１０数Ｖから２０Ｖと
大きな電圧のパルスが印加される選択ワード線に隣接し
た非選択セルのフローティングゲート電位が上昇し、こ
のセルにも弱い書き込みがされるといった問題が生じ
る。この電位干渉は、閾値の許容分布幅が小さい多値の
微細化ＮＡＮＤメモリの誤書き込みを引き起こすため、
特に大きな問題である。

【０００９】本発明の目的は、上述した微細化されたＦ
Ｇ型ＮＡＮＤメモリセルアレイにおける電位干渉の問題
を解決することである。そして、本発明は、この電位干
渉の問題を解消したＮＡＮＤ型の不揮発性半導体メモリ
装置に好適な電荷注入方法（書き込み又は消去方法）
と、その実施のための構成を有した不揮発性半導体メモ
リ装置を提供する。

【００１０】

【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体メモリ装置は、ビット線とソース線と
の間にそれぞれセレクトトランジスタを介して複数のメ
モリトランジスタが直列接続されてなるメモリブロック
をマトリックス状に複数配置させてメモリアレイが構成
され、メモリセルアレイ内で行方向の複数のメモリトラ
ンジスタのゲート電極がワード線により共有され、メモ
リトランジスタのチャネルが形成される第１導電型半導
体のワード線間を中心とした表面領域に第２導電型半導
体からなる不純物領域が形成され、ワード線、ビット線
およびソース線から供給された電圧により電気的にデー
タのプログラムが行われる不揮発性半導体メモリ装置で
あって、第１導電型半導体とゲート電極との間に積層さ
れ、平面的に離散化された電荷蓄積手段を内部に含む複
数の誘電体膜からなる積層膜が形成され、メモリトラン
ジスタの書き込み又は消去時に、選択されたメモリトラ
ンジスタの電荷蓄積手段に、バンド間トンネリングに起
因して発生したホールがソース線側とビット線側の双方
の不純物領域から注入されるように、ビット線、ソース
線、ワード線およびセレクトトランジスタのゲートの各
電位を制御するバイアス供給回路を有している。

【００１１】好ましくは、上記メモリトランジスタのゲ
ート長が、ソース線側とビット線側の双方の上記不純物
領域からホットホールを注入したとき、ソース線側から
注入されたホットホールの保持領域とビット線側から注
入されたホットホールの保持領域との少なくとも一部が
上記積層膜内で合体するゲート長以下である。

【００１２】本発明の第２の観点に係る不揮発性半導体
メモリ装置の電荷注入方法は、ビット線とソース線との
間にそれぞれセレクトトランジスタを介して複数のメモ
リトランジスタが直列接続されてなるメモリブロックを
マトリックス状に複数配置させてメモリアレイが構成さ
れ、メモリセルアレイ内で行方向の複数のメモリトラン
ジスタのゲート電極がワード線により共有され、メモリ
トランジスタのチャネルが形成される第１導電型半導体
のワード線間を中心とした表面領域に第２導電型半導体
からなる不純物領域が形成され、ワード線、ビット線お
よびソース線から供給された電圧により電気的にデータ
のプログラムが行われる不揮発性半導体メモリ装置の電
荷注入方法であって、メモリトランジスタの書き込み又
は消去時に、ビット線、ソース線、ワード線およびセレ
クトトランジスタのゲートの各電位を制御し、選択され
たメモリトランジスタの電荷蓄積手段に、バンド間トン
ネリングに起因して発生したホールをソース線側とビッ
ト線側の双方の不純物領域から注入する。

【００１３】好ましくは、上記選択されたメモリトラン
ジスタが接続されたワード線に負電圧を印加し、その他
の非選択のワード線に、選択されたメモリトランジスタ
が属するメモリブロック内の他のメモリトランジスタが
導通する程度の正電圧を印加する。また、上記バンド間
トンネリングに起因して発生したホットホール注入によ
り書き込みを行い、内部にホールが蓄積された上記積層
膜から、チャネル全面により電子を直接トンネリングま
たはＦＮトンネリングを用いて注入して消去を行う。あ
るいは、上記積層膜に対し、チャネル全面により電子を
直接トンネリングまたはＦＮトンネリングにより注入し
て書き込みを行い、当該内部に電子が蓄積された積層膜
から、上記バンド間トンネリングに起因して発生したホ
ットホールを注入して消去を行う。

【００１４】この不揮発性半導体メモリ装置およびその
電荷注入方法によれば、ＮＡＮＤ型メモリセルアレイを
構成するメモリトランジスタの電荷蓄積手段が、ゲート
電極とチャネルが形成される第１導電型半導体との間に
積層された積層膜内で平面的に離散化されている。電荷
蓄積手段としては、酸化膜と窒化膜または酸化窒化膜と
の界面トラップまたは窒化膜等の膜内部のバルクトラッ
プを利用した、いわゆるＭＯＮＯＳ型、ＭＮＯＳ型など
がある。また、いわゆる微細結晶粒子等を電荷蓄積手段
として用いてもよい。このような離散化された電荷蓄積
手段は、単一の導電層からなる従来のフローティングゲ
ートとは異なり、近隣の他のセルの電荷蓄積手段やワー
ド線と容量結合しない。

【００１５】このように、ＮＡＮＤ型メモリセルアレイ
を離散化された電荷蓄積手段を有するメモリとランジス
タから構成させた場合、動作対象の選択セルと同じメモ
リブロック（ＮＡＮＤ列）に属する非選択セルのディス
ターブを如何に防止するかが重要となる。本発明では、
このディスターブ防止を目的として、書き込み又は消去
時の電荷注入方法をバンド間トンネル電流に起因して発
生させたホットホール注入により行う。ＭＯＮＯＳ型等
ではゲートとソースまたはドレインとの容量が比較的大
きく、１０Ｖ程度の低い電圧でも、ソースまたはドレイ
ンとなる第２導電型不純物領域が空乏化してバンドの曲
がりが急峻となるため、容易にバンド間トンネル電流が
発生する。このことを利用すると、第２導電型不純物領
域に付与する電圧を正電圧とすることができる。

【００１６】一方、ＦＧ型の書き込みには２０Ｖに近い
高い電圧が必要なので、基板側の電位を上げることがで
きず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電
圧をビット線から供給する。このため、ゲート電位だけ
で非選択セルに反転層を形成する必要があり、その電圧
（パス電圧）が通常、例えば１０Ｖ程度と高くなる。

【００１７】これに対し、本発明ではＮＡＮＤチャネル
にはドレインから正電圧が供給できるため非選択セルが
オンしやすく、パス電圧もＦＧ型の例えば半分程度で済
む。したがって、特に当該非選択セルのディスターブマ
ージンがＦＧ型に比べ改善される。

【００１８】

【発明の実施の形態】［第１実施形態］図１は、本実施
形態に係る不揮発性半導体メモリ装置（以下、不揮発性
メモリ）のメモリセルアレイの基本構成を示す回路図で
ある。図１において、メモリセルアレイ１の基本構成と
してＮＡＮＤ列が繰り返し配置されている。図１では４
つのＮＡＮＤ列が示されている。第１のＮＡＮＤ列は、
セレクトトランジスタＳ１１ａ，Ｓ１２ａと、メモリト
ランジスタＭ１１ａ〜Ｍ１ｎａから構成されている。同
様に、第２のＮＡＮＤ列は、セレクトトランジスタＳ１
１ｂ，Ｓ１２ｂと、メモリトランジスタＭ１１ｂ〜Ｍ１
ｎｂから構成されている。第３のＮＡＮＤ列は、第１の
ＮＡＮＤ列に直列接続され、セレクトトランジスタＳ２
１ａ，Ｓ２２ａと、メモリトランジスタＭ２１ａ，…か
ら構成されている。同様に、第４のＮＡＮＤ列は、第２
のＮＡＮＤ列に直列接続され、セレクトトランジスタＳ
２１ｂ，Ｓ２２ｂと、メモリトランジスタＭ２１ｂ，…
から構成されている。

【００１９】第１のＮＡＮＤ列内において、メモリトラ
ンジスタＭ１１ａ〜Ｍ１ｎａは、ドレインがビット線Ｂ
Ｌａに接続されたセレクトトランジスタＳ１１ａのソー
スと、ソースがソース線ＳＬに接続されたセレクトトラ
ンジスタＳ１２ａのドレインとの間に、ｎ個（通常、８
または１６個）直列接続されている。同様に、第２のＮ
ＡＮＤ列内において、メモリトランジスタＭ１１ｂ〜Ｍ
１ｎｂは、ドレインがビット線ＢＬｂに接続されたセレ
クトトランジスタＳ１１ｂのソースと、ソースがソース
線ＳＬに接続されたセレクトトランジスタＳ１２ｂのド
レインとの間に、ｎ個直列接続されている。

【００２０】第３のＮＡＮＤ列は、第１のＮＡＮＤ列と
直列接続されている。すなわち、第３のＮＡＮＤ列内に
おいて、メモリトランジスタＭ２１ａ，…は、第１のＮ
ＡＮＤ列と共有したビットコンタクトＢＣを介してドレ
インがビット線ＢＬａに接続されたセレクトトランジス
タＳ２１ａのソースと、ソースがソース線ＳＬに接続さ
れたセレクトトランジスタＳ２２ａのドレインとの間
に、ｎ個直列接続されている。同様に、第４のＮＡＮＤ
列は、第２のＮＡＮＤ列と直列接続されている。すなわ
ち、第４のＮＡＮＤ列内において、メモリトランジスタ
Ｍ２１ｂ，…は、第２のＮＡＮＤ列と共有したビットコ
ンタクトＢＣを介してドレインがビット線ＢＬｂに接続
されたセレクトトランジスタＳ２１ｂと、ソースがソー
ス線ＳＬに接続されたセレクトトランジスタＳ２２ｂの
ドレインとの間に、ｎ個直列接続されている。

【００２１】行方向に隣接するセレクトトランジスタＳ
１１ａおよびＳ１１ｂは、ともにビット線選択信号線Ｓ
Ｇ１１により制御され、セレクトトランジスタＳ１２ａ
およびＳ１２ｂはともにソース線選択信号線ＳＧ１２に
より制御される。同様に、セレクトトランジスタＳ２１
ａおよびＳ２１ｂは、ともにビット線選択信号線ＳＧ２
１により制御され、セレクトトランジスタＳ２２ａおよ
びＳ２２ｂはともにソース線選択信号線ＳＧ２２により
制御される。また、メモリトランジスタＭ１１ａとＭ１
１ｂ，Ｍ１２ａとＭ１２ｂ，Ｍ１３ａとＭ１３ｂ，…，
Ｍ１ｎａとＭ１ｎｂは、それぞれワード線ＷＬ１１，Ｗ
Ｌ１２，ＷＬ１３，…，ＷＬ１ｎにより制御される。同
様に、メモリトランジスタＭ２１ａとＭ２１ｂは、ワー
ド線ＷＬ２１により制御される。

【００２２】図２は、図１の第１のＮＡＮＤ列の列方向
の断面図である。このように相互接続される各ストリン
グにおいて、図２の断面に示すように、例えばＮ型の半
導体基板ＳＵＢ内の表面側に、例えばＰ型のウェル（Ｐ
ウェル）Ｗが形成され、当該ＰウェルＷの表面側にトラ
ンジスタ列が配置させている。

【００２３】メモリトランジスタＭ１１ａ〜Ｍ１ｎａ
は、そのＰウェルＷ上に、複数の誘電体膜を積層させて
なるメモリゲート誘電体膜ＭＧＤを有する。また、メモ
リゲート誘電体膜ＭＧＤ上にワード線ＷＬ１１〜ＷＬ１
ｎが積層されている。ワード線ＷＬ１１〜ＷＬ１ｎは、
一般に、Ｐ型またはＮ型の不純物が高濃度に導入された
ドープド多結晶珪素、ドープド非晶質珪素、または、こ
れらの何れかと高融点金属シリサイドとの積層膜からな
る。

【００２４】ワード線間下方のＰウェルＷ表面部分に、
Ｎ型の不純物が導入されてソース・ドレイン不純物領域
Ｓ／Ｄが形成されている。なお、ソース・ドレイン不純
物領域Ｓ／Ｄは、逆導電型の不純物を高濃度にＰウェル
Ｗに導入することにより形成された導電率が高い領域で
あり、種々の形態がある。図では省略されているが、ソ
ース・ドレイン不純物領域Ｓ／Ｄの列方向両側端部に、
ＬＤＤ(Lightly Doped Drain)と称する低濃度不純物領
域を具備させてもよい。

【００２５】セレクトトランジスタＳ１１ａ，Ｓ１２ａ
等は、通常のＭＯＳＦＥＴで構成される。したがって、
そのゲート誘電体膜ＧＤは、例えば二酸化珪素からなる
単層膜のみで構成されている。セレクトトランジスタＳ
１１ａ，Ｓ１２ａの各ゲート電極層は、それぞれビット
線選択信号線ＳＧ１１，ソース線選択信号線ＳＧ１２を
構成する。

【００２６】これらセレクトトランジスタおよびメモリ
トランジスタ上に、例えば二酸化珪素などからなる層間
絶縁膜ＩＮＴが厚く堆積されている。ビット線選択信号
線ＳＧ１１と、ビット方向に隣接する第３のＮＡＮＤ列
のビット線選択信号線ＳＧ２１との間のＰウェルＷの表
面部分に、Ｎ型不純物が高濃度に添加されたドレイン不
純物領域ＤＲが形成されている。ビットコンタクトＢＣ
が、このドレイン不純物領域ＤＲ上に形成されている。
ビットコンタクトＢＣは、層間絶縁膜ＩＮＴに開孔され
たコンタクト孔内を、例えばＴｉ／ＴｉＮ等の密着層を
介在させてＷ等の金属プラグで埋め込むことにより形成
されている。層間絶縁膜ＩＮＴ上には、ビットコンタク
トＢＣに接するビット線ＢＬａが形成されている。ビッ
ト線ＢＬａは、例えば、Ａｌ等の主配線層の上下を、反
射防止層（又は保護層）とバリアメタルで挟んだ３層構
造から構成させることができる。

【００２７】一方、ソース線選択信号線ＳＧ１２と、ビ
ット方向に隣接する他のＮＡＮＤ列のソース線選択信号
線との間のＰウェルＷの表面部分に、Ｎ型不純物が高濃
度に添加されたソース不純物領域ＳＲが形成されてい
る。このソース不純物領域ＳＲにより、ソース線ＳＬが
構成されている。なお、ソース線ＳＬは、上層の配線層
から構成してもよい。

【００２８】本実施形態では、電荷蓄積手段が平面的に
離散化された不揮発性メモリトランジスタとして、ゲー
ト電極とチャネル形成領域との間の積層膜（ゲート絶縁
膜）がＯＮＯ(Oxide-Nitride-Oxide)膜からなるＭＯＮ
ＯＳ型が用いられている。

【００２９】ここで“チャネル形成領域”とは、ソース
・ドレイン不純物領域Ｓ／Ｄ間に挟まれ、上方のワード
線の印加電圧により、その表面側内部に電子または正孔
が導電するチャネルが形成される半導体領域（Ｐウェル
内の表面領域）をいう。また“電荷蓄積手段”とは、ゲ
ート絶縁膜内に形成され、そのゲート絶縁膜上のゲート
電極への印加電圧に応じて基板側との間で電荷をやり取
りし、電荷を保持する電荷保持媒体をいう。本実施形態
において“平面的に離散化された電荷蓄積手段”とは、
ＯＮＯ膜の窒化膜バルクのキャリアトラップ、或いは酸
化膜と窒化膜界面付近に形成された深いキャリアトラッ
プをいう。なお、従来のフローティングゲート型では電
荷蓄積手段がポリシリコンにより構成され連続的になっ
ており、この点で本実施形態と大きく異なる。

【００３０】本実施形態におけるメモリゲート誘電体膜
ＭＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，電荷
蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されてい
る。ボトム誘電体膜ＢＴＭは、例えば熱酸化により形成
された二酸化珪素（ＳｉＯ _２）からなり、その内部の電
荷伝導がＦＮトンネリング、直接トンネリング等により
行われる。このＭＯＮＯＳ型では、実質的にボトム誘電
体膜ＢＴＭと電荷蓄積膜ＣＨＳ間の三角ポテンシャルの
部分を電荷がトンネル注入されるため、その書き込みメ
カニズムはモディファイドＦＮ(Modified Fowler Nordh
eim)トンネリングを利用して行われる。ボトム誘電体膜
ＢＴＭの膜厚は、使用用途に応じて２．５ｎｍから６．
０ｎｍの範囲内で決めることができ、ここでは３．５ｎ
ｍに設定されている。なお、ボトム誘電体膜ＢＴＭの少
なくとも表面部に、熱窒化処理によりされ窒化酸化層を
薄く形成してもよい。

【００３１】電荷蓄積膜ＣＨＳは、例えば８．０ｎｍの
窒化珪素（Ｓｉ_ｘＮ_ｙ（０＜ｘ＜１，０＜ｙ＜１））膜
から構成されている。この電荷蓄積膜ＣＨＳは、たとえ
ば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に
キャリアトラップが多く含まれ、プールフレンケル型
（ＰＦ型）の電気伝導特性を示す。トップ誘電体膜ＴＯ
Ｐは、電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアト
ラップを高密度に形成する必要があり、このため、例え
ば成膜後の窒化膜等を熱酸化して形成される。また、ト
ップ誘電体膜ＴＯＰをＨＴＯ（High Temperature chemi
cal vapor deposited Oxide)法により形成したＳｉＯ_２
膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成
された場合は熱処理によりこのトラップが形成される。
トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード
線）からのホールの注入を有効に阻止してデータ書き換
え可能な回数の低下防止を図るために、最低でも３．０
ｎｍ、好ましくは３．５ｎｍ以上が必要である。

【００３２】このＮＡＮＤ列の製造においては、まず、
用意した半導体基板ＳＵＢに対し、不図示の素子分離領
域およびＰウェルＷを形成した後に、メモリトランジス
タのゲートしきい値電圧調整用のイオン注入等を必要に
応じて行う。

【００３３】つぎに、ＰウェルＷ上にメモリゲート誘電
体膜ＭＧＤを成膜する。具体的に、たとえば、短時間高
温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃ
の熱処理を行い、二酸化珪素膜（ボトム誘電体膜ＢＴ
Ｍ）を形成する。つぎに、ボトム誘電体膜ＢＴＭ上にＬ
Ｐ−ＣＶＤ法により窒化珪素膜（電荷蓄積膜ＣＨＳ）
を、最終膜厚が８ｎｍとなるように、これより厚めに堆
積する。このＣＶＤは、たとえば、ジクロロシラン（Ｄ
ＣＳ）とアンモニアを混合したガスを用い、基板温度６
５０℃で行う。形成した窒化珪素膜表面を熱酸化法によ
り酸化して、たとえば３．５ｎｍの酸化シリコン膜（ト
ップ誘電体膜ＴＯＰ）を形成する。この熱酸化は、たと
えばＨ _２Ｏ雰囲気にした炉内の温度を９５０℃に保った
状態で４０分程度行う。これにより、トラップレベル
（窒化珪素膜の伝導帯からのエネルギー差）が２．０ｅ
Ｖ以下の程度の深いキャリアトラップが約１〜２×１０
^１３／ｃｍ^２の密度で形成される。また、電荷蓄積膜Ｃ
ＨＳを構成する窒化珪素膜が１ｎｍに対し熱酸化シリコ
ン膜（トップ誘電体膜ＴＯＰ）が１．５ｎｍ形成され、
この割合で下地の窒化珪素膜厚が減少し、電荷蓄積膜Ｃ
ＨＳの最終膜厚が８ｎｍとなる。

【００３４】必要に応じて、メモリトランジスタ列以外
の部分で３層構造のメモリゲート誘電体膜ＭＧＤを除去
し、セレクトトランジスタのゲート誘電体膜ＧＤとなる
酸化珪素膜を数ｎｍほど熱酸化により形成する。この場
合、メモリゲート誘電体膜ＭＧＤを保護するために、後
で選択的に除去可能な材料の膜をメモリゲート誘電体膜
ＭＧＤ上に形成しておくことが望ましい。なお、セレク
トトランジスタには電荷注入が起こるほど高い電界がか
からないので、セレクトトランジスタのゲート誘電体膜
ＧＤを、メモリゲート誘電体膜ＭＧＤと同じ構造するこ
ともできる。この場合、このメモリゲート誘電体膜ＭＧ
Ｄの除去工程は不要である。

【００３５】ワード線となる導電膜を積層させる。そし
て、導電膜、および、その下のメモリゲート誘電体膜Ｍ
ＧＤ（およびゲート誘電体膜ＧＤ）を一括してパターン
ニングする。これにより、ワード線ＷＬ１１，ＷＬ１
２，ＷＬ１３，…ＷＬ１ｎ、ビット線選択信号線ＳＧ１
１およびソース線選択信号線ＳＧ１２等が同時に形成さ
れる。

【００３６】これら行方向に長い平行ストライプ状の配
線を形成した状態で、配線間のウェル表面にＮ型不純物
をイオン注入し、アニールを行う。これにより、ワード
線間およびワード線とセレクトトランジスタのゲートと
の間に、ソース・ドレイン不純物領域Ｓ／Ｄが形成さ
れ、さらに、セレクトトランジスタのゲート間にドレイ
ン不純物領域ＤＲあるいはソース不純物領域ＳＲ（ソー
ス線ＳＬ）が形成される。以上の工程を経て、例えば１
６個のメモリトランジスタを含むＮＡＮＤ列が行方向に
１２８個並んで形成される。行方向に一列に並ぶ各行の
トランジスタ群により、１つの書き換え単位（ページ）
が構成される。通常、１ページは、例えば１２８個のセ
ルで構成される。

【００３７】メモリトランジスタおよびセレクトトラン
ジスタを埋め込んで、例えば二酸化珪素からなる層間絶
縁膜ＩＮＴを厚くＣＶＤし、この層間絶縁膜ＩＮＴにビ
ットコンタクト用の開口部を形成する。この開口部はド
レイン不純物領域ＤＲ上で開口している。開口部を完全
に埋め込むように、プラグ材料、例えばタングステンを
堆積し、これを全面でエッチバックしてプラグ材料を層
間絶縁膜ＩＮＴ上で分離する。これにより、ドレイン不
純物領域ＤＲ上に接続したプラグからなるビットコンタ
クトＢＣが、層間絶縁膜ＩＮＴ内に埋め込まれて形成さ
れる。その後、ビットコンタクトＢＣ上に接続したビッ
ト線ＢＬａ等を層間絶縁膜ＩＮＴ上に形成した後、さら
に必要なら、他の層間絶縁膜や上層配線を形成し、最後
にオーバーコート成膜とパッド開口工程等を経て、当該
不揮発性メモリセルアレイを完成させる。

【００３８】なお、メモリセルアレイの周辺回路として
は、特に図示しないが、ローデコーダ（ワード線駆動回
路を含む）、カラムデコーダ、ローおよびカラムバッフ
ァ、書き込みデータおよび読み出しデータが一時保持さ
れるデータラッチ回路群、カラム選択回路、読み出し回
路（センスアンプ）および電源回路等を有している。こ
のうち、電源回路は、選択したワード線にワード線駆動
回路を介して供給する所定電圧を発生させ、選択したビ
ット線やソース線にカラム選択回路を介して供給する所
定電圧を発生させ、また、ＰウェルＷに供給する所定電
圧を発生させる。電源回路および電圧供給に関係する各
種選択回路等は、本発明における“バイアス供給回路”
を構成する。

【００３９】メモリセルの動作について説明する。図３
は書き込み動作の説明図、図４は消去動作の説明図であ
る。なお、以下の説明では、図１に示す選択セルＳを動
作対象とし、非選択セルＡ〜Ｃへの誤動作防止について
も説明する。書きこみでは、選択セルが接続されたワー
ド線ＷＬ１２に所定のプログラム電圧Ｖｐｇｍとして例
えば１２Ｖを印加し、他の全てのワード線（非選択ワー
ド線）ＷＬ１１，ＷＬ１３〜ＷＬ１ｎにプログラム電圧
Ｖｐｇｍより十分低いがメモリセルがオンする程度のパ
ス電圧Ｖｐａｓｓ、例えば５Ｖを印加する。選択列のビ
ット線ＢＬａに０Ｖ、非選択列のビット線ＢＬｂ等に５
Ｖを印加する。また、ソース線ＳＬおよびＰウェルＷは
基準電位０Ｖで保持する。この状態で、ビット線選択信
号線ＳＧ１１に電源電圧Ｖ_ＣＣを印加して、全てのビッ
ト線側のセレクトトランジスタＳ１１ａ，Ｓ１１ｂ，…
をオンさせる。一方、ソース線側のセレクトトランジス
タＳ１２ａ，１２ｂ，…は、そのゲートにソース線選択
信号線ＳＧ１２を介して０Ｖを印加しオフさせる。

【００４０】この書き込み条件下、ゲートとチャネル形
成領域間に約１２Ｖの高い電圧が印加された選択セルＳ
のみ、モディファイドファウラーノルドハイム（ＭＦ
Ｎ）機構によりチャネル全面から電子が電荷蓄積手段
（キャリアトラップ）に注入される。これにより、選択
セルＳの閾値電圧が増加する。なお、選択セルに電子注
入を行わないときは、ビット線ＢＬａの印加電圧を非選
択ビット線と同じ５Ｖとする。この非選択の場合、選択
セルＳのゲートとチャネル形成領域には７Ｖ程度の電圧
しかかからないので、電子注入は行われない。

【００４１】非選択のＮＡＮＤ列においても、ソース線
選択線ＳＧ１２の電圧は０Ｖなのでソース線側のセレク
トトランジスタＳ１２ｂはカットオフしているが、ビッ
ト線側のセレクトトランジスタＳ１１ｂは、そのゲート
にビット線選択線ＳＧ１１を介して電源電圧Ｖ_ＣＣが印
加されて導通状態となっている。この導通状態のセレク
トトランジスタＳ１１ｂにビット線ＢＬｂの電圧（５
Ｖ）が伝わり始め、そのチャネル部が、ゲート印加電圧
（電源電圧Ｖ_ＣＣ）から当該セレクトトランジスタＳ１
１ｂの閾値電圧Ｖthst1を差し引いた電圧値（Ｖ_ＣＣ−
Ｖthst1）まで充電されると、このセレクトトランジス
タＳ１１ｂがカットオフする。したがって、非選択のＮ
ＡＮＤ列のチャネル部がビット線ＢＬｂから切り離され
てフローティング状態になり、以後は、当該チャネル部
電位がゲート印加電圧との容量カップリングにより自動
的に昇圧（セルフブースト）される。このセルフブース
トは、非選択ワード線に印加したパス電圧Ｖｐａｓｓ
（５Ｖ）と、選択ワード線に印加したプログラム電圧Ｖ
ｐｇｍの双方により行われる。この結果、プログラム電
圧Ｖｐｇｍが印加された非選択セルＡ（Ｓ１２ｂ），お
よび同じＮＡＮＤ列内の他の非選択セルＢ（Ｍ１１ｂ
等）について書き込みが禁止される。

【００４２】消去時は、バンド間トンネリングに起因し
て発生したホットホール注入を用いて例えばブロック単
位で行う。以下、この消去方法を、ＢＴＢＴ(Band to B
andTunneling)−ＨＨ(Hot Hole)注入消去という。具体
的には、消去対象セルＳが接続されたワード線ＷＬ１２
に消去ゲート電圧Ｖｅｒａｓｅ、例えば−６Ｖを印加
し、他の非選択のワード線ＷＬ１１，ＷＬ１３，…に消
去は行われないが非選択セルのトランジスタがオンする
程度の正のパス電圧Ｖｐａｓｓ、例えば５Ｖを印加す
る。選択されたブロック内の全てのビット線ＢＬａ，Ｂ
Ｌｂ，…およびソース線ＳＬに６Ｖ、非選択ブロックの
ビット線に０Ｖを印加する。また、ＰウェルＷは例えば
基準電位０Ｖで保持する。この状態で、ビット線選択信
号線ＳＧ１１およびソース線選択信号線ＳＧ１２に電源
電圧Ｖ_ＣＣを印加して、全てのセレクトトランジスタＳ
１１ａ，Ｓ１１ｂ，…，Ｓ１２ａ，１２ｂ，…をオンさ
せる。なお、ＰウェルＷは基準電位０Ｖ以外の電圧でも
よいが、この場合、それに応じて、全てのセレクトトラ
ンジスタがオンするように、ビット線選択信号線ＳＧ１
１およびソース線選択信号線ＳＧ１２の印加電圧値を設
定する。

【００４３】この消去条件下、選択されたブロック内の
ＮＡＮＤ列において、そのビット線ＢＬａ，…およびソ
ース線ＳＬの印加電圧である６Ｖが、オン状態のセレク
トトランジスタや非選択のメモリトランジスタを介し
て、ビット線側とソース線側の双方から選択セルＳの２
つのソース・ドレイン不純物領域Ｓ／Ｄに伝達される。
このため、このソース・ドレイン不純物領域Ｓ／Ｄとゲ
ート電極（選択ワード線ＷＬ１２）との間に１０Ｖを超
える消去電圧が印加される。その結果、２つのソース・
ドレイン不純物領域それぞれおいて、その表面が深い空
乏状態となりエネルギーバンドの曲がりが大きくなり、
バンド間トンネル現象により電子が価電子帯より伝導帯
にトンネルする。この際、電子とホール対が発生する
が、そのうち電子はＮ型のソース・ドレイン不純物領域
内に流れて吸収される。一方、発生したホールは接合付
近に印加された高電界により加速されてホットホールと
なり、チャネル形成領域の中心部の方向にドリフトす
る。このホットホールの一部が電荷蓄積膜ＣＨＳの電荷
蓄積手段（キャリアトラップ）に局所的に注入される。
このため、当該メモリトランジスタＭ１２ａに電子が注
入された書き込み消去状態であり、その閾値電圧が高い
場合に、注入されたホットホールにより蓄積電子が相殺
され、当該メモリトランジスタの閾値電圧が消去状態の
低いレベルに低下する。

【００４４】この消去方法では、ソースとドレイン双方
から消去を行うことができるが、消去は片側のみで行っ
ても良い。この場合、読み出し方法との関係で、より閾
値変化が大きな側で消去を行うのが望ましい。

【００４５】上述したように、２つのソース・ドレイン
不純物領域の双方に６Ｖを伝達した場合、ソース側とド
レイン側からホットホールが注入される。このとき、ゲ
ート長を十分短く（例えば１００ｎｍ以下と）すると、
局所的に注入されたホールの２つの保持領域がチャネル
形成領域の中央付近で少なくとも一部合体する。この場
合、あたかも、チャネル形成領域全体からホールが注入
された場合と等価とみなすことができる。この消去方法
は、チャネル形成領域全体で閾値を変化させることがで
きる点で有利である。また、この消去方法はゲート長が
短いほど効率的に電荷蓄積膜の全面にホールが注入され
るため、ゲート長が年々短縮している現状に即した消去
方法であると言える。

【００４６】なお、当然ながら、書き込み状態と消去状
態の定義によっては、チャネル全面からのＦＮトンネリ
ングを消去に用い、バンド間トンネル電流起因のホット
ホール注入を書き込みに用いることもできる。

【００４７】読み出しは、ページ読み出しを基本とし、
上述したと同様な電圧の伝達方法を利用してソースに０
Ｖ、選択されたビット線からドレインにドレイン電圧１
Ｖ、選択されたワード線からゲートに読み出しゲート電
圧２．５Ｖを印加して、ビット線を流れるドレイン電流
を周辺回路内のセンスアンプで読み出す。このときのド
レイン電圧の印加方向は、より大きな読み出し電流変化
が得られるように適宜設定する。

【００４８】以上の書き込み方法および消去方法の電圧
値はあくまで一例であり、デバイス寸法などに応じて適
宜最適化できる。これらの電圧供給は、前述したバイア
ス供給回路が行う。

【００４９】本実施形態の特徴は、メモリトランジスタ
の電荷蓄積手段に平面的に離散化されたものを用い、そ
れに対応してより高速消去等が行えるようにバンド間ト
ンネル電流起因のホットホール注入を利用することにあ
る。

【００５０】従来のＦＧ型ＮＡＮＤメモリセルアレイで
は、前述したように、セルが微細化されるとフローティ
ングゲート間あるいはフローティングゲートと隣接ワー
ド線間の結合容量が大きくなり、フローティングゲート
の電位変動、およびこれに起因した動作の安定性低下、
誤動作が問題となる。これに対し、本実施形態では、離
散化された電荷蓄積手段を有し、これは単一の導電層か
らなる従来のフローティングゲートとは異なり、近隣の
他のセルの電荷蓄積手段やワード線と容量結合しない。
したがって、このメモリセルは動作の安定性が高く、誤
動作しにくい。

【００５１】また、本実施形態では、ディスターブ防止
を目的として、書き込み又は消去時の電荷注入方法をバ
ンド間トンネル電流に起因して発生させたホットホール
注入により行う。ＭＯＮＯＳ型等ではゲートとソースま
たはドレインとの容量が比較的大きく、１０Ｖ程度の低
い電圧でも、ソース・ドレイン不純物領域の表面が空乏
化してバンドの曲がりが急峻となるため、容易にバンド
間トンネル電流が発生する。このことを利用すると、ソ
ース・ドレイン不純物領域に付与する電圧を正電圧とす
ることができる。

【００５２】一方、ＦＧ型の書き込みには２０Ｖに近い
高い電圧が必要なので、基板側の電位を上げることがで
きず、通常、基板側のＮＡＮＤチャネルには０Ｖか負電
圧をビット線から供給する。このため、ゲート電位だけ
で非選択セルに反転層を形成する必要があり、その電圧
（パス電圧）が通常、例えば１０Ｖ程度と高くなる。

【００５３】これに対し、本実施形態ではＮＡＮＤチャ
ネルにはドレインから正電圧が供給できるため非選択セ
ルがオンしやすく、パス電圧もＦＧ型の例えば半分程度
で済む。したがって、当該非選択セルのディスターブマ
ージンがＦＧ型に比べ改善される。

【００５４】また、本実施形態で行なうバンド間トンネ
ル電流起因のホットホール注入は、その注入効率が１０
^−３程度と良好であり、１ｎＡ以下の低電流で２０μｓ
以下の高速動作が可能となる。また、ＯＮＯ膜のボトム
絶縁膜を４ｎｍ程度に厚膜化することが可能であるた
め、データ保持特性も改善され、１０年保証が容易とな
る。

【００５５】最後に、ゲート長８０ｎｍのデバイス特性
を測定したので、その説明を行う。図５にメモリトラン
ジスタの、ゲート電圧Ｖｇとソース・ドレイン間電圧Ｖ
ｓｄとを変化させた場合の消去特性を示した。図５の横
軸に、印加した消去パルスの発生時間（単位：μｓ）を
示し、縦軸に、閾値電圧値（単位：Ｖ）を示す。図５よ
り、ゲート電圧Ｖｇが−６Ｖ，ソース・ドレイン間電圧
Ｖｓｄが６Ｖ、ウェル電位が０Ｖの場合、消去時間２０
μｓで閾値電圧が十分（２Ｖ近く）低下していることが
分かる。なお、消去前に行った書き込み条件は０．３ｍ
ｓ、１２Ｖであった。

【００５６】図６に、消去セルでのゲート電流および基
板電流のドレイン電圧依存性を示す。この図６は、ドレ
イン電圧を高くしていったときに、ゲート幅１μｍあた
りのゲート電流Ｉｇおよび基板電流（以下、ウェル電流
という）Ｉｓｕｂの変化を表している。バンド間トンネ
ル電流起因のホットホールは、電荷蓄積手段に捕獲され
以外では、基板側に流れてウェル電流を増大させ、ある
いは電荷蓄積手段から更に上方のゲート電極にまで達し
ゲート電流となることが懸念される。しかし、この測定
結果より、懸念されたウェル電流Ｉｓｕｂはセル当たり
２ｎＡ／μｍであり、読み出し電流に比べ十分低く抑え
られていることが確認された。また、ゲート電流Ｉｇは
無視できるほど小さいことも分った。

【００５７】図７に、本実施形態に係るバンド間トンネ
ル電流起因のホットホール注入消去の消去特性を、チャ
ネル全面から電子を引き抜いてダイレクトトンネリング
によりホールを注入する消去方法の消去特性と比較して
示す。この図７より、本実施形態の消去方法のほうが数
桁もの大幅な高速化が可能なことが分る。この高速消去
の採用により、従来のブロック一括消去だけでなく、従
来では難しかったワード線ごとの消去も可能となる。

【００５８】図８に、ソース・ドレイン不純物領域の逆
方向バイアス印加時の電流電圧特性を示す。この逆方向
電流の最大値は、ウェル電流の許容値から推定するとゲ
ート幅１μｍ当たり２０ｎＡ以下にする必要がある。こ
の測定結果から、ソース・ドレイン不純物領域Ｓ／Ｄの
接合耐圧が約７Ｖ以上あり、接合に６Ｖを印加すること
は十分可能であることが分かった。

【００５９】また、ゲート電圧１．５Ｖでのリードディ
スターブ特性も評価したが、３×１０^８ｓｅｃ以上時間
経過後でも読み出しが可能であることが分かった。

【００６０】図９に、データ書き換え特性を示した。書
き込み条件は０．３ｍｓ、１２Ｖであり、消去条件は２
０μｓ，−６Ｖ／６Ｖである。この図より、書き換え回
数１０万回後でも十分な閾値電圧差が得られていること
が分かった。また、データ保持特性は１×１０^５回のデ
ータ書換え後で８５℃、１０年を満足した。

【００６１】以上より、ゲート長８０ｎｍのＭＯＮＯＳ
型不揮発性メモリトランジスタとして十分な特性が得ら
れていることを確かめることができた。なお、種々の特
性値の良好さから、ゲート長が７０ｎｍのＭＯＮＯＳ型
不揮発性メモリについても、本技術が適用可能であると
いえる。

【００６２】［第２実施形態］本実施形態は、メモリト
ランジスタの電荷蓄積手段としてメモリゲート誘電体膜
中に埋め込まれ互いに絶縁分離された多数のナノ結晶を
用いた不揮発性半導体記憶装置（以下、ナノ結晶型とい
う）について示す。本実施形態において、例えばＳｉか
らなり粒径がナノメータ（ｎｍ）オーダのナノ結晶が、
“平面的に離散化された電荷蓄積手段”に該当する。こ
のナノ結晶は、粒径が１０ナノメータ以下であることが
好適である。

【００６３】図１０は、このナノ結晶型メモリトランジ
スタの素子構造を示す断面図である。本実施形態のナノ
結晶型不揮発性メモリが、第１実施形態と異なるのは、
本実施形態のメモリゲート誘電体膜４０が、窒化膜等の
電荷蓄積膜ＣＨＳとトップ誘電体膜ＴＯＰに代えて、ボ
トム誘電体膜ＢＴＭ上の電荷蓄積手段としてのＳｉナノ
結晶４２と、その上の酸化膜４４とがゲート電極（ワー
ド線ＷＬ）との間に形成されていることである。その他
の構成、即ちＰウェルＷ、ソース・ドレイン不純物領域
Ｓ／Ｄ、チャネル形成領域ＣＨ、ボトム誘電体膜ＢＴ
Ｍ、ゲート電極を兼ねるワード線ＷＬは、第１実施形態
と同様である。

【００６４】ナノ結晶４２は、例えばシリコンからな
り、そのサイズ（直径）が例えば４．０ｎｍ程度であ
り、個々のＳｉナノ結晶同士が酸化膜４４で空間的に、
例えば４ｎｍ程度の間隔で分離されている。本例におけ
るボトム誘電体膜ＢＴＭは、電荷蓄積手段（Ｓｉナノ結
晶４２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で膜厚を適宜選択できる。ここでは、
４．０ｎｍ程度の膜厚とした。

【００６５】このような構成のメモリトランジスタの製
造では、ボトム誘電体膜ＢＴＭの成膜後、例えばプラズ
マＣＶＤ法でボトム誘電体膜ＢＴＭの上に、複数のＳｉ
ナノ結晶４２を形成する。また、酸化膜４４を、例えば
７ｎｍほど低圧ＣＶＤ（ＬＰ−ＣＶＤ）により成膜し、
Ｓｉナノ結晶４２を埋め込む。このＬＰ−ＣＶＤでは、
原料ガスがＤＣＳとＮ_２Ｏの混合ガス、基板温度が例え
ば７００℃とする。この時、Ｓｉナノ結晶４２を埋め込
んだ、酸化膜４４表面が平坦化される。平坦化が不十分
な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を
行うとよい。その後は、ゲート電極材の成膜、電極加工
等を経て、当該ナノ結晶型メモリトランジスタを完成さ
せる。

【００６６】このように形成されたＳｉナノ結晶４２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
４２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶４２を更に小さくして、これに単一電子を保持させ
てもよい。

【００６７】メモリセルアレイの基本構成を示す回路図
（図１）、断面図（図２）は、上記メモリゲート誘電体
膜の構成を除くと、本実施形態においても適用される。
また、書き込み、消去および読み出しの動作の基本も第
１実施形態と同様である。このような構成のＳｉナノ結
晶型不揮発性メモリについて、ホットホール注入による
高速消去、モディファイドＦＮトンネリングによる高速
書き込みオペレーションが同様にできることを確認し
た。また、第１実施形態と同様の利点、すなわち電荷蓄
積手段が離散化されていることにより動作が安定し、か
つ誤動作しにくいこと、および、消去時に非選択ＮＡＮ
Ｄ列に印加するパス電圧が低減でき、これによってディ
スターブが防止される利点がある。また、信頼性につい
ても、第１実施形態と同等な信頼性が得られることを確
認した。

【００６８】［第３実施形態］本実施形態は、フローテ
ィングゲートを微細に分割して離散化したメモリゲート
誘電体膜構造のメモリトランジスタを、ＳＯＩ基板に形
成した場合である。

【００６９】本実施形態は、メモリトランジスタの電荷
蓄積手段として絶縁膜中に埋め込まれ互いに分離した多
数の微細分割型フローティングゲートを用いた不揮発性
半導体記憶装置（以下、微細分割ＦＧ型という）に関す
る。

【００７０】図１１は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と
異なるのは、メモリトランジスタがＳＯＩ基板に形成さ
れていることと、本実施形態のメモリゲート誘電体膜５
０が、窒化膜等の電荷蓄積膜ＣＨＳとトップ誘電体膜Ｔ
ＯＰに代えて、ボトム誘電体膜ＢＴＭ上の電荷蓄積手段
としての微細分割型フローティングゲート５２と、その
上の酸化膜５４とが、ゲート電極（ワード線ＷＬ）との
間に形成されていることである。その他の構成のうち、
ボトム誘電体膜ＢＴＭ、ワード線ＷＬは、第１実施形態
と同様である。この微細分割型フローティングゲート５
２は、先の第２実施形態のＳｉナノ結晶４２とともに本
発明でいう“小粒径導電体”の具体例に該当する。

【００７１】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張り合せ基板などが
用いられる。このような方法によって形成され図１１に
示したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜５
８およびシリコン層６０とから構成され、シリコン層６
０内に、チャネル形成領域ＣＨ，２つのソース・ドレイ
ン不純物領域Ｓ／Ｄが設けられている。なお、半導体基
板ＳＵＢに代えて、ガラス基板、プラスチック基板、サ
ファイア基板等を用いてもよい。

【００７２】微細分割型フローティングゲート５２は、
通常のＦＧ型のフローティングゲートを、その高さが例
えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細
なポリＳｉドットに加工したものである。本例における
ボトム誘電体膜ＢＴＭは、第１実施形態よりやや厚い
が、通常のＦＧ型に比べると格段に薄く形成され、使用
用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で
適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚
とした。

【００７３】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にボトム誘電体膜ＢＴＭを成膜し
た後、例えばＬＰ−ＣＶＤ法で、ボトム誘電体膜ＢＴＭ
の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜す
る。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモ
ニアの混合ガス、基板温度が例えば６５０℃とする。つ
ぎに、例えば電子ビーム露光法を用いて、ポリシリコン
膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに
加工する。このポリＳｉドットは、微細分割型フローテ
ィングゲート５２（電荷蓄積手段）として機能する。そ
の後、微細分割型フローティングゲート５２を埋め込む
かたちで、酸化膜５４を、例えば９ｎｍほどＬＰ−ＣＶ
Ｄにより成膜する。このＬＰ−ＣＶＤでは、原料ガスが
ＤＣＳとＮ _２Ｏの混合ガス、基板温度が例えば７００℃
とする。この時、微細分割型フローティングゲート５２
は酸化膜５４に埋め込まれ、酸化膜５４表面が平坦化さ
れる。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ゲート電極
（ワード線ＷＬ）を成膜し、ゲート積層膜を一括してパ
ターンニングする工程を経て、当該微細分割ＦＧ型メモ
リトランジスタを完成させる。

【００７４】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性を
確認した。本実施形態の場合も、ホットホール注入によ
る高速消去、モディファイドＦＮトンネリングによる高
速書き込みオペレーションが同様にできることを確認し
た。また、第１実施形態と同様の利点、すなわち電荷蓄
積手段が離散化されていることにより動作が安定し、か
つ誤動作しにくいこと、および、消去時に非選択ＮＡＮ
Ｄ列に印加するパス電圧が低減でき、これによってディ
スターブが防止される利点がある。また、信頼性につい
ても、第１実施形態と同等な信頼性が得られることを確
認した。

【００７５】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
およびその電荷注入方法によれば、ＦＧ型を微細化した
場合に顕著な電位干渉の問題を解消したＮＡＮＤ型の不
揮発性半導体メモリ装置に好適な電荷注入方法（書き込
み又は消去方法）と、その実施のための構成を有した不
揮発性半導体メモリ装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る不揮発性メモリのメモ
リセルアレイの基本構成を示す回路図である。

【図２】実施形態に係るメモリセルアレイにおいて、図
１の第１のＮＡＮＤ列の列方向の断面図である。

【図３】実施形態に係るメモリセルの書き込み動作の説
明図である。

【図４】実施形態に係るメモリセルの消去動作の説明図
である。

【図５】第１実施形態に係るメモリトランジスタの消去
特性を示すグラフである。

【図６】第１実施形態に係るメモリセルアレイにおい
て、消去セルでのゲート電流およびウェル電流のドレイ
ン電圧依存性を示すグラフである。

【図７】第１実施形態に係るバンド間トンネル電流起因
のホットホール注入消去の消去特性を、チャネル全面か
ら電子を引き抜いてダイレクトトンネリングによるホー
ルを注入する消去方法の消去特性と比較して示すグラフ
である。

【図８】第１実施形態に係るメモリトランジスタにおい
て、ソース・ドレイン不純物領域の逆方向バイアス印加
時の電流電圧特性を示すグラフである。

【図９】第１実施形態に係るメモリトランジスタのデー
タ書き換え特性を示すグラフである。

【図１０】本発明の第２の実施形態に係るナノ結晶型メ
モリトランジスタの素子構造を示す断面図である。

【図１１】本発明の第３実施形態に係る微細分割ＦＧ型
メモリトランジスタの素子構造を示す断面図である。

【図１２】従来の課題を説明するために用いたＦＧ型メ
モリセルアレイの斜視図である。

【符号の説明】

１…メモリセルアレイ、４０…メモリゲート誘電体膜、
４２…ナノ結晶、４４…酸化膜、５０…メモリゲート絶
縁膜、５２…微細分割型フローティングゲート、５４…
酸化膜、５８…分離酸化膜、６０…シリコン層、ＢＣ…
ビットコンタクト、ＢＬａ，ＢＬｂ…ビット線、ＢＴＭ
…ボトム誘電体膜、ＣＨ…チャネル形成領域、ＣＨＳ…
電荷蓄積膜、ＤＲ…ドレイン不純物領域、ＧＤ…ゲート
誘電体膜、Ｉｇ…ゲート電流、ＩＮＴ…層間絶縁膜、Ｉ
ｓｕｂ…ウェル電流、Ｍ１１ａ等…メモリトランジス
タ、ＭＧＤ…メモリゲート誘電体膜、Ｓ／Ｄ…ソース・
ドレイン不純物領域、Ｓ１１ａ等…セレクトトランジス
タ、ＳＧ１１等…ビット線選択信号線、ＳＧ１２等…ソ
ース線選択信号線、ＳＬ…ソース線、ＳＲ…ソース不純
物領域、ＳＵＢ…半導体基板、ＴＯＰ…トップ誘電体
膜、Ｖ_ＣＣ…電源電圧、Ｖｅｒａｓｅ…消去ゲート電
圧、Ｖｐａｓｓ…パス電圧、Ｖｐｇｍ…プログラム電
圧、Ｖthst1…閾値電圧、Ｗ…Ｐウェル、ＷＬ，ＷＬ１
１等…ワード線

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６２２Ｅ 29/792 Ｆターム(参考） 5B025 AA01 AC01 AD04 AD08 AD09 AE08 5F083 EP07 EP09 EP18 EP22 EP33 EP34 EP63 EP68 EP76 ER09 ER11 ER22 GA11 HA02 JA04 JA05 JA35 JA39 JA40 JA53 KA06 KA13 MA06 MA20 PR12 PR13 PR15 5F101 BA16 BA45 BA54 BB02 BC02 BD07 BD10 BD22 BD30 BD34 BD36 BE02 BE05 BE07 BH03 BH06

Claims

【特許請求の範囲】

【請求項１】ビット線とソース線との間にそれぞれセレ
クトトランジスタを介して複数のメモリトランジスタが
直列接続されてなるメモリブロックをマトリックス状に
複数配置させてメモリアレイが構成され、メモリセルア
レイ内で行方向の複数のメモリトランジスタのゲート電
極がワード線により共有され、メモリトランジスタのチ
ャネルが形成される第１導電型半導体のワード線間を中
心とした表面領域に第２導電型半導体からなる不純物領
域が形成され、ワード線、ビット線およびソース線から
供給された電圧により電気的にデータのプログラムが行
われる不揮発性半導体メモリ装置であって、第１導電型半導体とゲート電極との間に積層され、平面
的に離散化された電荷蓄積手段を内部に含む複数の誘電
体膜からなる積層膜が形成され、メモリトランジスタの書き込み又は消去時に、選択され
たメモリトランジスタの電荷蓄積手段に、バンド間トン
ネリングに起因して発生したホールがソース線側とビッ
ト線側の双方の不純物領域から注入されるように、ビッ
ト線、ソース線、ワード線およびセレクトトランジスタ
のゲートの各電位を制御するバイアス供給回路を有した
不揮発性半導体メモリ装置。
【請求項２】上記メモリトランジスタのゲート長が、ソ
ース線側とビット線側の双方の上記不純物領域からホッ
トホールを注入したとき、ソース線側から注入されたホ
ットホールの保持領域とビット線側から注入されたホッ
トホールの保持領域との少なくとも一部が上記積層膜内
で合体するゲート長以下である請求項１記載の不揮発性
半導体メモリ装置。
【請求項３】上記積層膜が、上記第１導電型半導体上のボトム誘電体膜と、当該ボトム誘電体膜上の窒化膜または酸化窒化膜とを含
む請求項１記載の不揮発性半導体メモリ装置。
【請求項４】上記積層膜が、上記第１導電型半導体上のボトム誘電体膜と、上記電荷蓄積手段としてボトム誘電体膜上に形成され互
いに絶縁された小粒径導電体とを含む請求項１記載の不
揮発性半導体メモリ装置。
【請求項５】ビット線とソース線との間にそれぞれセレ
クトトランジスタを介して複数のメモリトランジスタが
直列接続されてなるメモリブロックをマトリックス状に
複数配置させてメモリアレイが構成され、メモリセルア
レイ内で行方向の複数のメモリトランジスタのゲート電
極がワード線により共有され、メモリトランジスタのチ
ャネルが形成される第１導電型半導体のワード線間を中
心とした表面領域に第２導電型半導体からなる不純物領
域が形成され、ワード線、ビット線およびソース線から
供給された電圧により電気的にデータのプログラムが行
われる不揮発性半導体メモリ装置の電荷注入方法であっ
て、メモリトランジスタの書き込み又は消去時に、ビット
線、ソース線、ワード線およびセレクトトランジスタの
ゲートの各電位を制御し、選択されたメモリトランジス
タの電荷蓄積手段に、バンド間トンネリングに起因して
発生したホールをソース線側とビット線側の双方の不純
物領域から注入する不揮発性半導体メモリ装置の電荷注
入方法。
【請求項６】書き込み又は消去時に、上記ビット線、上
記ソース線、上記ワード線および上記セレクトトランジ
スタのゲートの各電位を最適化して、上記ソース線側か
ら注入されたホットホールの保持領域と上記ビット線側
から注入されたホットホールの保持領域との少なくとも
一部が上記積層膜内で合体する請求項５記載の不揮発性
半導体メモリ装置の電荷注入方法。
【請求項７】上記選択されたメモリトランジスタが接続
されたワード線に負電圧を印加し、その他の非選択のワード線に、選択されたメモリトラン
ジスタが属するメモリブロック内の他のメモリトランジ
スタが導通する程度の正電圧を印加する請求項５に記載
の不揮発性半導体メモリ装置の電荷注入方法。
【請求項８】上記バンド間トンネリングに起因して発生
したホットホール注入により書き込みを行い、内部にホールが蓄積された上記積層膜から、チャネル全
面により電子を直接トンネリングまたはＦＮトンネリン
グを用いて注入して消去を行う請求項５記載の不揮発性
半導体メモリ装置の電荷注入方法。
【請求項９】上記積層膜に対し、チャネル全面により電
子を直接トンネリングまたはＦＮトンネリングにより注
入して書き込みを行い、当該内部に電子が蓄積された積層膜から、上記バンド間
トンネリングに起因して発生したホットホールを注入し
て消去を行う請求項５に記載の不揮発性半導体メモリ装
置の電荷注入方法。
【請求項１０】上記積層膜が、上記第１導電型半導体上のボトム誘電体膜と、当該ボトム誘電体膜上の窒化膜または酸化窒化膜とを含
む請求項５記載の不揮発性半導体メモリ装置の電荷注入
方法。
【請求項１１】上記積層膜が、上記第１導電型半導体上のボトム誘電体膜と、上記電荷蓄積手段としてボトム誘電体膜上に形成され互
いに絶縁された小粒径導電体とを含む請求項５記載の不
揮発性半導体メモリ装置の電荷注入方法。