JP2006080163A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 本発明の不揮発性半導体記憶装置は,半導体基板にトレンチ領域を設け,
1つのトレンチ領域の側壁の両側に,それぞれ,NAND型メモリセルユニットを三次元
的に有している。そしてこれらのNANDメモリセルユニットは,1本のビット線に接続
されている。それぞれのNAND型メモリセルユニットは,複数のメモリセルトランジス
タと選択ゲートトランジスタが直列に接続されている。これらの複数のメモリセルトラン
ジスタ及び選択ゲートトランジスタは,同一のトレンチ領域に設けられている。さらに,
本発明の不揮発性半導体記憶装置においては,メモリセルトランジスタの電荷蓄積層には
,従来のような浮遊ゲートの替わりに,酸化珪素膜,窒化珪素膜,酸化珪素膜の積層構造
,又はシリコン,金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。
【選択図】 図3
Description
る不揮発性半導体記憶装置に関する。
EPROMと比較して,高集積化が期待できるNAND型EEPROMが注目されてきて
いる。
拡散層で形成された1本のソース/ドレイン線が1本形成される。つまり,1本のビット
線BLに対して1個のNAND型メモリセルユニットが構成される。ここで,デザインル
ールをF(Feature Size)とすると,ビット線BLのライン/スペースは1F/1Fにな
り,ワード線WLのライン/スペースも1F/1Fになる。このため,1つのメモリセル
トランジスタMTrのセルサイズは,2F×2F=4F2となる。また,1本のNAND
型メモリセルユニットには,2つの選択ゲートトランジスタが設けられているので,これ
ら選択ゲートトランジスタのサイズをオーバヘッドαとして加味すると,実質的な1セル
サイズは,4F2+αになる。
形成し,トレンチ側壁部分に,縦型にNANDメモリセルユニットを形成した不揮発性半
導体記憶装置が開示されている。
TCを形成し,このトレンチ領域TCの両側の側壁部分にそれぞれメモリセルトランジス
タMTrを形成するものである。この場合,浮遊ゲートFGは,トレンチ領域内側におけ
る側壁に沿って形成され,ソース/ドレインSDは,半導体基板のトレンチ領域側壁に沿
って拡散層として形成される。すなわち,このNAND型メモリセルユニットにおいては
,トレンチ領域TCの側壁に沿って複数のメモリセルトランジスタMTrが形成され,こ
のため,トレンチ領域の側壁に沿ってソース/ドレイン電流が流れることになる。ビット
線BLは,層間絶縁膜を介して各NAND型メモリセルユニット毎に形成される。このビ
ット線BLにおけるライン/スペースは,1F/1Fである。
のシリコン活性化領域しか配設できず,実効的にメモリセルサイズを半減することができ
ず,さらなる高集積化が求められていた。
次元的に作り込み,2Fのビット線ピッチに2本のシリコン活性化領域でソース/ドレイ
ン線を配設することを目的とする。すなわち,1本のビット線に対して,2個のNAND
型メモリセルユニットを配設することを目的とする。そして,これにより,メモリセルサ
イズを半減させて,結果的に低ビットコストを実現し得る不揮発性半導体記憶装置を提供
することを目的とする。
領域の側壁の両側に,それぞれ,NAND型メモリセルユニットを三次元的に有している
。そしてこれらのNANDメモリセルユニットは,1本のビット線に接続されている。そ
れぞれのNAND型メモリセルユニットは,複数のメモリセルトランジスタと選択ゲート
トランジスタが直列に接続されている。これらの複数のメモリセルトランジスタ及び選択
ゲートトランジスタは,同一のトレンチ領域に設けられている。
積層には,従来のような浮遊ゲートの替わりに,酸化珪素膜,窒化珪素膜,酸化珪素膜の
積層構造,又はシリコン,金属その他の導電性物質のナノ結晶を含有する絶縁層を用いて
いる。
のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセルユニッ
トと,第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトランジスタ
を複数個直列的に接続した第2のNAND型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1のメモリセルト
ランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体基板に形成され
たトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延び
て形成された1つの前記制御ゲートを共有しており,前記制御ゲートは,前記第1のメモ
リセルトランジスタの前記第1の電荷蓄積層と前記第2のメモリセルトランジスタの前記
第2の電荷蓄積層との間に形成され,且つ連続的に延びるワード線に電気的に接続してお
り,前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪
素膜及び酸化珪素膜が順に積層されてなり,且つ前記制御ゲートは,不純物がドープされ
たポリシリコン又は金属でなることを特徴とする。
うにしてもよい。
ニットは,同一のビット線に接続されているようにしてもよい。
た第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセル
列,前記第1のメモリセル列とビット線との間に接続された第1のビット線側スイッチ部
,及び前記第1のメモリセル列と共通ソース線との間に接続された第1のソース線側スイ
ッチ部を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲ
ートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNA
ND型メモリセル列,前記第2のメモリセル列と前記ビット線との間に接続された第2の
ビット線側スイッチ部,及び前記第2のメモリセル列と前記共通ソース線との間に接続さ
れた第2のソース線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1
のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの
深さ方向に延びて形成された1つの前記制御ゲートを共有しており,前記制御ゲートは,
前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第2のメモリセルトラ
ンジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延びるワード線に電気
的に接続しており,前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化
珪素膜,窒化珪素膜及び酸化珪素膜が順に積層されてなり,且つ前記制御ゲートは,不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
うにしてもよい。
た第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセル
列,前記第1のメモリセル列とビット線との間に直列的に接続された第1及び第3の選択
トランジスタでなる第1のビット線側スイッチ部,並びに前記第1のメモリセル列と共通
ソース線との間に接続された第5の選択トランジスタでなる第1のソース線側スイッチ部
を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲートと
が積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNAND型
メモリセル列,前記第2のメモリセル列と前記ビット線との間に直列的に接続された第2
及び第4の選択トランジスタでなる第2のビット線側スイッチ部,並びに前記第2のメモ
リセル列と前記共通ソース線との間に接続された第6の選択トランジスタでなる第2のソ
ース線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1のメモリセル
トランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延
びて形成された1つの前記制御ゲートを共有しており,前記第1の選択トランジスタ及び
前記第2の選択トランジスタは,それぞれ,前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された
1つの第1のゲート電極を共有しており,前記第3の選択トランジスタ及び前記第4の選
択トランジスタは,それぞれ,前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された1つの第2の
ゲート電極を共有しており,前記第5の選択トランジスタ及び前記第6の選択トランジス
タは,それぞれ,前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され,前記トレンチの深さ方向に延びて形成された1つの第3のゲート電極を
共有しており,前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷
蓄積層と前記第2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,
且つ連続的に延びるワード線に電気的に接続しており,前記第1の電荷蓄積層及び前記第
2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜及び酸化珪素膜が順に積層されて
なり,且つ前記制御ゲートは,不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
うにしてもよい。
ン型のトランジスタであるようにしてもよい。
た第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセル
ユニットと,第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトラン
ジスタを複数個直列的に接続した第2のNAND型メモリセルユニットとがアレイ状に配
列されたメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1のメモリ
セルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体基板に形
成されたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向
に延びて形成された1つの前記制御ゲートを共有しており,前記制御ゲートは,前記第1
のメモリセルトランジスタの前記第1の電荷蓄積層と前記第2のメモリセルトランジスタ
の前記第2の電荷蓄積層との間に形成され,且つ連続的に延びるワード線に電気的に接続
しており,前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリコン,金
属又は導電性物質のナノ結晶を含む絶縁層を有し,且つ前記制御ゲートは,不純物がドー
プされたポリシリコン又は金属でなることを特徴とする。
うにしてもよい。
ニットは,同一のビット線に接続されるようにしてもよい。
た第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセル
列,前記第1のメモリセル列とビット線との間に接続された第1のビット線側スイッチ部
,及び前記第1のメモリセル列と共通ソース線との間に接続された第1のソース線側スイ
ッチ部を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲ
ートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNA
ND型メモリセル列,前記第2のメモリセル列と前記ビット線との間に接続された第2の
ビット線側スイッチ部,及び前記第2のメモリセル列と前記共通ソース線との間に接続さ
れた第2のソース線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレ
イ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1
のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体
基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの
深さ方向に延びて形成された1つの前記制御ゲートを共有しており,前記制御ゲートは,
前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第2のメモリセルトラ
ンジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延びるワード線に電気
的に接続しており,前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリ
コン,金属又は導電性物質のナノ結晶を含む絶縁層を有し,且つ前記制御ゲートは,不純
物がドープされたポリシリコン又は金属でなることを特徴とする。
うにしてもよい。
た第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモリセル
列,前記第1のメモリセル列とビット線との間に直列的に接続された第1及び第3の選択
トランジスタでなる第1のビット線側スイッチ部,並びに前記第1のメモリセル列と共通
ソース線との間に接続された第5の選択トランジスタでなる第1のソース線側スイッチ部
を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲートと
が積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNAND型
メモリセル列,前記第2のメモリセル列と前記ビット線との間に直列的に接続された第2
及び第4の選択トランジスタでなる第2のビット線側スイッチ部,並びに前記第2のメモ
リセル列と前記共通ソース線との間に接続された第6の選択トランジスタでなる第2のソ
ース線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレイ状に配列さ
れたメモリセルアレイを有する不揮発性半導体記憶装置であって,前記第1のメモリセル
トランジスタ及び前記第2のメモリセルトランジスタは,それぞれ,半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延
びて形成された1つの前記制御ゲートを共有しており,前記第1の選択トランジスタ及び
前記第2の選択トランジスタは,それぞれ,前記半導体基板に形成された前記トレンチの
両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された
1つの第1のゲート電極を共有しており,前記第3の選択トランジスタ及び前記第4の選
択トランジスタは,それぞれ,前記半導体基板に形成された前記トレンチの両側壁部分に
沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された1つの第2の
ゲート電極を共有しており,前記第5の選択トランジスタ及び前記第6の選択トランジス
タは,それぞれ,前記半導体基板に形成された前記トレンチの両側壁部分に沿って向かい
合って形成され,前記トレンチの深さ方向に延びて形成された1つの第3のゲート電極を
共有しており,前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷
蓄積層と前記第2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,
且つ連続的に延びるワード線に電気的に接続しており,前記第1の電荷蓄積層及び前記第
2の電荷蓄積層は,それぞれ,シリコン,金属又は導電性物質のナノ結晶を含む絶縁層を
有し,且つ前記制御ゲートは,不純物がドープされたポリシリコン又は金属でなることを
特徴とする。
うにしてもよい。
ン型のトランジスタであるようにしてもよい。
層された第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモ
リセル列,前記第1のメモリセル列とビット線との間に接続された前記第1のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第1のビット線側スイッチ
部,及び前記第1のメモリセル列と共通ソース線との間に接続された前記第1のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第1のソース線側スイッ
チ部を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記第1の制
御ゲートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2の
NAND型メモリセル列,前記第2のメモリセル列と前記ビット線との間に接続された前
記第2のメモリセルトランジスタと実質的に同一構造でなる第2のビット線側スイッチ部
,及び前記第2のメモリセル列と前記共通ソース線との間に接続された前記第2のメモリ
セルトランジスタと実質的に同一構造でなる第2のソース線側スイッチ部を有する第2の
NAND型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって,前記第1のメモリセルトランジスタ及び前記第2のメモリ
セルトランジスタは,それぞれ,半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され,前記トレンチの深さ方向に延びて形成された前記第1の制御ゲー
トを共有しており,前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線
側スイッチ部のトランジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された第2
の制御ゲートを共有しており,前記第1のソース線側スイッチ部の前記トランジスタ及び
第2のソース線側スイッチ部の前記トランジスタは,それぞれ,前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延
びて形成された第3の制御ゲートを共有しており,前記第1,前記第2及び前記第3の制
御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第2のメ
モリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延びるワ
ード線,選択ゲート線にそれぞれ電気的に接続しており,前記第1の電荷蓄積層及び前記
第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜及び酸化珪素膜が順に積層され
てなり,且つ前記第1,前記第2及び前記第3の制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする。
うにしてもよい。
のトランジスタのいずれか一方のチャネル形成領域には,不純物がドープされているよう
にしてもよい。
層された第1のメモリセルトランジスタを複数個直列的に接続した第1のNAND型メモ
リセル列,前記第1のメモリセル列とビット線との間に接続された前記第1のメモリセル
トランジスタと実質的に同一構造でなるトランジスタを有する第1のビット線側スイッチ
部,及び前記第1のメモリセル列と共通ソース線との間に接続された前記第1のメモリセ
ルトランジスタと実質的に同一構造でなるトランジスタを有する第1のソース線側スイッ
チ部を有する第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記第1の制
御ゲートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2の
NAND型メモリセル列,前記第2のメモリセル列と前記ビット線との間に接続された前
記第2のメモリセルトランジスタと実質的に同一構造でなる第2のビット線側スイッチ部
,及び前記第2のメモリセル列と前記共通ソース線との間に接続された前記第2のメモリ
セルトランジスタと実質的に同一構造でなる第2のソース線側スイッチ部を有する第2の
NAND型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮
発性半導体記憶装置であって,前記第1のメモリセルトランジスタ及び前記第2のメモリ
セルトランジスタは,それぞれ,半導体基板に形成されたトレンチの両側壁部分に沿って
向かい合って形成され,前記トレンチの深さ方向に延びて形成された前記第1の制御ゲー
トを共有しており,前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線
側スイッチ部のトランジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側
壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延びて形成された第2
の制御ゲートを共有しており,前記第1のソース線側スイッチ部の前記トランジスタ及び
第2のソース線側スイッチ部の前記トランジスタは,それぞれ,前記半導体基板に形成さ
れたトレンチの両側壁部分に沿って向かい合って形成され,前記トレンチの深さ方向に延
びて形成された第3の制御ゲートを共有しており,前記第1,前記第2及び前記第3の制
御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第2のメ
モリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延びるワ
ード線,選択ゲート線にそれぞれ電気的に接続しており,前記第1の電荷蓄積層及び前記
第2の電荷蓄積層は,それぞれ,シリコン,金属又は導電性物質のナノ結晶を含む絶縁層
を有し,且つ前記第1,前記第2及び前記第3の制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなるようにしてもよい。
うにしてもよい。
のトランジスタのいずれか一方のチャネル形成領域には,不純物がドープされているよう
にしてもよい。
メモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し,1本のビット線ピ
ッチ2Fに2つのNAND型メモリセルユニットを形成することができ,不揮発性半導体
記憶装置のサイズの縮小化を実現できる。また,本発明の不揮発性半導体記憶装置による
と,従来の不揮発性半導体記憶装置のような浮遊ゲート(Floating Gate)を有していな
いので,不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く,従来問題
であった浮遊ゲート同士間のカップリングの影響を受けることが無く,また制御ゲート(
CG)のアスペクト比を小さくできる。また,本発明の不揮発性半導体記憶装置は,従来
のCMOSプロセスを適用することができ,従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに,本発明の不揮発性半導体記憶装置は,メモリトランジスタが浮遊ゲートを有して
いないので,不揮発性半導体記憶素子を劣化させる主要な原因である「ストレス誘起リー
ク電流(Stress-Induced Leakage Current : SILC)」を抑制することができ,またDrain
−Turn−Onを抑制することができる。
るトレンチ間で対向するメモリセルによる干渉が起きやすい。しかし,本発明の不揮発性
半導体記憶装置のNANDメモリセルアレイにおいては,選択ゲートトランジスタを用い
,トレンチの右又は左のみのNANDメモリセルユニットのセルアレイを選択し,溝の左
右のセルアレイを同時に選択しないので干渉が起こりにくい。そのためには,NANDメ
モリセルユニットのセルアレイのNANDメモリセルを,左右で,千鳥状にE/D化する
必要がある。つまり,隣接する溝の右と左が同時に選択されないように,選択ゲートトラ
ンジスタをE化する(EDEDEDEDと並ぶのであってEDDEEDDEとは並ばない
。)
さらに,ビット線シールドの読み出し(ビット線1本おき)をすれば,メモリセル間の干
渉は隣接するトレンチによって抑制される。この場合,選択ゲートトランジスタはEDD
EEDDEと並んでも構わない。
が示されている。以下,図1に基づいて,本実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイの接続関係について説明する。
線BLに対して,2つのNAND型メモリセルユニットND1及びND2が設けられてい
る。NAND型メモリセルユニットND1は,選択ゲートトランジスタSTr1及びST
r3と,16個のメモリセルトランジスタMTr1と,選択ゲートトランジスタSTr5
とを直列的に接続することにより構成されている。同様に,NAND型メモリセルユニッ
トND2は,選択ゲートトランジスタSTr2及びSTr4と,16個のメモリセルトラ
ンジスタMTr1と,選択ゲートトランジスタSTr6とを直列的に接続することにより
構成されている。なお,本実施形態においては,NAND型メモリセルユニットND1を
構成するメモリセルトランジスタMTr1及びNAND型メモリセルユニットND2を構
成するメモリセルトランジスタMTr2の数は,それぞれ16個としたが,32個又は6
4個等としてもよく,これに限定されるわけではない。
続されている。ここで,選択ゲートトランジスタSTr1及びSTr4は,ディプレッシ
ョン型(ノーマリー・オン型,図1においては“D”と表記)のMOSトランジスタであ
り,それ以外の選択ゲートトランジスタSTr2,STr3,STr5及びSTr6は,
エンハンスメント型(ノーマリー・オフ型,図1においては“E”と表記)のMOSトラ
ンジスタである。また,選択ゲートトランジスタSTr5及びSTr6のソース側は,共
通ソース線SLに接続されている。
STr2のゲート電極は共通に接続され,選択ゲート線SSL1に接続されている。各N
AND型メモリセルユニットND1,ND2の選択ゲートトランジスタSTr3及びST
r4のゲート電極は共通に接続され,選択ゲート線SSL2に接続されている。各NAN
D型メモリセルユニットND1,ND2におけるメモリセルトランジスタMTr1及びM
Tr2の制御ゲート(Control Gate;CG)は,それぞれ共通に接続され,
それぞれ対応するワード線WL0〜WL15に接続されている。各NAND型メモリセル
ユニットND1,ND2の選択ゲートトランジスタSTr5及びSTr6のゲート電極は
共通に接続され,選択ゲート線GSLに接続されている。
けるビット線側スイッチ部が構成され,このビット線側スイッチ部により2個1組のNA
ND型メモリセルユニットND1,ND2のうちの一方のNAND型メモリセルユニット
が選択される。また,選択ゲートトランジスタSTr5及びSTr6により本実施形態に
おけるソース線側スイッチ部が構成される。
ルユニットND1,ND2が複数アレイ状に配列されて1つのメモリセルアレイを構成し
ている。本実施形態においては,このメモリセルアレイを「NAND型メモリセルアレイ
」と言う。
メモリセルアレイの構造を説明する。
。図2においては,説明の便宜上,不透明な構成要素についても,下部の構成要素を説明
するために一部透明にして示している。図3(a)は,図2におけるワード線部分の上面
を模式的に示す図であり,図3(b)はそのA−A’線の断面図である。図4(a)は,
図2における選択ワード線部分の上面を模式的に示す図であり,図4(b)はそのB−B
’線の断面図である。図5(a)は,図2におけるビット線コンタクト部分の上面を模式
的に示す図であり,図5(b)はそのC−C’線の断面図である。図6(a)は,図2に
おける共通ソース線SLンタクト部分の上面を模式的に示す図であり,図6(b)はその
D−D’線の断面図である。
リセルユニットND1及びND2がそれぞれ形成されている。特に図2,図3及び図4に
示すように,このNAND型メモリセルユニットND1のメモリセルトランジスタMTr
1と,NAND型メモリセルユニットND2のメモリセルトランジスタMTr2とは,1
つのトレンチ領域14において向かい合う形で形成されている。また,NAND型メモリ
セルユニットND1の選択ゲートトランジスタSTr1と,NAND型メモリセルユニッ
トND2の選択ゲートトランジスタSTr2とは,1つのトレンチ領域14において向か
い合う形で形成されている。また,NAND型メモリセルユニットND1の選択ゲートト
ランジスタSTr3と,NAND型メモリセルユニットND2の選択ゲートトランジスタ
STr4とは,1つのトレンチ領域14において向かい合う形で形成されている。さらに
,NAND型メモリセルユニットND1の選択ゲートトランジスタSTr5と,NAND
型メモリセルユニットND2の選択ゲートトランジスタSTr6とは,1つのトレンチ領
域14において向かい合う形で形成されている。
P型ウェル13に形成したトレンチ領域14の側壁に形成された酸化珪素膜17と,窒化
珪素膜18と及び酸化珪素膜19を有している。また,これら対向して形成された2つの
メモリセルトランジスタMTr1及びMTr2は,共通の制御ゲート(CG)を1つ有し
ている。本実施形態においては,制御ゲート(CG)は,不純物をドープしたポリシリコ
ン20によって形成されている。本実施形態の不揮発性半導体記憶装置においては,制御
ゲート(CG)20にポリシリコンのような高抵抗材料を用いても,制御ゲート(CG)
20と接続するワード線WLに金属系の低抵抗材料(アルミニウム(Al),銅(Cu)
,タングステン・シリサイド(WSi)等)を用いればよく,制御ゲート(CG)とワー
ド線WLとを別々に形成することができる。なお,制御ゲート(CG)20とワード線W
Lとのコンタクト抵抗を小さくするために,制御ゲート(CG)20の上部は,不純物を
ドープして低抵抗化させておくとよい。
ンジスタMTr1及びMTr2は,それぞれ,P型ウェル,酸化珪素膜17,窒化珪素膜
18,酸化珪素膜19及びポリシリコン20によって構成されており,電荷蓄積層が酸化
珪素膜17,窒化珪素膜18及び酸化珪素膜19の積層構造によって形成された所謂「S
ONOS」構造を有している。本実施形態のメモリセルトランジスタMTr1及びMTr
2においては,窒化珪素膜18中に離散分布したSiNトラップに電荷が保持される。
直に延び,且つトレンチ領域14の水平方向に延びて形成されている。また,制御ゲート
(CG)20は,連続的に形成されたワード線WL0〜WL15(図3(b)においては
,ワード線WL0)に電気的に接続されている。なお,制御ゲート(CG)20とワード
線WL0〜WL15(この図3の場合,ワード線WL0)とのコンタクト抵抗を小さくす
るために,制御ゲート(CG)20の上部は,不純物をドープして低抵抗化させておくと
よい。また,制御ゲート(CG)20とワード線WL0〜WL15との間に更に別の膜(
例えば,不純物がドープされたポリシリコン等)を介して,制御ゲート(CG)20とワ
ード線WL0〜WL15とを電気的に接続するようにしてもよい。
ランジスタSTr1と,NAND型メモリセルユニットND2の選択ゲートトランジスタ
STr2は,1つのトレンチ領域14で向かい合う形で形成されている。対向して形成さ
れた2つの選択ゲートトランジスタSTr1及びSTr2は,それぞれ,側壁に形成され
た酸化珪素膜17と,共通のゲート電極(GE)とを有している。本実施形態においては
,この共通のゲート電極(GE)は,ポリシリコン22によって形成されている。選択ト
ランジスタゲートSTr1は,ディプレッション型のMOSトランジスタであるので,ト
レンチ領域14の側壁部分のP型ウェル13,つまり,チャネルが形成される領域にN型
不純物領域16が形成されている。
直に延び,且つトレンチ領域14の水平方向に延びて形成されている。また,共通のゲー
ト電極(GE)は,連続的に形成された選択ゲート線SSL1に電気的に接続されている
。本実施形態の不揮発性半導体記憶装置においては,ゲート電極(GE)22にはポリシ
リコンのような高抵抗材料を用いても,ゲート電極(GE)22と接続する選択ゲート線
SSL1に金属系の低抵抗材料(アルミニウム(Al),銅(Cu),タングステン・シ
リサイド(WSi)等)を用いればよく,ゲート電極(GE)22と選択ゲート線SSL
1とを別々に形成することができる。なお,ゲート電極(GE)22と選択ゲート線SS
L1とのコンタクト抵抗を小さくするために,ゲート電極(GE)22の上部は,不純物
をドープして低抵抗化させておくとよい。
ゲート電極(GE)22は選択ゲート線SSL2に電気的に接続されており,選択ゲート
トランジスタSTr5及びSTr6のゲート電極(GE)22は選択ゲート線GSLに電
気的に接続されている。
れぞれ,コンタクト領域28を介して,1つのプラグ状の金属層29に接続されており,
このプラグ状の金属層29はビット線BLに接続されている。
AND型メモリセルユニットND1の選択ゲートトランジスタSTr3及びNAND型メ
モリセルユニットND2の選択ゲートトランジスタSTr4は,1つのトレンチ領域14
で向かい合う形で形成されている。選択ゲートトランジスタSTr3及びSTr4につい
ては,選択ゲートトランジスタSTr4が,ディプレッション型のMOSトランジスタで
あるので,チャネルが形成される領域にN型不純物領域16が形成されている。この点を
除けば,選択ゲートトランジスタSTr3,STr4の構造は,上述した選択ゲートトラ
ンジスタSTr3,STr4と同様である。
図6に示すように,NAND型メモリセルユニットND1の選択ゲートトランジスタST
r5と,NAND型メモリセルユニットND2の選択ゲートトランジスタSTr6は,1
つのトレンチ領域14で向かい合う形で形成されている。選択ゲートトランジスタSTr
5及びSTr6の構成は,上述したエンハンスメント型の選択ゲートトランジスタSTr
2及びSTr3と同様である。
,コンタクト領域28を介して,連続的に形成された共通ソース線SLに接続されている
。
ロセスについて説明する。なお,図7乃至図10,図11乃至図14,図15乃至図18
,図19乃至図22,図23乃至図26,図27乃至図30,及び図31乃至図34は,
それぞれ,本実施形態の不揮発性半導体記憶装置における製造プロセスの過程を4つの部
分に分けて説明する図である。これら4つの部分に分けた図は,それぞれ,上述した図3
乃至図6に示す部分に相当する。即ち,図7,11,15,19,23,27,31は,
図3で示した部分に相当し,図8,12,16,20,24,28,32は,図4で示し
た部分に相当し,図9,13,17,21,25,29,33は,図5で示した部分に相
当し,また図10,14,18,22,26,30,34は,図6で示した部分に相当す
る。
モリセルN型ウェル12を形成する。続いて,このメモリセルN型ウェル12内に,メモ
リセルP型ウェル13を形成する。続いて,このメモリセルP型ウェル13の表面に,酸
化珪素膜15−1を30nmの厚さで形成する。この酸化珪素膜15−1は,例えば,CV
D(Chemical Vapor Deposition)法により形成する。その後,メモリセルP型ウェル1
3内に,トレンチ領域14を形成する。このトレンチ領域14は,例えば,フォトレジス
トをパターニングして,RIE(Reactive Ion Etching)をすることにより形成する。こ
のため,デザインルールをFとすると,トレンチ領域14の幅は1Fであり,トレンチ領
域14同士の間隔も1Fとなる。また,本実施形態においては,トレンチ領域14の深さ
を160nmとした。
形態においては,トレンチ領域14を形成する際に用いたフォトレジストを残存させたま
ま,CVD法により酸化珪素膜を堆積した後,このフォトレジストを剥離することにより
,トレンチ領域14底面に酸化珪素膜15−2を形成する。但し,酸化珪素膜15−1と
酸化珪素膜15−2とを同一工程で形成してもよい。この場合,上述した酸化珪素膜15
−1を形成する工程を省略し,トレンチ領域14を形成したフォトレジストを剥離した後
に,CVD法により酸化珪素膜を堆積することにより,酸化珪素膜15−1と酸化珪素膜
15−2を同時に形成すればよい。
ネル形成領域に,選択的に砒素(As)や燐(P)をイオン注入して,N型不純物領域1
6を形成する。本実施形態では,イオン注入する前にフォトレジストを全面的に塗布し,
選択ゲートトランジスタSTr1及びSTr4のゲート領域部分にフォトレジスト開口を
形成する。続いて,このフォトレジスト開口を通して,P型半導体基板11に対して垂直
方向+7°に傾きをつけて,イオン注入を斜めに行うことにより,トレンチ領域14の側
壁の片面のみに選択的にイオン注入を行うことができる。同様に,フォトレジスト開口を
通して,半導体基板11の垂直方向−7°に傾きをつけて,イオン注入を斜めに行うこと
により,トレンチ領域14の側壁のもう一方に選択的にイオン注入を行うことができる。
このようにN型不純物領域16を形成することにより,選択ゲートトランジスタST1及
びST4のしきい値電圧を負にすることができ,ディプレッション・モード化することが
できる。なお,このN型不純物領域16は,トレンチ領域を形成する前にイオン注入又は
熱拡散によって形成しておいてもよい。
珪素膜17を2.5nmの厚さで形成する。続いて,図11乃至図14に示すように,酸化
珪素膜17上に窒化珪素膜18を5.5nmの厚さで形成する。次に,図11乃至図14に
示すように,窒化珪素膜18上に酸化珪素膜19を4.0nmの厚さで形成する。これらの
酸化珪素膜17,酸窒化珪素膜18及び酸化珪素膜19は,例えば,CVD法や熱酸化法
によって形成すればよい。このようにして,P型ウェルに形成されたトレンチ領域14に
,酸化珪素膜17,窒化珪素膜18及び酸化珪素膜19を順に形成する。
16nmの厚さで堆積する。このポリシリコン20は,後にメモリトランジスタMTr1及
びMTr2の制御ゲート(CG)となる。なお,このポリシリコン20の上部に不純物を
ドープしたり,不純物をドープしたポリシリコンを堆積したりして,後に,ポリシリコン
20と電気的に接続する金属層(ワード線WL)とのコンタクト抵抗を小さくするように
してもよい。
BL方向に分離し,メモリトランジスタMTr1及びMTr2の制御ゲート(CG)を形
成する。この際,メモリトランジスタMTr1及びMTr2の制御ゲート(CG)となる
部分以外においては,酸化珪素膜17,窒化珪素膜18,酸化珪素膜19及びポリシリコ
ン20を除去する。具体的には,メモリトランジスタ領域の酸化珪素膜15−1の上の部
分に,ビット線BL方向にスリットを有するフォトレジストを形成し,このフォトレジス
トをマスクとして用いてRIEを行う。これにより,メモリトランジスタMTr1及びM
Tr2の制御ゲート(CG)を形成する。
る。この酸化珪素膜21は,例えば,CVD法により形成する。この酸化珪素膜は,メモ
リトランジスタ領域以外のトレンチ領域14の側壁を覆うように形成する。なお,この酸
化珪素膜21は熱酸化法によって形成してもよい。
5nmの厚さで堆積する。このポリシリコン22は,後に選択ゲートトランジスタSTr1
乃至STr6のゲート電極(GE)となる。なお,このポリシリコン22の上部に不純物
をドープしたり,不純物をドープしたポリシリコンを堆積したりして,後に,ポリシリコ
ン22と電気的に接続する金属層(選択ゲート線SSL1,SSL2,GSL)とのコン
タクト抵抗を小さくするようにしてもよい。
L方向に分離し,選択ゲートトランジスタSTr1乃至STr6のゲート電極(GE)を
形成する。この際,選択ゲートトランジスタSTr1乃至STr6のゲート電極(GE)
となる部分以外においては,ポリシリコン22及び酸化珪素膜21を除去する。具体的に
は,選択ゲートトランジスタ領域の酸化珪素膜15−1の上の部分に,ビット線BL方向
にスリットを有するフォトレジストを形成し,このフォトレジストをマスクとして用いて
RIEを行う。これにより,選択ゲートトランジスタSTr1乃至STr6のゲート電極
(GE)を形成する。なお,このポリシリコン22に代えて,タングステン等の金属を堆
積して,選択ゲートトランジスタSTr1乃至STr6のゲート電極(GE)を形成する
ようにしてもよい。
コン22の間に埋め込むように30nmの厚さで全体的に形成する。続いて,金属層を堆積
し,パターニングすることにより,ワード線WL0〜WL15及び選択ゲート線SSL1
,SSL2,GSLを形成する。このパターニングの前に金属層をCMP(Chemical Mec
hanical Polishing)で平坦化してもよい。また,金属層としては,タングステン・シリ
サイド(WSi),アルミニウム(Al),銅(Cu)等が用いられ,金属ではなく不純
物をドープしたポリシリコンを用いてもよい。具体的には,金属層をパターニングする際
には,ワード線WL0〜WL15方向にスリットを有するフォトレジストを形成する。こ
のフォトレジストをマスクとして用いて,金属層をRIEによりエッチングすることによ
り,ワード線WL0〜WL15と選択ゲート線SSL1,SSL2,GSLを形成する。
さらに,このフォトレジストをマスクとして用いて,層間絶縁膜23,酸化珪素膜19,
窒化珪素膜18及び酸化珪素膜17を順に,RIEによりエッチングする。これにより,
これらの膜がワード線WL0〜WL15方向に分離され,特に図27に示すように,P型
ウェル13とポリシリコン20でなる制御ゲート(CG)との間に,酸化珪素膜17,窒
化珪素膜18及び酸化珪素膜19が順に積層されてなるメモリトランジスタMTr1及び
MTr2が形成される。また,特に図28で示すように,N型不純物領域16とポリシリ
コン22でなるゲート電極(GE)との間に酸化珪素膜21が形成されてなる選択ゲート
トランジスタSTr1乃至STr6が形成される。
,メモリセルトランジスタMTr1及びMTr2と選択ゲートトランジスタSTr1〜S
Tr6のソース/ドレイン領域25を形成する。具体的には,フォトレジストを全面的に
塗布し,メモリトランジスタMTr1及びMTr2と選択ゲートトランジスタSTr1〜
STr6の側壁部分にフォトレジスト開口を形成する。続いて,このフォトレジストとワ
ード線WL0〜WL15と選択ゲート線SSL1,SSL2及びGSLとをマスクとして
用いて,半導体基板11の垂直方向+7°に傾きをつけて,イオン注入を斜めに行うこと
により,トレンチ領域14の図左側部分にソース/ドレイン領域25を形成する。次に,
半導体基板11の垂直方向−7°に傾きをつけて,イオン注入を斜めに行うことにより,
トレンチ領域14の図右側部分にソース/ドレイン領域25を形成する。これらの工程に
おいては,例えば,砒素(As)や燐(P)のN型不純物をイオン注入する。
積した後,ビット線BL及びソース線SLのコンタクト領域における層間絶縁膜26に開
口27を形成する。そして,ビット線BL及び共通ソース線SLのコンタクト領域28を
低抵抗化するために,図33及び図34に示すように,開口27を通して,トレンチ領域
14側壁部の両側に砒素(As)や燐(P)のN型不純物を再拡散させる。
ることにより,ビット線BL及びソース線SLのコンタクト領域部分に形成された開口2
7に金属層をプラグ状に埋め込み,図5に示す金属層29を形成し,且つ同金属層により
図6に示す共通ソース線SLを形成する。この金属層としては,例えば,タングステン(
W)が用いられる。続いて,層間絶縁膜30を全面的に堆積し,この層間絶縁膜30に開
口31を形成する。この開口31は,ビット線のコンタクト領域28と,ソース線のコン
タクト領域(図示せず)とに形成する。
BLとソース線SL(図示省略)とを形成する。ソース線は,図示していないが,複数カ
ラム毎,例えば,64カラム毎にビット線BLと平行に形成する。最後に,全体的に保護
膜33で覆うことにより,不揮発性半導体記憶装置を得ることができる。
作,書き込み動作に分けて説明する。本実施形態の不揮発性半導体記憶装置は,1本のビ
ット線BLを2つのNAND型メモリセルユニットND1及びND2で共通に用いている
ので,読み出しの際と書き込みの際に,選択ゲートトランジスタST1〜ST4を用いて
NAND型メモリセルユニットND1,ND2のいずれか一方を選択する必要がある。
を有しているので,消去動作はブロック単位で行う。1つのブロックは,ワード線WL0
〜WL15が共通接続されたメモリセルトランジスタMTr1及びMTr2により構成さ
れる。つまり,消去動作は,1つのブロック内の複数のNAND型メモリセルユニットの
メモリセルトランジスタMTr1及びMTr2に対して一括に行われる。
接地電位にする。このとき,非選択ブロックのワード線WL0〜WL15は,フローティ
ング状態にする。次に,21V,3msの消去パルスをP型ウェル13(バルク)に印加
する。その結果,選択ブロックでは,バルクとワード線WL0〜WL15との間に消去電
圧21Vが印加され,メモリトランジスタMTr1及びMTr2の窒化珪素膜18中に蓄
えられていた電子がFowler-Nordheim(FN)トンネル電流により,P型ウェル13側に抜
ける。このため,メモリセルトランジスタMTr1及びMTr2のしきい値電圧は,−3
V程度となる。
ランジスタMTr1及びMtr2は,1回の消去パルスで−3V程度に深く消去される。
一方,非選択ブロックにおいては,フローティング状態のワード線WL0〜WL15と,
21Vの消去電圧が印加されるP型ウェル13との容量カップリングにより,この消去パ
ルスの影響を受けない。フローティング状態のワード線WL0〜WL15には,種々の接
合容量,配線容量があるが,ワード線WL0〜WL15とP型ウェル13との間の容量が
全容量に対して支配的に大きい。このため,非選択ブロックにおいてFNトンネル電流が
流れるのを防止することができる。消去ベリファイでは,選択ブロック内のすべてのメモ
リセルトランジスタMTr1及びMTr2のしきい値電圧が−1V以下になったかどうか
が,判定される。
クにおける1本のワード線WL0〜WL15に接続されている範囲である。このため,読
み出し動作では,1ページ分のメモリセルトランジスタMTr1及びMTr2のうち選択
されたメモリトランジスタのセルデータが同時にページバッファのラッチ回路に転送され
,連続的に読み出される。
の動作は,R. Stewartらの“A High Density EPROM Cell and Array” in Symp. VLSI Ci
rcuits Dig. Tech. Papers, pp.89-90, June 1987“に記載されている。
旦,ビット線BLを0Vに設定し,選択ゲート線SSL1を0Vにし,選択ゲート線SS
L2を4.5Vにし,選択ゲート線GSLを4.5Vにする。これにより,図1における
選択ゲートトランジスタSTr3がオン状態となり,選択ゲートトランジスタSTr2が
オフ状態となる。このため,NAND型メモリセルユニットND1側が選択され,NAN
D型メモリセルユニットND2側が非選択になる。これとは逆にNAND型メモリセルユ
ニットND2側を選択する場合には,選択ゲート線SSL1を4.5Vにし,選択ゲート
線SSL2を0Vにすればよい。
WL15(WLiを除く)をパス電圧である4.5Vにする。本実施形態におけるメモリ
セルトランジスタMTr1(MTr2)の書き込み後(電荷蓄積後)のしきい値電圧は,
+2V程度であるので,NAND型メモリセルユニットND1内の非選択のメモリセルト
ランジスタMTr1は,パス・トランジスタとして働く。一方,0Vが印加されて選択さ
れたメモリセルトランジスタMTr1は,消去後(電荷未蓄積)の場合にのみ導通し,書
き込み後(電荷蓄積後)の場合は導通しない。このため,消去後(電荷未蓄積)の場合,
ビット線BLは選択されたメモリセルトランジスタMTr1を介して共通ソース線SLに
接地するパスを形成する。一方,書き込み後(電荷蓄積後)の場合,ビット線BLが接地
することなく,開放状態(オープン状態)のパスを形成する。
去後(電荷未蓄積)の状態を“1”とし,書き込み後(電荷蓄積後)の状態を“0”とす
る。但し,この“1”と“0”の関係は,逆であってもよい。
型メモリセルユニットND1を読み出しているビット線BLにおいては,負荷電流が共通
ソース線SLに垂れ流されるので,このビット線BLの電位は0.7V程度のローレベル
になる。一方,書き込み後(電荷蓄積後)のNAND型メモリセルユニットND1を読み
出しているビット線BLにおいては,負荷電流が共通ソース線SLに垂れ流されないので
,このビット線BLの電位は1.8V程度のハイレベルになる。このビット線BLの電位
をラッチ回路でセンスして保持する。なお,ここでは,NAND型メモリセルユニットN
D1側を選択した際の読み出し動作の例について説明したが,NAND型メモリセルユニ
ットND2側を選択した際の読み出し動作においても同様である。
がロードされる。“0”は書き込みを行うセルデータであり,メモリセルトランジスタM
Tr1,MTr2が電荷を蓄積することを意味する。“1”は書き込み禁止のセルデータ
であり,メモリセルトランジスタMTr1,MTr2が電荷を蓄積しないことを意味する
。書き込み動作は,すべての“0”のセルデータが書き込まれるまで繰り返される。
き込み期間の動作を図36に基づいて説明する。この図36は,この書き込み動作の書き
込み期間における各信号線の電圧関係を示すタイミングチャートである。
6に示すように,まず,時刻T1で選択ゲート線SSL1及びSSL2を,Vcc(=3
.5V)にし,“0”書き込みを行うビット線BL0と,“1”書き込みを行うビット線
BL1とを,Vcc(=3.5V)にする。これにより,選択ゲートトランジスタSTr
1〜STr4がオン状態になり,すべてのNAND型メモリセルユニットND1及びND
2のチャネル領域を予備電圧に充電する。
トトランジスタSTr2及びSTr3をオフ状態にする。続いて,時刻T3で“0”書き
込みを行うビット線BL0を,Vss(=0V)にする。次に,時刻T4で選択ゲート線
SSL2をVcc(=3.5V)にする。これにより,選択ゲートトランジスタSTr3
がオン状態になり,選択ゲートトランジスタST1がディプレッション型であるので,N
AND型メモリセルユニットND1のみが選択される。
0〜WL15(WLiを除く)をVpass(=10V)にする。これにより,“0”を
書き込むべきメモリセルトランジスタMTr1のチャネル形成領域は,ビット線BL0の
電圧(Vss)で接地され,メモリセルトランジスタMTr1に電荷が蓄積される。一方
,“1”を書き込むべきメモリセルトランジスタMTr1のチャネル形成領域は,ビット
線BL1の電圧(Vcc)によりフローティングハイになり,メモリセルトランジスタM
Tr1には電荷は蓄積されない。つまり,消去状態が保たれる。また,選択されなかった
NAND型メモリセルユニットND2のメモリセルトランジスタMTr2のチャネル形成
領域もフローティングハイになり,既存の状態が保たれる。
Vss(=0V)になり,ワード線WL0〜WL15がVss(=V)になる。
よそ8μsec程度である。また,時刻T4〜時刻T6が(2)実際の書き込み時間であ
り,およそ20μsec程度である。
ワード線放電時間と実際のベリファイ時間とで構成される。ワード線放電時間は,選択さ
れたワード線WLiの高電位が放電され,次の低いベリファイ電位の入力に備えるための
時間であり,およそ4μsec程度である。実際のベリファイ時間は,書き込みをしたメ
モリセルトランジスタMTr1又はMTr2のしきい値電圧が目標値以上に書き込まれた
か,つまり,窒化珪素膜18に電荷が蓄積されたかどうかをチェックする時間である。
トランジスタMTr1又はMTr2,つまり,必要十分なまでに窒化珪素膜18に電荷が
蓄積されたメモリセルトランジスタMTr1又はMTr2については,過書き込みを防止
する必要がある。このため,ページバッファにあるセルデータのラッチ回路が保持するデ
ータを,必要十分に書き込まれたメモリセルトランジスタMTr1又はMTr2について
は,“0”から“1”に変更する。これにより,書き込みが不十分なメモリセルトランジ
スタMTr1又はMTr2について再度書き込みを行うことになった場合に,すでに必要
十分な値になっているメモリセルトランジスタMTr1又はMTr2のしきい値電圧が,
さらに上昇してしまうのを防止する。
バッファのラッチ回路にはセルデータが保持され,選択したワード線WLiに0.7Vが
印加されることが異なる。この条件の下で,書き込みしたメモリセルトランジスタMTr
1又はMTr2のしきい値電圧が0.7Vを越えた時,すなわち,必要十分に書き込まれ
た時に,ページバッファのラッチ回路のデータを“0”から“1”に切り替える。書き込
み用のセルデータとして“1”がロードされたラッチ回路については,ベリファイ動作で
はラッチ回路のデータは“0”から“1”に変化するのみであるので,影響を受けない。
ッチ回路のデータがすべて“1”になるまで,又は,10サイクルの最大書き込み時間に
達するまで繰り返される。
ニットND1又はND2のチャネル形成領域に予備電圧を充電したが,図37に示すよう
に共通ソース線SL側から予備電圧を充電するようにしてもよい。この場合,時刻T11
〜T12の間,選択ゲート線GSLがVcc(=3.5V)になり,選択ゲートトランジ
スタSTr5及びSTr6がオン状態となる。また,この間,選択ゲート線SSL1及び
SSL2はVss(=0V)を維持するので,選択ゲートトランジスタSTr1〜STr
4はオフ状態となる。このため,メモリセルトランジスタMTr1又はMTr2のチャネ
ル形成領域に共通ソース線SLから予備電圧が供給され,充電される。
条件について説明する。上述したように,図1におけるNAND型メモリセルユニットN
D1が選択されたとすると,ビット線BL側の選択ゲートトランジスタSTr1及びST
r3は導通状態となり,ソース線SL側の選択ゲートトランジスタSTr5は非導通状態
となり,データを書き込むメモリセルトランジスタMTr1を有するビット線BL0は0
Vとなり,データの書き込み禁止のメモリセルトランジスタMTr1を有するビット線B
L1はVcc(=3.5V)となる。
ので,そのNAND型メモリセルユニットND1のチャネルは接地電位となる。データの
書き込み禁止のメモリセルトランジスタMTr1を有するビット線BL1はVcc(=3
.5V)となるので,そのNAND型メモリセルユニットND1のチャネルは予備充電さ
れる。選択されたワード線WLiに書き込み電圧Vpgmが入力され,選択されなかった
ワード線WL0〜WL15(WLiを除く)にパス電圧Vpass(=10V)が入力さ
れると,ワード線WL0〜WL15,酸化珪素膜/窒化珪素膜/酸化珪素膜,チャネル,
P型ウェル,それぞれを介した直列容量の結合により,チャネル容量は自動的に昇圧され
る。このように,選択されたブロック内の書き込み禁止のNAND型メモリセルユニット
ND1のチャネル電位は,ワード線とチャネルとの容量結合によって決定される。したが
って,書き込み禁止電位を十分に高くするためには,チャネルの初期充電を十分に行うこ
と,及びワード線WL0〜WL15のチャネル間の容量カップリング比を大きくすること
が重要となる。
ここで,Coxはワード線WL0〜WL15とチャネルとの間のゲート容量の総和であり
,CjはメモリセルトランジスタMTr1のソースとドレインの接合容量の総和である。
また,NAND型メモリセルユニットND1のチャネル容量とは,これらゲート容量の総
和Coxと,接合容量の総和Cjの合計となる。さらに,その他の容量である,選択ゲー
トトランジスタSTr1,STr3,STr5におけるソースのオーバラップ容量や,ビ
ット線BLとソース線SL及びドレインとの容量等は,全チャネル容量に比べて非常に小
さいため,ここでは無視している。
したトレンチ領域に2つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に
形成し,1本のビット線ピッチ2FにNAND型メモリセルユニットND1及びND2を
形成することができ,不揮発性半導体記憶装置のサイズの縮小化を実現できる。また,本
実施形態の不揮発性半導体記憶装置によると,従来の不揮発性半導体記憶装置のような浮
遊ゲート(Floating Gate)を有していないので,不揮発性半導体記憶装置のサイズの縮
小化を実現できるだけでは無く,従来問題であった浮遊ゲート同士間のカップリングの影
響を受けることが無く,また制御ゲート(CG)のアスペクト比を小さくできる。また,
本実施形態の不揮発性半導体記憶装置は,従来のCMOSプロセスを適用することができ
,従来の不揮発性半導体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能
な不揮発性記憶装置を実現することができる。さらに,本実施形態の不揮発性半導体記憶
装置は,メモリトランジスタが浮遊ゲートを有していないので,不揮発性半導体記憶素子
を劣化させる主要な原因である「ストレス誘起リーク電流(Stress-Induced Leakage Cur
rent : SILC)」を抑制することができ,またDrain−Turn−Onを抑制することができる。
施例の不揮発性半導体記憶装置は,メモリトランジスタだけではなく,選択ゲートトラン
ジスタにおいてもSONOS構造を有するトランジスタを採用している。なお,上述の実
施形態で説明した本発明の不揮発性半導体記憶装置と同様の構成要素については,同じ符
号を付しており,ここでは改めて説明しない場合がある。
されている。以下,図38に基づいて,本実施例に係る不揮発性半導体記憶装置のメモリ
セルアレイの接続関係について説明する。
線BLに対して,2つのNAND型メモリセルユニットND1及びND2が設けられてい
る。NAND型メモリセルユニットND1は,選択ゲートメモリトランジスタSMTr1
及びSMTr3と,32個のメモリセルトランジスタMTr1と,選択ゲートメモリトラ
ンジスタSMTr5とを直列的に接続することにより構成されている。同様に,NAND
型メモリセルユニットND2は,選択ゲートメモリトランジスタSTr2及びSTr4と
,32個のメモリセルトランジスタMTr1と,選択ゲートメモリトランジスタSMTr
6とを直列的に接続することにより構成されている。選択ゲートメモリトランジスタのう
ち,NAND型メモリセルユニットND1に接続されている選択ゲートメモリトランジス
タSMTr1のチャネル形成領域には,N型不純物が注入されている。
はなく,選択ゲートトランジスタもメモリトランジスタによって構成されている。なお,
本実施例においては,NAND型メモリセルユニットND1を構成するメモリセルトラン
ジスタMTr1及びNAND型メモリセルユニットND2を構成するメモリセルトランジ
スタMTr2の数は,それぞれ32個としたが,16個又は64個等としてもよく,これ
に限定されるわけではない。
に共通に接続されている。また,選択ゲートメモリトランジスタSMTr5及びSMTr
6のソース側は,共通ソース線SLに接続されている。
r1及びSMTr2のゲート電極は共通に接続され,選択ゲート線SSL1に接続されて
いる。各NAND型メモリセルユニットND1,ND2の選択ゲートメモリトランジスタ
SMTr3及びSMTr4のゲート電極は共通に接続され,選択ゲート線SSL2に接続
されている。各NAND型メモリセルユニットND1,ND2におけるメモリセルトラン
ジスタMTr1及びMTr2の制御ゲート(CG)は,それぞれ共通に接続され,それぞ
れ対応するワード線WL0〜WL31に接続されている。各NAND型メモリセルユニッ
トND1,ND2の選択ゲートメモリトランジスタSMTr5及びSMTr6のゲート電
極は共通に接続され,選択ゲート線GSLに接続されている。
り本実施例におけるビット線側スイッチ部が構成され,このビット線側スイッチ部により
2個1組のNAND型メモリセルユニットND1,ND2のうちの一方のNAND型メモ
リセルユニットが選択される。また,選択ゲートメモリトランジスタSMTr5及びSM
Tr6により本実施例におけるソース線側スイッチ部が構成される。
ルユニットND1及びND2が複数アレイ状に配列されて1つのメモリセルアレイを構成
している。
型メモリセルアレイの構造を説明する。
。図39においては,図2と同様,説明の便宜上,不透明な構成要素についても,下部の
構成要素を説明するために一部透明にして示している。図40(a)は,図39における
ワード線部分の上面を模式的に示す図であり,図40(b)はそのA−A’線の断面図で
ある。図41(a)は,図39における選択ワード線部分の上面を模式的に示す図であり
,図41(b)はそのB−B’線の断面図である。図42(a)は,図39におけるビッ
ト線コンタクト部分の上面を模式的に示す図であり,図42(b)はそのC−C’線の断
面図である。図43(a)は,図39における共通ソース線SLンタクト部分の上面を模
式的に示す図であり,図43(b)はそのD−D’線の断面図である。
メモリセルユニットND1及びND2がそれぞれ形成されている。特に図39,図40及
び図41に示すように,このNAND型メモリセルユニットND1のメモリセルトランジ
スタMTr1と,NAND型メモリセルユニットND2のメモリセルトランジスタMTr
2とは,1つのトレンチ領域14において向かい合う形で形成されている。また,NAN
D型メモリセルユニットND1の選択ゲートメモリトランジスタSMTr1と,NAND
型メモリセルユニットND2の選択ゲートメモリトランジスタSMTr2とは,1つのト
レンチ領域14において向かい合う形で形成されている。また,NAND型メモリセルユ
ニットND1の選択ゲートメモリトランジスタSMTr3と,NAND型メモリセルユニ
ットND2の選択ゲートメモリトランジスタSMTr4とは,1つのトレンチ領域14に
おいて向かい合う形で形成されている。さらに,NAND型メモリセルユニットND1の
選択ゲートメモリトランジスタSMTr5と,NAND型メモリセルユニットND2の選
択ゲートメモリトランジスタSMTr6とは,1つのトレンチ領域14において向かい合
う形で形成されている。選択ゲートメモリトランジスタのうち,NAND型メモリセルユ
ニットND1に接続されている選択ゲートメモリトランジスタSMTr1のチャネル形成
領域には,N型不純物が注入されており,N型不純物領域16が形成されている。このN
型不純物領域16は,上述の実施形態の不揮発性半導体記憶装置の製造と同様,トレンチ
領域14を形成した後,不純物を斜めイオン注入することにより形成してもよいし,トレ
ンチ領域14を形成する前にイオン注入又は熱拡散によって形成しておいてもよい。
リトランジスタSMTr1〜SMTr6は,それぞれ,P型ウェル13に形成したトレン
チ領域14の側壁に形成された酸化珪素膜17と,窒化珪素膜18と及び酸化珪素膜19
を有している。また,メモリセルトランジスタMTr1及びMTr2,ゲートメモリトラ
ンジスタSMTr1及びSMTr2,ゲートメモリトランジスタSMTr3及びSMTr
4,並びにゲートメモリトランジスタSMTr5及びSMTr6は,それぞれ,共通の制
御ゲート(CG)を1つ有している。本実施例においては,制御ゲート(CG)は,ポリ
シリコン20によって形成されている。本実施例の不揮発性半導体記憶装置においては,
制御ゲート(CG)20にポリシリコンのような高抵抗材料を用いても,制御ゲート(C
G)20と接続するワード線WL及び選択ゲート線SSL1,SSL2,GSLに金属系
の低抵抗材料(アルミニウム(Al),銅(Cu),タングステン・シリサイド(WSi
)等)を用いればよく,制御ゲート(CG)とワード線WLと選択ゲート線SSL1,S
SL2,GSLとを別々に形成することができる。なお,制御ゲート(CG)20とワー
ド線WL及び選択ゲート線SSL1,SSL2,GSLとのコンタクト抵抗を小さくする
ために,制御ゲート(CG)20の上部は,不純物をドープして低抵抗化させておくとよ
い。
ジスタMTr1及びMTr2は,それぞれ,P型ウェル,酸化珪素膜17,窒化珪素膜1
8,酸化珪素膜19及びポリシリコン20によって構成されており,電荷蓄積層が酸化珪
素膜17,窒化珪素膜18及び酸化珪素膜19の積層構造によって形成された「SONO
S」構造を有している。本実施例のメモリセルトランジスタMTr1及びMTr2におい
ては,窒化珪素膜18中に離散分布したSiNトラップに電荷が保持される。
説明した本発明の不揮発性半導体記憶装置と同様であるので,ここでは説明を省略する。
実施例の不揮発性半導体記憶装置は,書き込み動作を行う際,メモリセルトランジスタM
Tr1及びMTr2並びに選択ゲートメモリトランジスタSMTr1〜SMTr6の全て
を一旦消去状態とする。メモリセルトランジスタMTr1及びMTr2並びに選択ゲート
メモリトランジスタSMTr1〜SMTr6の全てを一旦消去状態とすると,それらのし
きい値電圧はそれぞれ負の値となり,選択ゲートメモリトランジスタSMTr1を除いた
全てのメモリトランジスタのしきい値は−3V程度となり,チャネル形成領域にN型不純
物領域が形成されている選択ゲートメモリトランジスタSMTr1のしきい値は−5V程
度となる。このように,選択ゲートメモリトランジスタSMTr1のしきい値だけが他の
メモリトランジスタよりも小さい状態とする。
リファイ動作を行う必要がない。
よって構成する場合には,予め,選択ゲートトランジスタに所定のデータ書き込みを行わ
なければならない。その方法は以下のとおり行う。すなわち,予め,SMTr1に相当す
る部分には十分な量の不純物を注入しておき,しきい値を下げておく。
MTr5及びSMTr6が同時にE型となる。しきい値の調整にはベリファイ動作が必要
であることは前述したとおりである。
行う。その方法は,ビット線に0Vを印加し,SSL1に一定の高電圧を印加することに
より行う。SMTr1とSMTr2のしきい値が同時に上昇するが,defaultの状
態でしきい値に大きな差があるため,SMTr2がE型化してもSMTr1はD型のまま
である。
高電圧パルスを印加する。すると,SMTr4のチャネル領域はSSL2線との容量カッ
プリングにより高電圧になり,したがってSMTr4のセルに対する書き込みは禁止され
る。一方で,SMTr3のチャネル領域はビット線BLと同じ0Vとされるので,SMT
r3には書き込みがなされる。この結果,SMTr3はE型化し,SMTr4はD型のま
まである。このようにして,図1と同様のしきい値を持った選択ゲートトランジスタを得
ることができる。
トトランジスタ(SMTr1〜SMTr6)はすべてD型(SMTr1はより深いD型)
になってしまうので,当該ブロックに対する書き込みの前に上記の動作を繰り返す必要が
ある。
たトレンチ領域に2つのメモリトランジスタ及び選択ゲートトランジスタを三次元的に形
成し,1本のビット線ピッチ2FにNAND型メモリセルユニットND1及びND2を形
成することができ,不揮発性半導体記憶装置のサイズの縮小化を実現できる。また,本実
施例の不揮発性半導体記憶装置によると,従来の不揮発性半導体記憶装置のような浮遊ゲ
ートを有していないので,不揮発性半導体記憶装置のサイズの縮小化を実現できるだけで
は無く,従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無く,
また制御ゲート(CG)のアスペクト比を小さくできる。また,本実施例の不揮発性半導
体記憶装置は,従来のCMOSプロセスを適用することができ,従来の不揮発性半導体記
憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現
することができる。さらに,本実施例の不揮発性半導体記憶装置は,メモリトランジスタ
が浮遊ゲートを有していないので,不揮発性半導体記憶素子を劣化させる主要な原因であ
るストレス誘起リーク電流(SILC)を抑制することができ,またDrain−Turn−Onを抑制
することができる。さらに,本実施例の不揮発性半導体記憶装置は,メモリセルトランジ
スタだけではなく,選択ゲートトランジスタにもメモリトランジスタを用いることによっ
て,メモリセルトランジスタと選択ゲートトランジスタとを同一プロセスで作製すること
ができ,またデータ書き込み後のビット毎ベリファイ動作を無くすことができる。
施例の不揮発性半導体記憶装置は,上述の実施形態及び図1乃至37で説明した本発明の
不揮発性半導体記憶装置において,メモリトランジスタの制御ゲート(CG)が金属であ
る,所謂「MONOS(Metal-Oxide-Nitride-Oxide-Silicon)」構造を有している。な
お,上述の実施例1で説明した本発明の不揮発性半導体記憶装置と同様の構成要素につい
ては,同じ符号を付しており,ここでは改めて説明しない場合がある。
施形態の図1に示す本発明の不揮発性半導体記憶装置と同様であるので,ここでは説明を
省略する。本実施例の不揮発性半導体記憶装置は,図1に示すとおり,NAND型メモリ
セルユニットND1及びNAND型メモリセルユニットND2を有している。本実施例の
不揮発性半導体記憶装置は,図1に示すようなNAND型メモリセルユニットND1,N
D2が複数アレイ状に配列されて1つのメモリセルアレイ(NAND型メモリセルアレイ
)を構成している。なお,本実施例においては,NAND型メモリセルユニットND1を
構成するメモリセルトランジスタMTr1及びNAND型メモリセルユニットND2を構
成するメモリセルトランジスタMTr2の数は,図38に示すとおり,それぞれ16個と
したが,これに限定されるわけではない。例えば,NAND型メモリセルユニットND1
を構成するメモリセルトランジスタMTr1及びメモリセルトランジスタMTr2の数を
,それぞれ32個又は64個等としてもよい。
型メモリセルアレイの構造を説明する。
。図45においては,説明の便宜上,不透明な構成要素についても,下部の構成要素を説
明するために一部透明にして示している。図46(a)は,本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり,図46(b)はそのA−A
’線の断面図である。なお,本実施例の不揮発性半導体記憶装置は,メモリセルトランジ
スタMTr1及びMTr2以外の部分については,上述の実施形態及び図1乃至37で説
明したものと同様の構成を有しているので,ここでは説明を省略する。
セルアレイは,1つのトレンチ領域14の側壁の両側にNAND型メモリセルユニットN
D1及びND2がそれぞれ形成されている。
て形成された2つのメモリセルトランジスタMTr1及びMTr2は,それぞれ,P型ウ
ェル13に形成したトレンチ領域14の側壁に形成された酸化珪素膜17と,窒化珪素膜
18と及び酸化珪素膜19を有している。また,これら対向して形成された2つのメモリ
セルトランジスタMTr1及びMTr2は,金属層からなる共通の制御ゲート(CG)4
0を1つ有している。本実施例においては,制御ゲート(CG)40には,タングステン
(W)を用いたが,他の金属(アルミニウム(Al),銅(Cu)等)を用いてもよい。
なお,本実施例においては,金属層でなる制御ゲート(CG)40がワード線(WL0〜
WL15)と直接接触するようにしたが,金属層でなる制御ゲート(CG)40とワード
線(WL0〜WL15)との間に,別の膜(例えば,不純物がドープされたポリシリコン
等)を介して,制御ゲート(CG)40とワード線WL0〜WL15とを電気的に接続す
るようにしてもよい。
Tr1及びMTr2は,それぞれ,P型ウェル,酸化珪素膜17,窒化珪素膜18,酸化
珪素膜19及び金属層40によって構成されており,電荷蓄積層が酸化珪素膜17,窒化
珪素膜18及び酸化珪素膜の積層構造によって形成された「MONOS」構造を有してい
る。本実施例のメモリセルトランジスタMTr1及びMTr2においては,窒化珪素膜1
8中に離散分布したSiNトラップに電荷が保持される。
装置と同様であるので,ここでは説明を省略する。
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し,1本のビット線
ピッチ2FにNAND型メモリセルユニットND1及びND2を形成することができ,不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また,本実施例の不揮発性半導体
記憶装置によると,従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で,不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く,従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く,また制御ゲート(CG
)のアスペクト比を小さくできる。また,本実施例の不揮発性半導体記憶装置は,従来の
CMOSプロセスを適用することができ,従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに,本実施例の不揮発性半導体記憶装置は,メモリトランジスタが浮遊ゲートを有して
いないので,不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流(SILC)を抑制することができ,またDrain−Turn−Onを抑制することができる。
施例の不揮発性半導体記憶装置は,上述の実施例1で説明した本発明の不揮発性半導体記
憶装置において,メモリトランジスタの制御ゲート(CG)が金属であるMONOS構造
を有している。なお,上述の実施例1及び図38乃至図43で説明した本発明の不揮発性
半導体記憶装置と同様の構成要素については,同じ符号を付しており,ここでは改めて説
明しない場合がある。
の図38に示す本発明の不揮発性半導体記憶装置と同様であるので,ここでは説明を省略
する。本実施例の不揮発性半導体記憶装置は,図38に示すとおり,NAND型メモリセ
ルユニットND1及びNAND型メモリセルユニットND2を有している。本実施例の不
揮発性半導体記憶装置は,図38に示すようなNAND型メモリセルユニットND1,N
D2が複数アレイ状に配列されて1つのメモリセルアレイ(NAND型メモリセルアレイ
)を構成している。なお,本実施例においては,NAND型メモリセルユニットND1を
構成するメモリセルトランジスタMTr1及びNAND型メモリセルユニットND2を構
成するメモリセルトランジスタMTr2の数は,図38に示すとおり,それぞれ32個と
したが,これに限定されるわけではない。例えば,NAND型メモリセルユニットND1
を構成するメモリセルトランジスタMTr1及びメモリセルトランジスタMTr2の数を
,それぞれ16個又は64個等としてもよい。
型メモリセルアレイの構造を説明する。
。図47においては,説明の便宜上,不透明な構成要素についても,下部の構成要素を説
明するために一部透明にして示している。図48(a)は,本実施例の不揮発性半導体記
憶装置におけるワード線部分の上面を模式的に示す図であり,図48(b)はそのA−A
’線の断面図である。図49(a)は,本実施例の不揮発性半導体記憶装置における選択
ワード線部分の上面を模式的に示す図であり,図49(b)はそのB−B’線の断面図で
ある。なお,その他の構成は,実施例1及び図38乃至図43で説明した構成と同様であ
るので,ここでは説明を省略する。
セルアレイは,上述の実施例1で説明した本発明の不揮発性半導体記憶装置と同様,1つ
のトレンチ領域14の側壁の両側には,NAND型メモリセルユニットND1及びND2
がそれぞれ形成されている。
セルトランジスタ(MTr1及びMTr2)だけではなく,選択ゲートトランジスタ(S
MTr1〜SMTr6)もメモリトランジスタによって構成されている。対向して形成さ
れた2つのメモリセルトランジスタMTr1及びMTr2は,それぞれ,P型ウェル13
に形成したトレンチ領域14の側壁に形成された酸化珪素膜17と,窒化珪素膜18と及
び酸化珪素膜19を有している。また,これら対向して形成された2つのメモリセルトラ
ンジスタMTr1及びMTr2並びに選択ゲートメモリトランジスタSMTr1〜SMT
r6は,金属層からなる共通の制御ゲート(CG)40を1つ有している。おり,本実施
例においては,制御ゲート(CG)40には,タングステン(W)を用いたが,他の金属
(アルミニウム(Al),銅(Cu)等を用いてもよい。なお,本実施例においては,金
属層40でなる制御ゲート(CG)がワード線(WL0〜WL15)又は選択ゲート線S
SL1,SSL2と直接接触するようにしたが,金属層でなる制御ゲート(CG)40と
ワード線(WL0〜WL15)又は選択ゲート線SSL1,SSL2との間に,別の膜(
例えば,不純物がドープされたポリシリコン等)を介して,制御ゲート(CG)40とワ
ード線WL0〜WL15又は選択ゲート線SSL1,SSL2とを電気的に接続するよう
にしてもよい。
ジスタMTr1及びMTr2並びに選択ゲートメモリトランジスタSMTr1〜SMTr
6は,それぞれ,P型ウェル,酸化珪素膜17,窒化珪素膜18,酸化珪素膜19及び金
属層40によって構成されており,電荷蓄積層が酸化珪素膜17,窒化珪素膜18及び酸
化珪素膜19の積層構造によって形成されたMONOS構造を有している。本実施例のメ
モリセルトランジスタMTr1及びMTr2においては,窒化珪素膜18中に離散分布し
たSiNトラップに電荷が保持される。
装置と同様であるので,ここでは説明を省略する。
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し,1本のビット線
ピッチ2FにNAND型メモリセルユニットND1及びND2を形成することができ,不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また,本実施例の不揮発性半導体
記憶装置によると,従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で,不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く,従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く,また制御ゲート(CG
)のアスペクト比を小さくできる。また,本実施例の不揮発性半導体記憶装置は,従来の
CMOSプロセスを適用することができ,従来の不揮発性半導体記憶装置で必要であった
プロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。さ
らに,本実施例の不揮発性半導体記憶装置は,メモリトランジスタが浮遊ゲートを有して
いないので,不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リーク
電流(SILC)を抑制することができ,またDrain−Turn−Onを抑制することができる。
施例の不揮発性半導体記憶装置は,上述の実施形態及び図1乃至37で説明した本発明の
不揮発性半導体記憶装置において,メモリトランジスタMTr1及びMTr2の窒化珪素
膜18の替わりに,金属,シリコン,その他の導電性物質のナノ結晶を含む絶縁層を用い
ている。なお,上述の実施形態及び図1乃至37で説明した本発明の不揮発性半導体記憶
装置と同様の構成要素については,同じ符号を付しており,ここでは改めて説明しない場
合がある。
けるワード線部分の上面を模式的に示す図であり,図50(b)はそのA−A’線の断面
図である。また図51は,図50のメモリセルトランジスタMTr1及びMTr2の部分
を拡大して示した図である。図50及び図51に示すように,本実施例においては,1つ
のトレンチに対向して形成された2つのメモリセルトランジスタMTr1及びMTr2は
,それぞれ,P型ウェル,酸化珪素膜17,ナノ結晶膜50,酸化珪素膜19及びポリシ
リコン20によって構成されている。本実施例においては,ナノ結晶膜50には,シリコ
ンのナノ結晶50−1を含む酸化珪素膜を用いた。本実施例のメモリセルトランジスタM
Tr1及びMTr2においては,このナノ結晶膜50−1中に離散分布したシリコンのナ
ノ結晶に電荷が保持される。
晶膜50を用いたが,コバルト(Co),タングステン(W),銀(Ag),金(Au),白
金(Pt)等の金属のナノ結晶又はその他の導電性物質のナノ結晶を用いてもよい。なお,
ナノ結晶は,「メタル・ナノ・ドット」や「ナノクリスタル」とも言う。
化珪素膜17,ナノ結晶膜50及び酸化珪素膜19の三層構造を採用したが,これらの三
層を連続的に形成し,シリコン,金属その他導電性物質のナノ結晶を含有する酸化珪素膜
等の絶縁膜の一層構造としてもよい。
制御ゲートの間に,窒化タングステン(WNx)のような膜を形成しても良い。
い。つまり,実施例1及び図39乃至図43で説明した本発明の不揮発性半導体記憶装置
において,窒化珪素膜18を本実施例のナノ結晶膜50に置き換えてもよい。
のメモリトランジスタ及び選択ゲートトランジスタを三次元的に形成し,1本のビット線
ピッチ2FにNAND型メモリセルユニットND1及びND2を形成することができ,不
揮発性半導体記憶装置のサイズの縮小化を実現できる。また,本実施例の不揮発性半導体
記憶装置によると,従来の不揮発性半導体記憶装置のような浮遊ゲートを有していないの
で,不揮発性半導体記憶装置のサイズの縮小化を実現できるだけでは無く,従来問題であ
った浮遊ゲート同士間のカップリングの影響を受けることが無く,また制御ゲート(CG
)のアスペクト比を小さくできる。また,本実施形態の不揮発性半導体記憶装置は,従来
のCMOSプロセスを適用することができ,従来の不揮発性半導体記憶装置で必要であっ
たプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
さらに,本実施形態の不揮発性半導体記憶装置は,メモリトランジスタが浮遊ゲートを有
していないので,不揮発性半導体記憶素子を劣化させる主要な原因であるストレス誘起リ
ーク電流(SILC)を抑制することができ,またDrain−Turn−Onを抑制することができる
。
不揮発性半導体素子で作製する場合は,そのヒューズをトレンチ内に形成した上記NAN
Dセルと同様の構造とすることができる。溝の長さは,NANDセルと比較して短くし,
場合によっては1ビット分の幅の溝内に1ビットのMONOS構造のセルを形成してもか
まわない。特に周辺回路が複雑化し,ヒューズが多数必要になる場合には,上記した構造
は周辺回路の小面積化に寄与する。
置の別の例について説明する。
係る不揮発性半導体記憶装置においては,1本のビット線BLに対して,選択ゲートトラ
ンジスタSTr7と,2個のメモリセルトランジスタMTr3と,選択ゲートトランジス
タSTr8とを直列的に接続することにより構成されている。なお,本実施例では,1本
のビット線に接続されているメモリセルトランジスタMTr3の数は2個としたが,これ
に限定されるわけではない。
ワード線部分の上面を模式的に示す図であり,図53(b)はそのA−A’線の断面図で
ある。
て階段状に形成された(円)柱状のシリコンを取り囲むように酸化珪素膜17,窒化珪素
膜18,酸化珪素膜19及びポリシリコン20が形成されているSGT(Surrounding Ga
te Transistor)型の不揮発性半導体記憶装置である。本実施例の不揮発性半導体記憶装
置においても,メモリセルトランジスタMTr3は,P型シリコン11,酸化珪素膜17
,窒化珪素膜18,酸化珪素膜19,ポリシリコン20が順に積層されたSONOS構造
を採る。
金属として,実施例1のようにMONOS構造を採用するようにしてもよい。また,本実
施例の不揮発性半導体記憶装置の窒化珪素膜18の替わりに,上述の実施例4で説明した
ナノ結晶膜50を用いてもよい。
遊ゲートを有していないので,不揮発性半導体記憶装置のサイズの縮小化を実現できるだ
けでは無く,従来問題であった浮遊ゲート同士間のカップリングの影響を受けることが無
く,また制御ゲート(CG)のアスペクト比を小さくできる。また,本実施例の不揮発性
半導体記憶装置は,従来のCMOSプロセスを適用することができ,従来の不揮発性半導
体記憶装置で必要であったプロセスよりも簡易なプロセスで高性能な不揮発性記憶装置を
実現することができる。さらに,本実施形態の不揮発性半導体記憶装置は,メモリトラン
ジスタが浮遊ゲートを有していないので,不揮発性半導体記憶素子を劣化させる主要な原
因であるストレス誘起リーク電流(SILC)を抑制することができ,またDrain−Turn−On
を抑制することができる。
である。例えば,上述した実施形態及び実施例においては,図1に示すように,NAND
型メモリセルユニットND1(ND2)のビット線BL側にビット線側スイッチ部として
選択ゲートトランジスタSTr1及びSTr3,(STr2,STr4)を2個設けて,
共通ソース線SL側にソース線側スイッチ部として選択ゲートトランジスタSTr5(S
Tr6)を1個設けたが,これらビット線側スイッチ部とソース線側スイッチ部とにおけ
る選択ゲートトランジスタの数を逆にしてもよい。すなわち,図56に示すように,NA
ND型メモリセルユニットND1(ND2)のビット線BL側にビット線側スイッチ部と
して選択ゲートトランジスタSTr10(STr11)を1個設けて,ソース線SL側に
ソース線側スイッチ部として選択ゲートトランジスタSTr12及びSTr14(STr
13及びSTr15)を2個設けてもよい。この場合,選択ゲートトランジスタSTr1
2(STr15)をディプレッション型とし,選択ゲートトランジスタSTr13(ST
r14)をエンハンスメント型とすればよい。さらに,図11に示すように,ビット線側
スイッチ部として2個の選択ゲートトランジスタSTr1及びSTr3(STr2及びS
Tr4)を設け,かつ,ソース線側スイッチ部として2個の選択ゲートトランジスタST
r12及びSTr14(STr13及びSTr15)を設けてもよい。
ンジスタにディプレッション型を用いることなく,NAND型メモリセルユニットND1
及びND2においてもビット線側スイッチ部とソース線側スイッチ部とのそれぞれに,エ
ンハンスメント型の選択ゲートトランジスタSTr20(STr21),STr5(ST
r6)をそれぞれ1個ずつ設けるようにすることも可能である。
置と比較して,サイズの縮小化を実現できる。また,従来の不揮発性半導体記憶装置のよ
うな浮遊ゲートを有していないので,不揮発性半導体記憶装置のサイズの縮小化を実現で
きるだけでは無く,従来問題であった浮遊ゲート同士間のカップリングの影響を受けるこ
とが無く,また制御ゲート(CG)のアスペクト比を小さくできる。また,従来のCMO
Sプロセスを適用することができ,従来の不揮発性半導体記憶装置で必要であったプロセ
スよりも簡易なプロセスで高性能な不揮発性記憶装置を実現することができる。
を実現することができるので,より安価で,小型且つ大容量の不揮発性半導体記憶装置が
実現できる。よって,本発明の不揮発性半導体記憶装置は,コンピュータを始めとし,デ
ィジタルカメラ,携帯電話,家電製品等の電子機器の記憶装置として用いることができる
。
12 N型ウェル
13 P型ウェル
15−1 酸化珪素膜
15−2 酸化珪素膜
17 酸化珪素膜
18 窒化珪素膜
19 酸化珪素膜
20 ポリシリコン
23 層間絶縁膜
26 層間絶縁膜
30 層間絶縁膜
33 保護膜
WL ワード線
BL ビット線
Claims (22)
- 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲ
ートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNA
ND型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜
及び酸化珪素膜が順に積層されてなり,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のNAND型メモリセルユニット及び前記第2のNAND型メモリセルユニット
は,同一のビット線に接続されていることを特徴とする請求項1又は2に記載の不揮発性
半導体記憶装置。 - 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット線との
間に接続された第1のビット線側スイッチ部,及び前記第1のメモリセル列と共通ソース
線との間に接続された第1のソース線側スイッチ部を有する第1のNAND型メモリセル
ユニットと,
第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトランジスタを複数
個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前記ビッ
ト線との間に接続された第2のビット線側スイッチ部,及び前記第2のメモリセル列と前
記共通ソース線との間に接続された第2のソース線側スイッチ部を有する第2のNAND
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜
及び酸化珪素膜が順に積層されてなり,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項4に記載の不揮発性半導体記憶装置。 - 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット線との
間に直列的に接続された第1及び第3の選択トランジスタでなる第1のビット線側スイッ
チ部,並びに前記第1のメモリセル列と共通ソース線との間に接続された第5の選択トラ
ンジスタでなる第1のソース線側スイッチ部を有する第1のNAND型メモリセルユニッ
トと,
第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトランジスタを複数
個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前記ビッ
ト線との間に直列的に接続された第2及び第4の選択トランジスタでなる第2のビット線
側スイッチ部,並びに前記第2のメモリセル列と前記共通ソース線との間に接続された第
6の選択トランジスタでなる第2のソース線側スイッチ部を有する第2のNAND型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記第1の選択トランジスタ及び前記第2の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第1のゲート電極を共有しており,
前記第3の選択トランジスタ及び前記第4の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第2のゲート電極を共有しており,
前記第5の選択トランジスタ及び前記第6の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第3のゲート電極を共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜
及び酸化珪素膜が順に積層されてなり,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項6に記載の不揮発性半導体記憶装置。 - 前記第1の選択トランジスタ及び前記第4の選択トランジスタは,ディプレッション型の
トランジスタであることを特徴とする請求項6又は請求項7に記載の不揮発性半導体記憶
装置。 - 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセルユニットと,第2の電荷蓄積層と前記制御ゲ
ートとが積層された第2のメモリセルトランジスタを複数個直列的に接続した第2のNA
ND型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性
半導体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリコン,金属又は導電
性物質のナノ結晶を含む絶縁層を有し,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項9に記載の不揮発性半導体記憶装置。 - 前記第1のNAND型メモリセルユニット及び前記第2のNAND型メモリセルユニット
は,同一のビット線に接続されていることを特徴とする請求項9又は10に記載の不揮発
性半導体記憶装置。 - 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット線との
間に接続された第1のビット線側スイッチ部,及び前記第1のメモリセル列と共通ソース
線との間に接続された第1のソース線側スイッチ部を有する第1のNAND型メモリセル
ユニットと,
第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトランジスタを複数
個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前記ビッ
ト線との間に接続された第2のビット線側スイッチ部,及び前記第2のメモリセル列と前
記共通ソース線との間に接続された第2のソース線側スイッチ部を有する第2のNAND
型メモリセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導
体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリコン,金属又は導電
性物質のナノ結晶を含む絶縁層を有し,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項12に記載の不揮発性半導体記憶装置。 - 第1の電荷蓄積層と制御ゲートとが積層された第1のメモリセルトランジスタを複数個直
列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット線との
間に直列的に接続された第1及び第3の選択トランジスタでなる第1のビット線側スイッ
チ部,並びに前記第1のメモリセル列と共通ソース線との間に接続された第5の選択トラ
ンジスタでなる第1のソース線側スイッチ部を有する第1のNAND型メモリセルユニッ
トと,
第2の電荷蓄積層と前記制御ゲートとが積層された第2のメモリセルトランジスタを複数
個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前記ビッ
ト線との間に直列的に接続された第2及び第4の選択トランジスタでなる第2のビット線
側スイッチ部,並びに前記第2のメモリセル列と前記共通ソース線との間に接続された第
6の選択トランジスタでなる第2のソース線側スイッチ部を有する第2のNAND型メモ
リセルユニットとがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶
装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された1つの前記制御ゲートを共有しており,
前記第1の選択トランジスタ及び前記第2の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第1のゲート電極を共有しており,
前記第3の選択トランジスタ及び前記第4の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第2のゲート電極を共有しており,
前記第5の選択トランジスタ及び前記第6の選択トランジスタは,それぞれ,前記半導体
基板に形成された前記トレンチの両側壁部分に沿って向かい合って形成され,前記トレン
チの深さ方向に延びて形成された1つの第3のゲート電極を共有しており,
前記制御ゲートは,前記第1のメモリセルトランジスタの前記第1の電荷蓄積層と前記第
2のメモリセルトランジスタの前記第2の電荷蓄積層との間に形成され,且つ連続的に延
びるワード線に電気的に接続しており,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリコン,金属又は導電
性物質のナノ結晶を含む絶縁層を有し,且つ前記制御ゲートは,不純物がドープされたポ
リシリコン又は金属でなることを特徴とする不揮発性半導体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項14に記載の不揮発性半導体記憶装置。 - 前記第1の選択トランジスタ及び前記第4の選択トランジスタは,ディプレッション型の
トランジスタであることを特徴とする請求項14又は15に記載の不揮発性半導体記憶装
置。 - 第1の電荷蓄積層と第1の制御ゲートとが積層された第1のメモリセルトランジスタを複
数個直列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット
線との間に接続された前記第1のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第1のビット線側スイッチ部,及び前記第1のメモリセル列と共通ソー
ス線との間に接続された前記第1のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第1のソース線側スイッチ部を有する第1のNAND型メモリセルユ
ニットと,
第2の電荷蓄積層と前記第1の制御ゲートとが積層された第2のメモリセルトランジスタ
を複数個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前
記ビット線との間に接続された前記第2のメモリセルトランジスタと実質的に同一構造で
なる第2のビット線側スイッチ部,及び前記第2のメモリセル列と前記共通ソース線との
間に接続された前記第2のメモリセルトランジスタと実質的に同一構造でなる第2のソー
ス線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された前記第1の制御ゲートを共有しており,
前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線側スイッチ部のトラ
ンジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され,前記トレンチの深さ方向に延びて形成された第2の制御ゲートを共有
しており,
前記第1のソース線側スイッチ部の前記トランジスタ及び第2のソース線側スイッチ部の
前記トランジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され,前記トレンチの深さ方向に延びて形成された第3の制御ゲー
トを共有しており,
前記第1,前記第2及び前記第3の制御ゲートは,前記第1のメモリセルトランジスタの
前記第1の電荷蓄積層と前記第2のメモリセルトランジスタの前記第2の電荷蓄積層との
間に形成され,且つ連続的に延びるワード線,選択ゲート線にそれぞれ電気的に接続して
おり,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,酸化珪素膜,窒化珪素膜
及び酸化珪素膜が順に積層されてなり,且つ前記第1,前記第2及び前記第3の制御ゲー
トは,不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項17に記載の不揮発性半導体記憶装置。 - 前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には,不純物がドープされていることを特徴
とする請求項18に記載の不揮発性半導体記憶装置。 - 第1の電荷蓄積層と第1の制御ゲートとが積層された第1のメモリセルトランジスタを複
数個直列的に接続した第1のNAND型メモリセル列,前記第1のメモリセル列とビット
線との間に接続された前記第1のメモリセルトランジスタと実質的に同一構造でなるトラ
ンジスタを有する第1のビット線側スイッチ部,及び前記第1のメモリセル列と共通ソー
ス線との間に接続された前記第1のメモリセルトランジスタと実質的に同一構造でなるト
ランジスタを有する第1のソース線側スイッチ部を有する第1のNAND型メモリセルユ
ニットと,
第2の電荷蓄積層と前記第1の制御ゲートとが積層された第2のメモリセルトランジスタ
を複数個直列的に接続した第2のNAND型メモリセル列,前記第2のメモリセル列と前
記ビット線との間に接続された前記第2のメモリセルトランジスタと実質的に同一構造で
なる第2のビット線側スイッチ部,及び前記第2のメモリセル列と前記共通ソース線との
間に接続された前記第2のメモリセルトランジスタと実質的に同一構造でなる第2のソー
ス線側スイッチ部を有する第2のNAND型メモリセルユニットとがアレイ状に配列され
たメモリセルアレイを有する不揮発性半導体記憶装置であって,
前記第1のメモリセルトランジスタ及び前記第2のメモリセルトランジスタは,それぞれ
,半導体基板に形成されたトレンチの両側壁部分に沿って向かい合って形成され,前記ト
レンチの深さ方向に延びて形成された前記第1の制御ゲートを共有しており,
前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線側スイッチ部のトラ
ンジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側壁部分に沿って向か
い合って形成され,前記トレンチの深さ方向に延びて形成された第2の制御ゲートを共有
しており,
前記第1のソース線側スイッチ部の前記トランジスタ及び第2のソース線側スイッチ部の
前記トランジスタは,それぞれ,前記半導体基板に形成されたトレンチの両側壁部分に沿
って向かい合って形成され,前記トレンチの深さ方向に延びて形成された第3の制御ゲー
トを共有しており,
前記第1,前記第2及び前記第3の制御ゲートは,前記第1のメモリセルトランジスタの
前記第1の電荷蓄積層と前記第2のメモリセルトランジスタの前記第2の電荷蓄積層との
間に形成され,且つ連続的に延びるワード線,選択ゲート線にそれぞれ電気的に接続して
おり,
前記第1の電荷蓄積層及び前記第2の電荷蓄積層は,それぞれ,シリコン,金属又は導電
性物質のナノ結晶を含む絶縁層を有し,且つ前記第1,前記第2及び前記第3の制御ゲー
トは,不純物がドープされたポリシリコン又は金属でなることを特徴とする不揮発性半導
体記憶装置。 - 前記第1の電荷蓄積層と前記第2の電荷蓄積層とは,連続した同一の層からなることを特
徴とする請求項20に記載の不揮発性半導体記憶装置。 - 前記第1のビット線側スイッチ部のトランジスタ及び第2のビット線側スイッチ部のトラ
ンジスタのいずれか一方のチャネル形成領域には,不純物がドープされていることを特徴
とする請求項21に記載の不揮発性半導体記憶装置。
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