JP3651689B2 - Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、特にＮＡＮＤ型ＥＥＰＲＯＭのセル構造の改良に関する。
【０００２】
【従来の技術】
従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構造について説明する。
図２１（ａ）〜（ｃ）は、従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構造を示している。なお、同図（ａ）は、当該セル構造の平面図、同図（ｂ）は、同図（ａ）のＩ−Ｉ´線に沿う断面図、同図（ｃ）は、同図（ａ）のII−II´線に沿う断面図である。
【０００３】
図２１（ａ）〜（ｃ）において、第一導電型の半導体基板１１上には、第二導電型のウエル１２が形成されている。ウエル１２上には、素子分離絶縁膜１３が形成されている。素子領域の一部には、トンネル酸化膜１４が形成されている。トンネル酸化膜１４上には、フロ−ティングゲ−トとして機能する第一のポリシリコン電極１５が形成されている。第一のポリシリコン電極１５上には、絶縁膜１６が形成されている。絶縁膜１６上には、ワ−ド線及びコントロ−ルゲ−トとして機能する第二のポリシリコン電極１７が形成されている。さらに、素子領域において各々の第一のポリシリコン電極１５の間には、ソ−ス・ドレイン拡散層１８が形成されている。
【０００４】
一個のセルは、一点破線Ａで囲んだ部分から構成され、複数個（例えば１０個）のセルが直列接続されている。両端にあるセル２０は、選択ゲ−トとしての機能を果たすものである。従って、当該セル２０の第一のポリシリコン電極１５と第二のポリシリコン電極１７は、図示しない配線によって短絡されている。
【０００５】
選択ゲ−ト（セル２０）の間にある複数個（例えば８個）のセル２１は、各々が１ビット分の記憶を蓄えることができる実際のセルである。ビット線１９は、一端側にある選択ゲ−ト（セル２０）の拡散層１８に接続されている。このようなセル構造において、一般に、ビット線１９に接続するセル２０側は、ドレイン側と呼ばれる。
【０００６】
【発明が解決しようとする課題】
上記ＮＡＮＤ型ＥＥＰＲＯＭのセル構造は、半導体基板上における単位面積当りのセル数（ビット数）を向上させるものとして期待されるものである。
しかし、半導体記憶装置における集積度の向上は止まるところを知らず、次世代における集積度を達成するためのセル構造が要望されている。
【０００７】
本発明は、上記要望に鑑みてなされたもので、その目的は、写真蝕刻技術の改善にたよることなく、次世代における集積度を達成することが可能なＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のＮＡＮＤ型不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成される半導体柱と、前記半導体柱に複数段を形成する素子分離絶縁膜と、前記素子分離絶縁膜の間であって、前記複数段のうち最上段と最下段にそれぞれ形成される選択ゲ−トと、前記最上段と最下段の間の各段にそれぞれ形成されるメモリセルと、前記素子分離絶縁膜の各段に対応する前記半導体柱の側壁に形成されるソース・ドレイン拡散層と、前記半導体基板中に形成され、前記最下段の選択ゲートのソース・ドレイン拡散層に接続されるソース拡散層と、前記半導体柱の最上部に形成され、前記最上段の選択ゲートのソース・ドレイン拡散層に接続されるドレイン拡散層と、前記選択ゲート及び前記メモリセルを覆う層間絶縁膜とを備える。
【０００９】
前記選択ゲ−トは、前記半導体柱の側壁に第一の絶縁膜を介して形成される第一の導電膜を有する。前記メモリセルは、前記半導体柱の側壁にトンネル絶縁膜を介して形成され、フロ−ティングゲ−トとして機能する第二の導電膜、及び前記第二の導電膜上に第二の絶縁膜を介して形成され、コントロ−ルゲ−トとして機能する第三の導電膜を有する。そして、前記第一の絶縁膜と前記第二の絶縁膜、及び前記第一の導電膜と前記第三の導電膜は、それぞれ同一の材料から構成されている。
【００１０】
前記フロ−ティングゲ−トとして機能する第二の導電膜は、各段において、前記半導体柱を取り巻くリング状に形成されている。
前記素子分離絶縁膜の間であって、前記複数段のうち最上段と最下段の高さは、その最上段と最下段の間の各段の高さよりも高くなるように構成されている。その結果、前記選択ゲ−トのゲ−ト長は、前記メモリセルのゲ−ト長よりも長くなっている。
【００１１】
前記素子分離絶縁膜の各段に形成されるソ−ス・ドレイン拡散層は、それぞれリング状に形成される。
【００１２】
前記半導体柱は、前記半導体基板上に行列状に複数形成され、行方向の半導体柱における当該ドレイン拡散層に共通に接続するビット線を有する。
前記半導体柱は、前記半導体基板上に行列状に複数形成され、前記複数段を構成する素子分離絶縁膜の各段は、列方向の半導体柱に共通して棚状に形成される。前記選択ゲ−トの第一の導電膜及び前記コントロ−ルゲ−トとして機能する第三の導電膜は、それぞれ列方向の半導体柱に共通し、かつ、各段において、それぞれ列方向に帯状に形成されている。
【００１３】
前記選択ゲートの第一の導電膜及び前記コントロールゲートとして機能する第三の導電膜は、それらの列方向の端部において階段状にずらされて形成され、その階段状の部分にそれぞれのコンタクト部が設けられている。
【００１４】
本発明のＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、まず、第一の工程として、半導体基板上に第一の絶縁膜を形成し、前記第一の絶縁膜上に第二の絶縁膜を形成する。次に、第二の工程として、前記第二の絶縁膜上に、少なくとも１回以上、次の (i)，(ii)の工程、即ち、 (i) 第三の絶縁膜を形成する工程、及び、(ii) 前記第三の絶縁膜上に第四の絶縁膜を形成する工程、を繰り返し実行することにより得られる積層膜を形成する。次に、第三の工程として、前記積層膜上に第五の絶縁膜を形成し、前記第五の絶縁膜上に第六の絶縁膜を形成する。次に、第四の工程として、前記第六の絶縁膜上に第七の絶縁膜を形成し、前記第七の絶縁膜上に第八の絶縁膜を形成する。次に、第五の工程として、前記第八の絶縁膜の表面から前記半導体基板まで達する行列状の複数の穴を形成する。次に、第六の工程として、選択エピタキシャル成長法により、各々の穴内に、半導体を成長させ、行列状の半導体柱を形成する。次に、第七の工程として、前記第一乃至第八の絶縁膜からなる多層膜をエッチングし、半導体柱の各列の間であって、列方向に伸びるストライプ状の溝を形成する。次に、第八の工程として、前記第二、第四、第六及び第八の絶縁膜を選択的にエッチングすることにより、残存した前記第一、第三、第五及び第七の絶縁膜であって、列方向の半導体柱に支えられた複数段の棚状のものを形成する。次に、第九の工程として、前記複数段のうち、前記第一の絶縁膜と前記第三の絶縁膜の間の最下段及び前記第五の絶縁膜と前記第七の絶縁膜の間の最上段に選択ゲ−トを形成し、前記最下段と最上段の間の各段にメモリセルを形成するものである。
【００１５】
前記第一の工程は、前記第二の絶縁膜の列方向の端部を部分的にエッチングする工程を有し、前記第二の工程は、少なくとも１回以上、前記 (i)，(ii)の工程及び (iii) 前記第四の絶縁膜の列方向の端部を部分的にエッチングする工程を繰り返し実行するものであり、前記第三の工程は、前記第六の絶縁膜の列方向の端部を部分的にエッチングする工程を有し、前記第四の工程は、前記第八の絶縁膜の列方向の端部を部分的にエッチングする工程を有している。そして、前記列方向の端部では、前記第二、第四、第六及び第八の絶縁膜は、階段状にずらされて形成されるものである。
【００１６】
前記第五の工程と前記第六の工程の間に、以下の工程を含んでいる。まず、等方性エッチングにより、各穴内の前記第一、第三、第五及び第七の絶縁膜を所定量だけエッチングし、後退部を形成する。次に、等方性エッチングにより、各穴内の前記第二、第四、第六及び第八の絶縁膜を所定量だけエッチングし、前記後退部を拡張する。次に、前記後退部を含む前記各穴の側壁に第九の絶縁膜を形成する。次に、前記第九の絶縁膜上に、前記後退部を埋め込み、不純物を含む第十の絶縁膜を形成する。次に、等方性エッチングにより、前記第九及び第十の絶縁膜を前記各穴内の後退部にのみ残存させる。
【００１７】
また、前記第六の工程と前記第七の工程の間に、熱処理を行い、前記第十の絶縁膜中の不純物を当該半導体柱の側壁に拡散させ、各半導体柱の側壁にリング状のソ−ス・ドレイン領域を形成する工程を含んでいる。
【００１８】
前記第二及び第六の絶縁膜の膜厚は、前記第四の絶縁膜の膜厚よりも大きく設定されている。そして、前記第九の工程は、以下の工程を含んでいる。まず、各半導体柱の側壁に第十一の絶縁膜を形成する。次に、全面に、第一の導電膜を形成する。次に、等方性エッチングにより、前記第十一の絶縁膜及び前記第一の導電膜を所定量だけエッチングし、前記第十一の絶縁膜及び前記第一の導電膜を前記最下段と最上段を除く各段にのみ残存させ、前記最下段と最上段を除く各段にのみ当該半導体柱を取り巻くリング状のフロ−ティングゲ−トを形成する。次に、全面に、第十二の絶縁膜を形成する。次に、全面に、第二の導電膜を形成する。次に、等方性エッチングにより、前記第二の導電膜を所定量だけエッチングし、当該第二の導電膜を、前記複数段を構成する前記第一、第三、第五及び第七の絶縁膜からなる素子分離絶縁膜の間の各段に残存させ、前記最下段と最上段に列方向に伸びる帯状の選択ゲ−ト線を形成し、前記最下段と最上段の間の各段に列方向に伸びる帯状のワ−ド線を形成する。
【００１９】
前記第一の工程の前に、前記半導体基板中にソ−ス領域を形成する工程を有している。また，前記第九の工程の後に、各半導体柱の最上部にドレイン領域を形成する工程と、行方向の半導体柱のドレイン拡散層に接続するビット線を形成する工程と有している。
【００２０】
【作用】
上記構成によれば、半導体基板上には半導体柱が形成されている。従って、従来、平面的に形成されていたメモリセルを、当該半導体柱の側壁に立体的に形成することができる。これにより、従来に比べ、格段に、集積度の向上（単位面積当りのセル数の増大）を図ることができ、写真蝕刻技術の改善にたよることなく、次世代におけるＬＳＩに貢献することができる。
【００２１】
また、当該セル構造を提供するにあたっては、半導体柱を利用することにより、自己整合的な工程を達成することができるため、簡単に、上記構造を提供できる。しかも、製造工程中、等方性エッチングが主として用いられるため、加工も行い易い。
【００２２】
【実施例】
以下、図面を参照しながら、本発明のＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法について詳細に説明する。
まず、本発明の例に係わるＮＡＮＤ型ＥＥＰＲＯＭについて説明する。
【００２３】
図１〜図３は、本発明の一実施例に係わるＮＡＮＤ型ＥＥＰＲＯＭのセル構造を示すものである。なお、図１は、当該セル構造の平面図、図２は、図１のIII −III ´線に沿う断面図、図３は、図１のIV−IV´線に沿う断面図である。
【００２４】
第一導電型の半導体基板３１上には、第一導電型の半導体柱３２が形成されている。この半導体柱３２は、例えば半導体基板３１上に行列状に形成される。また、半導体柱３２の形状は、図示するように角柱であってもよいし、又は円柱であってもよい。
【００２５】
半導体柱３２には、この半導体柱３２を複数段に分ける素子分離絶縁膜２５が形成されている。この複数段を構成する素子分離絶縁膜２５の各段は、列方向の半導体柱３２に共通して棚状に形成されている。
【００２６】
半導体柱３２の側壁であって、素子分離絶縁膜２５の各段には、それぞれ１個のセルが形成されている。なお、一つの半導体柱３２には、複数個（例えば１１個）のセルが直列接続される。
【００２７】
素子分離絶縁膜２５の各段のうち、最上段と最下段に形成されるセルは、選択ゲ−ト３３−１，３３−２である。選択ゲ−ト３３−１，３３−２は、それぞれ半導体柱３２の側壁に絶縁膜３４を介して形成されるポリシリコン電極３５を有している。このポリシリコン電極３５は、例えばワ−ド線が延在する方向にある半導体柱３２の最下段又は最上段の選択ゲ−トに共通しており、かつ、各段において、それぞれ列方向に帯状に形成されている。
【００２８】
ポリシリコン電極３５の列方向の端部の所定の箇所には、コンタクト部３６が形成されている。なお、図４（ａ）は、選択ゲ−トのポリシリコン電極３５のみを取り出して示すものである。
【００２９】
半導体柱３２の側壁において、選択ゲ−ト３３−１，３３−２が形成される最下段及び最上段の間の各段にあるセルは、各々が１ビット分の記憶を蓄えることができるメモリセル３７−１〜３７−９である。本実施例では、メモリセル３７−１〜３７−９は、半導体柱３２の側壁に９個形成されているが、この個数は任意に決めることができるものである。
【００３０】
メモリセル３７−１〜３７−９は、各々が半導体柱３２の側壁に絶縁膜（トンネル酸化膜）３８を介して形成されるポリシリコン電極３９を有している。このポリシリコン電極３９の形状は、半導体柱３２を取り囲むリング状である。ポリシリコン電極３９は、フロ−ティングゲ−トとしての機能を果たすものである。
【００３１】
各々のメモリセル３７−１〜３７−９のポリシリコン電極３９上には、絶縁膜４０を介してポリシリコン電極４１が形成されている。このポリシリコン電極４１は、ワ−ド線及びコントロ−ルゲ−トとして機能するものである。ポリシリコン電極４１は、最下段及び最上段の間の各段において、それが延在する方向にある半導体柱３２の各段のメモリセルに共通しており、かつ、列方向に帯状に形成されている。
【００３２】
ポリシリコン電極４１の列方向の端部は、階段状に形成されており、その階段状の部分における所定の箇所には、コンタクト部４２が形成されている。なお、図４（ｂ）は、一つのポリシリコン電極（ワ−ド線）４１のみを取り出して示すものである。
【００３３】
各々のポリシリコン電極３５，３９の間には、第二導電型のソ−ス・ドレイン拡散層４３が形成されている。最下段の選択ゲ−ト３３−２の拡散層４３は、半導体基板３１中に形成された第二導電型のソ−ス拡散層４４に接続されている。半導体柱３２の最上部には、第二導電型のドレイン拡散層４５が形成されている。このドレイン拡散層４５は、最上段の選択ゲ−ト３３−１の拡散層となっている。
【００３４】
半導体柱３２は、絶縁膜４６によって完全に覆われており、絶縁膜４６の表面は平坦になっている。絶縁膜４６には、半導体柱３２の最上部にあるドレイン拡散層４５に達するコンタクトホ−ル４７が形成されている。ビット線４８は、絶縁膜４６上に形成され、コンタクトホ−ル４７を介してドレイン拡散層４５に接続されている。また、ビット線４８は、ワ−ド線であるポリシリコン電極４１に直交して配線され、かつ、行方向の半導体柱３２のドレイン拡散層４５に共通して接続されている。
【００３５】
選択ゲ−トのポリシリコン電極３５及びメモリセルのポリシリコン電極４１は、半導体基板３１上に絶縁膜４９を介して積層されている。そこで、図１及び図３に示すように、これらポリシリコン電極３５，４１は、その端部において階段状となるように構成されている。従って、絶縁膜４６に、各々のポリシリコン電極３５，４１に達するコンタクトホ−ル５０を設けることができ、配線材料５１を各々のポリシリコン電極３５，４１に接続することができる。なお、５２は、フィ−ルド絶縁膜である。
【００３６】
上記構成によれば、ＮＡＮＤ型ＥＥＰＲＯＭの各々のメモリセルは、半導体基板に対して垂直方向に伸びた半導体柱に形成されている。従って、従来の半導体基板に平面的にメモリセルが形成されていた場合に比べ、格段に高集積化（単位面積当りのセル数の向上）を図ることができる。
【００３７】
次に、上記ＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。
デ−タの消去時には、例えば選択ゲ−トのポリシリコン電極３５及びメモリセルのポリシリコン電極４１にそれぞれ接地電位（０Ｖ）を印加する。また、半導体基板３１及び半導体柱３２に正の高電位を印加する。これにより、リング状のポリシリコン電極３９の電子が絶縁膜（トンネル酸化膜）３８を介して半導体柱３２へ抜け（Ｆ−Ｎトンネリング現象）、メモリセルの閾値Ｖｔｈが負になる。
【００３８】
デ−タ“１”の書込み時には、ビット線４８には１０Ｖを印加する。また、選択した（デ−タを書き込む）メモリセルのポリシリコン電極４１には２０Ｖを印加し、非選択の（デ−タを書き込まない）メモリセルのポリシリコン電極４１には１０Ｖを印加する。また、最下端（ソ−ス側）の選択ゲ−ト３３−２のポリシリコン電極３５には接地電位（０Ｖ）を印加し、最上端（ドレイン側）の選択ゲ−ト３３−１のポリシリコン電極３５には１２Ｖを印加する。
【００３９】
これにより、選択したメモリセルのチャネルとポリシリコン電極（コントロ−ルゲ−ト）４１の間の電圧は、約１３Ｖとなる。従って、電子は、半導体柱３２から選択したメモリセルのポリシリコン電極（フロ−ティングゲ−ト）３９へ注入され難く、メモリセルの閾値Ｖｔｈは、負のままに保たれる。
【００４０】
デ−タ“０”の書込み時には、ビット線４８に接地電位（０Ｖ）を印加する。また、選択した（デ−タを書き込む）メモリセルのポリシリコン電極４１には２０Ｖを印加し、非選択の（デ−タを書き込まない）メモリセルのポリシリコン電極４１には１０Ｖを印加する。また、最下端（ソ−ス側）の選択ゲ−ト３３−２のポリシリコン電極３５には接地電位（０Ｖ）を印加し、最上端（ドレイン側）の選択ゲ−ト３３−１のポリシリコン電極３５には１２Ｖを印加する。
【００４１】
これにより、選択したメモリセルのチャネルとポリシリコン電極（コントロ−ルゲ−ト）４１の間の電圧は、約２０Ｖとなる。従って、電子は、半導体柱３２から選択したメモリセルのポリシリコン電極（フロ−ティングゲ−ト）３９へ注入され、メモリセルの閾値Ｖｔｈは、正（但し、５Ｖ以下）となる。
【００４２】
デ−タの読出し時には、ビット線４８に２０Ｖ、ソ−ス拡散層４４には接地電位（０Ｖ）、選択した（デ−タを読み出す）メモリセルのポリシリコン電極（ワ−ド線）４１には０Ｖを印加する。また、非選択の（デ−タを読み出さない）メモリセルのポリシリコン電極（ワ−ド線）４１、並びに最下端（ソ−ス側）及び最上端（ドレイン側）の選択ゲ−トのポリシリコン電極３５には、それぞれ５Ｖを印加する。
【００４３】
これにより、選択したメモリセルのデ−タが“１”の場合、その閾値は負のため、当該メモリセルは導通状態（オン状態）となる。一方、選択したメモリセルのデ−タが“０”の場合、その閾値は正であるため、当該メモリセルは非導通状態（オフ状態）となる。なお、選択されていないメモリセルでは、ポリシリコン電極（ワ−ド線）４１の電位は５Ｖであるため、メモリセルに記憶されているデ−タが如何なる値（“１”又は“０”）であっても、導通状態（オン状態）となる。
【００４４】
次に、本発明の例に係わるＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
図５〜図２０は、本発明の一実施例に係わるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示すものである。
【００４５】
まず、図５及び図６に示すように、第一導電型の半導体基板５１の表面領域に、フィ−ルド絶縁膜７１を形成する。なお、図６は、図５のＡの部分をＢの方向から見た図である。半導体基板５１の素子領域に、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルのソ−ス拡散層５０を形成する。
【００４６】
次に、第一導電型の半導体基板５１上に、膜厚が約５０ｎｍの第一の絶縁膜（例えばシリコン窒化膜）５２を形成する。第一の絶縁膜５２上に、膜厚が約６００ｎｍの第二の絶縁膜（例えばシリコン酸化膜）５３を形成する。この後、写真蝕刻技術とエッチング技術を用いて、例えば半導体基板５１の列方向の端部（素子分離絶縁膜７１上）において第二の絶縁膜５３を部分的にエッチングする。
【００４７】
次に、第二の絶縁膜５３上に、次の (ｉ) 及び (ii) 及び (iii)の工程を１回以上（本実施例では８回）繰り返し実行することによって得られる積層膜を形成する。
【００４８】
(ｉ) 膜厚が約５０ｎｍの第三の絶縁膜（例えばシリコン窒化膜）５４を形成する。
(ii) 膜厚が約４００ｎｍの第四の絶縁膜（例えばシリコン酸化膜）５５を形成する。
(iii) 第四の絶縁膜５５を半導体基板の列方向の端部（素子分離絶縁膜７１上）において部分的にエッチングする。
【００４９】
なお、上記 (ｉ) 及び (ii) 及び (iii)の工程を繰り返す回数は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの数に相当する。また、図６に示すように、第二及び第四の絶縁膜５２，５４は、半導体基板の列方向の端部において階段状となるようにエッチングされる。
【００５０】
また、この積層膜上に、膜厚が約５０ｎｍの第五の絶縁膜（例えばシリコン窒化膜）５６を形成する。第五の絶縁膜５６上に、膜厚が約６００ｎｍの第六の絶縁膜（例えばシリコン酸化膜）５７を形成する。第六の絶縁膜５７を半導体基板の列方向の端部において部分的にエッチングする。
【００５１】
また、第六の絶縁膜５７上に、膜厚が約５０ｎｍの第七の絶縁膜（例えばシリコン窒化膜）５８を形成する。第七の絶縁膜５８上に、膜厚が約２００ｎｍの第八の絶縁膜（例えばシリコン酸化膜）５９を形成する。
【００５２】
このような多層膜において、将来、膜厚が約６００ｎｍの第二及び第六の絶縁膜５３，５６の部分に選択ゲ−トが形成され、膜厚が約４００ｎｍの第四の絶縁膜５５の部分にメモリセルが形成されることになる。なお、絶縁膜５３，５６の膜厚ｄ１と絶縁膜５５の膜厚ｄ２の関係は、ｄ１＞ｄ２となるように設定する。この理由は、後の工程において説明する。
【００５３】
次に、図７に示すように、上述の多層膜に、その表面から半導体基板５１まで達する穴６０を形成する。この穴６０内には、将来、半導体柱が形成されるため、当該半導体柱を角柱状にしたい場合には図示するような四角形状の穴を形成し、また、当該半導体柱を円柱状にしたい場合には円形状の穴を形成すればよい。
【００５４】
次に、図８に示すように、例えば加熱したリン酸を用いて、第一、第三、第五及び第七の絶縁膜（シリコン窒化膜）５２，５４，５６，５８を選択的にエッチングし、当該絶縁膜の部分に後退部６１を形成する。この後退部６１の長さＬ１は、エッチング時間等を適宜調節することにより、例えば約３００ｎｍに設定する。
【００５５】
次に、図９に示すように、例えば弗化アンモニウムを用いて、第二、第四、第六及び第八の絶縁膜（シリコン酸化膜）５３，５５，５７，５９を選択的に５０ｎｍ程度エッチングし、後退部６１の幅Ｈ１を広げる。この後退部６１の幅Ｈ１は、エッチング時間等を適宜調節することにより、例えば約１５０ｎｍ（絶縁膜５２、５４、５６又は５８の膜厚（５０ｎｍ）＋エッチング量（５０ｎｍ）×２）に設定する。
【００５６】
次に、図１０に示すように、全面に、膜厚が約５０ｎｍの第九の絶縁膜（シリコン窒化膜）６２を形成する。この第九の絶縁膜６２は、穴６０の内面（後退部６１を含む）に被着する。また、第九の絶縁膜６２上に、第二導電型の不純物を含む膜厚が約１５０ｎｍの第十の絶縁膜（例えばＡｓＳＧ、ＰＳＧなど）６３を形成する。この第十の絶縁膜６３は、穴６０の内面の第九の絶縁膜６２上に被着し、後退部６１を完全に埋め込む。
【００５７】
次に、図１１に示すように、等方性エッチングにより、第九及び第十の絶縁膜６２，６３を比較的に短い時間でエッチングする。その結果、第九及び第十の絶縁膜６２，６３は、穴６０内の後退部６１のみに残存する。
【００５８】
なお、この時点において、穴６０の内面近辺における絶縁膜５３，５６の膜厚（選択ゲ−トの形成予定部）ｄ３は、約５００ｎｍであり、当該近辺における絶縁膜５５の膜厚（メモリセルの形成予定部）ｄ４は、約３００ｎｍである。
【００５９】
次に、図１２に示すように、エピタキシャル成長により、穴６０内に、半導体基板５１から当該穴６０の上端部まで伸びた第一導電型の半導体柱６４を形成する。また、熱処理を行い、第十の絶縁膜６３内に含まれる不純物（例えばＡｓ、Ｐなど）を半導体柱６４へ拡散させ、当該半導体柱６４の側壁にリング状の複数のソ−ス・ドレイン拡散層６５を形成する。
【００６０】
次に、図１３に示すように、異方性エッチングにより、多層膜を、列方向にストライプ状となるようにエッチングする。つまり、当該多層膜は、列方向に存在する半導体柱６４を含むように、当該列方向に延在するようにして残存させる。
【００６１】
次に、図１４及び図１５に示すように、弗化アンモニウムを用いて、当該積層膜のうち第二、第四、第六及び第八の絶縁膜（シリコン酸化膜）５３，５５，５７，５９の部分を選択的にエッチング除去する。その結果、当該積層膜のうち第一、第三、第五及び第七の絶縁膜（シリコン窒化膜）５２，５４，５６，５８の部分のみが残存し、これら絶縁膜は、帯状、かつ、列方向の半導体柱６４に支えられた棚状となる。
【００６２】
なお、図１５は、図１４においてＢ方向から、半導体基板５１の列方向の端部、即ち積層膜の階段部分を見た図である。
次に、図１６に示すように、熱酸化法を用いて、半導体柱６４の表面（側壁部を含む）であって露出している部分に、メモリセルのトンネル絶縁膜としての機能を果たす第十一の絶縁膜６６を約１０ｎｍ形成する。
【００６３】
また、第一の導電膜（例えば、導電性のポリシリコン膜）６７を約１５０ｎｍ形成する。その結果、図１６に示すように、半導体柱６４の部分において、第一の導電膜６７は、第三の絶縁膜５４の間（メモリセルの形成予定部ＭＣ）の隙間を完全に埋め込むことができるが、第一及び第三の絶縁膜５２，５４の間、並びに第五及び第七の絶縁膜５６，５８の間（選択ゲ−トの形成予定部ＳＧ）の隙間を完全に埋め込むことができない。
【００６４】
その理由は、選択ゲ−トの形成予定部ＳＧの幅ｄ３は、約５００ｎｍであるのに対し、メモリセルの形成予定部ＭＣの幅ｄ４は、約３００ｎｍであるからである（図１１参照）。但し、メモリセルの形成予定部ＭＣでは、半導体柱６４から少し離れると、第三の絶縁膜５４の間の幅ｄ１が約４００ｎｍとなるため（図５参照）、第一の導電膜６７は、この部分を完全に埋め込むことはできない。
【００６５】
次に、図１７及び図１８に示すように、等方性エッチングにより、第一の導電膜６７及び第十一の絶縁膜６６をエッチングし、当該第一の導電膜６７及び第十一の絶縁膜６６をメモリセルに形成予定部ＭＣのみに残存させる。この残存した第一の導電膜６７は、半導体柱６４をリング状に取り巻く形となり、フロ−ティングゲ−トとしての機能を果たすものとなる。
【００６６】
また、全面に、ＯＮＯ（ＳｉＯ₂ ／Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ ）絶縁膜６８を約２０ｎｍ形成する。このＯＮＯ絶縁膜６８は、半導体柱６４の側壁（第一の導電膜６７上を含む）に被着する。さらに、全面に、第二の導電膜（例えば、導電性のポリシリコン膜）６９を約４００ｎｍ形成する。
【００６７】
その結果、図１７に示すように、半導体柱６４の部分において、第二の導電膜６９は、第三の絶縁膜５４の間（第一の導電膜６７上の広い部分）の隙間、第一及び第三の絶縁膜５２，５４の間、並びに第五及び第七の絶縁膜５６，５８の間（選択ゲ−トの形成予定部ＳＧ）の隙間を完全に埋め込む。
【００６８】
また、図１８に示すように、半導体柱６４以外の部分において、第二の導電膜６９は、第三の絶縁膜５４の間の隙間、第一及び第三の絶縁膜５２，５４の間の隙間、並びに第五及び第七の絶縁膜５６，５８の間の隙間をそれぞれ完全に埋め込む。
【００６９】
次に、図１９及び図２０に示すように、等方性エッチングにより、第二の導電膜６９を所定量だけエッチングする。その結果、第二の導電膜６９は、メモリセルの形成予定部ＭＣ及び選択ゲ−トの形成予定部ＳＧの双方、並びに半導体柱６４以外の部分（半導体基板の列方向の端部の階段部分（図２０参照）を含む）における絶縁膜５２，５４，５６，５８の隙間に残存する。
【００７０】
この残存した第二の導電膜６９は、半導体基板５１上において列方向に長い帯状となる。素子分離絶縁膜２５の最上段及び最下段に残存する第二の導電膜６９は、選択ゲ−トの選択ゲ−ト線としての機能を果たすものとなる。最上段及び最下段の間の各段に残存する第二の導電膜６９は、メモリセルのワ−ド線及びコントロ−ルゲ−トとしての機能を果たすものとなる。
【００７１】
また、半導体柱６４の最上部に、最上部の選択ゲ−トの第二の導電膜（ゲ−ト電極）６９の部分まで達する第二導電型のドレイン拡散層７０を形成する。全面に、半導体柱６４を完全に埋め込む第十二の絶縁膜７２を形成する。第十二の絶縁膜７２は、その表面が平坦になるように、十分な膜厚で形成する。
【００７２】
また、第十二の絶縁膜７２に、ドレイン拡散層７０に達するコンタクトホ−ルを開け、ビット線を配線し、かつ、ワ−ド線及び選択ゲ−ト線の端部（階段部）において当該ワ−ド線及び選択ゲ−ト線に達するコンタクトホ−ルを開け、配線材料７３を形成すれば、図１〜図４に示すＮＡＮＤ型ＥＥＰＲＯＭのセル構造を得ることができる。
【００７３】
【発明の効果】
以上、説明したように、本発明のＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法によれば、次のような効果を奏する。
従来、平面的にメモリセルが形成されていたのに対し、半導体基板上に半導体柱を形成し、この半導体柱の側壁に、即ち立体的にメモリセルを形成している。従って、従来に比べ、格段に、集積度の向上（単位面積当りのセル数の増大）を図ることができ、写真蝕刻技術の改善にたよることなく、次世代におけるＬＳＩに貢献することができる。
【００７４】
また、当該セル構造を提供するにあたっては、半導体柱を利用することにより、自己整合的な工程を達成することができるため、簡単に、上記構造を提供できる。しかも、製造工程中、等方性エッチングが主として用いられるため、加工も行い易くなる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造を示す平面図、
【図２】図１のIII −III ´線に沿う断面図、
【図３】図１のIV−IV´線に沿う断面図、
【図４】図１のワ−ド線部分のみを取り出して示す図、
【図５】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す斜視図、
【図６】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図７】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す斜視図、
【図８】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図９】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１０】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１１】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１２】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１３】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す斜視図、
【図１４】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す斜視図、
【図１５】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１６】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１７】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１８】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図１９】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図２０】本発明の一実施例であるＮＡＮＤ型ＥＥＰＲＯＭのセル構造の製造方法を示す断面図、
【図２１】従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構造を示す図。
【符号の説明】
１１，３１，５１ …半導体基板、
１２ …ウエル、
１３，５２，７１ …フィ−ルド絶縁膜、
１４．３８ …トンネル絶縁膜、
１５，３９ …ポリシリコン電極（フロ−ティングゲ−ト）、
１６，３４，４０，４６，４９，５２〜５９，６２，６３，６６，７２ …絶縁膜、
１７，４１ …ポリシリコン電極（コントロ−ルゲ−ト）、
１８，４３，６５ …ソ−ス・ドレイン拡散層、
１９ …ビット線、
２５ …素子分離絶縁膜、
３２，６４ …半導体柱、
３３−１，３３−２ …選択ゲ−ト、
３５ …ポリシリコン電極（選択ゲ−ト）、
３６，４２ …コンタクト部、
３７−１〜３７−９ …メモリセル、
４４，５０ …ソ−ス拡散層、
４５，７０ …ドレイン拡散層、
４７，５０ …コンタクトホ−ル、
４８ …ビット線、
５１，７３ …配線材料、
６０ …穴、
６１ …後退部、
６７，６９ …導電膜
６８ …ＯＮＯ絶縁膜。

Claims (15)

1. 半導体基板と、前記半導体基板上に形成される半導体柱と、前記半導体柱に複数段を形成する素子分離絶縁膜と、前記素子分離絶縁膜の間であって、前記複数段のうち最上段と最下段にそれぞれ形成される選択ゲ−トと、前記最上段と最下段の間の各段にそれぞれ形成されるメモリセルと、前記素子分離絶縁膜の各段に対応する前記半導体柱の側壁に形成されるソース・ドレイン拡散層と、前記半導体基板中に形成され、前記最下段の選択ゲートのソース・ドレイン拡散層に接続されるソース拡散層と、前記半導体柱の最上部に形成され、前記最上段の選択ゲートのソース・ドレイン拡散層に接続されるドレイン拡散層と、前記選択ゲート及び前記メモリセルを覆う層間絶縁膜とを具備することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
2. 請求項１に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記選択ゲ−トは、前記半導体柱の側壁に第一の絶縁膜を介して形成される第一の導電膜を有していることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
3. 請求項２に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記メモリセルは、前記半導体柱の側壁にトンネル絶縁膜を介して形成され、フロ−ティングゲ−トとして機能する第二の導電膜、及び前記第二の導電膜上に第二の絶縁膜を介して形成され、コントロ−ルゲ−トとして機能する第三の導電膜を有することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
4. 請求項３に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記フロ−ティングゲ−トとして機能する第二の導電膜は、各段において、前記半導体柱を取り巻くリング状に形成されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
5. 請求項３に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記半導体柱の側面に垂直な方向における前記素子分離絶縁膜の表面は、前記半導体柱の側面に垂直な方向における前記第三の導電膜の表面よりも、前記半導体柱から遠い位置にあることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
6. 請求項１に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記素子分離絶縁膜の間であって、前記複数段のうち最上段と最下段の高さは、その最上段と最下段の間の各段の高さよりも高くなるように構成され、その結果、前記選択ゲ−トのゲ−ト長は、前記メモリセルのゲ−ト長よりも長くなっていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
7. 請求項１に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記素子分離絶縁膜の各段に形成されるソ−ス・ドレイン拡散層は、それぞれリング状に形成されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
8. 請求項７に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記半導体柱は、前記半導体基板上に行列状に複数形成され、行方向の半導体柱における当該ドレイン拡散層に共通に接続するビット線を有することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
9. 請求項３に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記半導体柱は、前記半導体基板上に行列状に複数形成され、前記複数段を構成する素子分離絶縁膜の各段は、列方向の半導体柱に共通して棚状に形成され、前記第一及び第三の導電膜は、それぞれ列方向の半導体柱に共通し、かつ、各段においてそれぞれ列方向に帯状に形成されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
10. 請求項９に記載のＮＡＮＤ型不揮発性半導体記憶装置において、前記第一及び第三の導電膜は、それらの列方向の端部において階段状にずらされて形成され、その階段状の部分にそれぞれのコンタクト部が設けられていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
11. 半導体基板上に第一の絶縁膜を形成し、前記第一の絶縁膜上に第二の絶縁膜を形成する第一の工程と、
    前記第二の絶縁膜上に、少なくとも１回以上、以下の (i)，(ii)の工程、即ち
    (i) 第三の絶縁膜を形成する工程、及び
    (ii) 前記第三の絶縁膜上に第四の絶縁膜を形成する工程
    を繰り返し実行することにより得られる積層膜を形成する第二の工程と、
    前記積層膜上に第五の絶縁膜を形成し、前記第五の絶縁膜上に第六の絶縁膜を形成する第三の工程と、
    前記第六の絶縁膜上に第七の絶縁膜を形成し、前記第七の絶縁膜上に第八の絶縁膜を形成する第四の工程と、
    前記第八の絶縁膜の表面から前記半導体基板まで達する行列状の複数の穴を形成する第五の工程と、
    選択エピタキシャル成長法により、各々の穴内に、半導体を成長させ、行列状の半導体柱を形成する第六の工程と、
    前記第一乃至第八の絶縁膜からなる多層膜をエッチングし、半導体柱の各列の間であって、列方向に伸びるストライプ状の溝を形成する第七の工程と、
    前記第二、第四、第六及び第八の絶縁膜を選択的にエッチングすることにより、残存した前記第一、第三、第五及び第七の絶縁膜であって、列方向の半導体柱に支えられた複数段の棚状のものを形成する第八の工程と、
    前記複数段のうち、前記第一の絶縁膜と前記第三の絶縁膜の間の最下段及び前記第五の絶縁膜と前記第七の絶縁膜の間の最上段に選択ゲ−トを形成し、前記最下段と最上段の間の各段にメモリセルを形成する第九の工程と
    を具備することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
12. 請求項１１に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法において、
    前記第一の工程は、前記第二の絶縁膜の列方向の端部を部分的にエッチングする工程を有し、
    前記第二の工程は、少なくとも１回以上、前記 (i)，(ii)の工程及び (iii) 前記第四の絶縁膜の列方向の端部を部分的にエッチングする工程を繰り返し実行するものであり、
    前記第三の工程は、前記第六の絶縁膜の列方向の端部を部分的にエッチングする工程を有し、
    前記第四の工程は、前記第八の絶縁膜の列方向の端部を部分的にエッチングする工程を有しており、
    その結果、前記列方向の端部では、前記第二、第四、第六及び第八の絶縁膜は、階段状にずらされて形成されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
13. 請求項１１に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法において、
    前記第五の工程と前記第六の工程の間に、以下のａ〜ｅの工程、即ち
    ａ． 等方性エッチングにより、各穴内の前記第一、第三、第五及び第七の絶縁膜を所定量だけエッチングし、後退部を形成する工程と、
    ｂ． 等方性エッチングにより、各穴内の前記第二、第四、第六及び第八の絶縁膜を所定量だけエッチングし、前記後退部を拡張する工程と、
    ｃ． 前記後退部を含む前記各穴の側壁に第九の絶縁膜を形成する工程と、
    ｄ． 前記第九の絶縁膜上に、前記後退部を埋め込み、不純物を含む第十の絶縁膜を形成する工程と、
    ｅ． 等方性エッチングにより、前記第九及び第十の絶縁膜を前記各穴内の後退部にのみ残存させる工程
    を具備し、
    前記第六の工程と前記第七の工程の間に、熱処理を行い、前記第十の絶縁膜中の不純物を当該半導体柱の側壁に拡散させ、各半導体柱の側壁にリング状のソ−ス・ドレイン領域を形成する工程を具備することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
14. 請求項１１に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法において、
    前記第二及び第六の絶縁膜の膜厚は、前記第四の絶縁膜の膜厚よりも大きく設定されており、
    前記第九の工程は、
    各半導体柱の側壁に第十一の絶縁膜を形成する工程と、
    全面に、第一の導電膜を形成する工程と、
    等方性エッチングにより、前記第十一の絶縁膜及び前記第一の導電膜を所定量だけエッチングし、前記第十一の絶縁膜及び前記第一の導電膜を前記最下段と最上段を除く各段にのみ残存させ、前記最下段と最上段を除く各段にのみ当該半導体柱を取り巻くリング状のフロ−ティングゲ−トを形成する工程と、
    全面に、第十二の絶縁膜を形成する工程と、
    全面に、第二の導電膜を形成する工程と、
    等方性エッチングにより、前記第二の導電膜を所定量だけエッチングし、当該第二の導電膜を、前記複数段を構成する前記第一、第三、第五及び第七の絶縁膜からなる素子分離絶縁膜の間の各段に残存させ、前記最下段と最上段に列方向に伸びる帯状の選択ゲ−ト線を形成し、前記最下段と最上段の間の各段に列方向に伸びる帯状のワ−ド線を形成する工程とを具備することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
15. 請求項１１に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法において、
    前記第一の工程の前に、前記半導体基板中にソ−ス領域を形成する工程を具備し、
    前記第九の工程の後に、各半導体柱の最上部にドレイン領域を形成する工程と、行方向の半導体柱のドレイン拡散層に接続するビット線を形成する工程とを具備することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。

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