KR20110035525A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에서 도전 라인들과 층간 절연 패턴들이 번갈아 적층된 스택 구조체, 스택 구조체를 관통하여 반도체 기판에 접속된 반도체 패턴, 반도체 패턴과 도전 라인들 사이의 정보 저장막 및 반도체 패턴과 층간 절연 패턴들 사이에 배치되며, 고정 전하들을 갖는 고정 전하층들을 포함하되, 고정 전하들의 전하 부호는 반도체 패턴의 다수 캐리어들의 전하 부호와 같다.
3차원 구조, 고정 전하층, 채널 연결 영역
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것 보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 구조의 낸드형 비휘발성 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 3차원 구조의 낸드형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에서 도전 라인들과 층간 절연 패턴들이 번갈아 적층된 스택 구조체, 스택 구조체를 관통하여 반도체 기판에 접속된 반도체 패턴, 반도체 패턴과 도전 라인들 사이의 정보 저장막 및 반도체 패턴과 층간 절연 패턴들 사이에 배치되며, 고정 전하들을 갖는 고정 전하층들을 포함하되, 고정 전하들의 전하 부호는 반도체 패턴의 다수 캐리어들의 전하 부호와 같다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 복수 개의 제 1 및 제 2 물질막들을 번갈아 적층하고, 제 1 및 제 2 물질막들을 관통하여, 반도체 기판을 노출시키는 제 1 개구부들을 형성하고, 제 1 개구부들의 내벽에, 고정 전하들을 생성시키는 고정 전하층을 형성하고, 제 1 개구부들 내에, 반도체 기판으로부터 연장되며 고정 전하층과 접하는 반도체 패턴들을 형성하고, 제 1 개구부들 사이에서 제 1 및 제 2 물질막들을 관통하여, 제 1 및 제 2 물질막들의 일측벽을 노출시키는 제 2 개구부를 형성하고, 제 1 물질막들 및 제 1 물질막들과 접하는 고정 전하층의 일부분들을 제거하여, 반도체 패턴의 일부분들을 노출시키는 게이트 영역들을 형성하고, 게이트 영역들 내에 각각 반도체 패턴의 일부분들과 접하는 정보 저장막을 형성하고, 게이트 영역들 내의 정보 저장막 상에 게이트 전극들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 고정 전하층에 의해 유도된 채널 연결 영역이 수직 채널을 갖는 메모리 셀들의 소오스/드레인 영역으로 제공되므로, 비휘발성 메모리 장치의 동작시 수직적으로 인접한 메모리 셀들의 채널 영역들이 전기적으로 끊어지는 것을 방지할 수 있다.
또한, 메모리 셀들에서 소오스/드레인 영역의 저항이 감소될 수 있다. 이에 따라, 데이터가 저장된 메모리 셀들에서의 전류가 증가될 수 있다.
또한, 고정 전하층 내의 고정 전하들과 전하 저장막 내에 저장된 전하들 간 의 상호 작용에 의해, 전하 저장막 내의 전하들이 확산되는 것을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기 술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다. 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판(100) 상에 배치되는 도전성 박막 또는 반도체 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판(100) 상에 2차원적으로 배열 된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 반도체 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 기판(100)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 반도체 패턴(200)을 포함할 수 있다. 반도체 패턴(200)은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 반도체 패턴(200) 사이에는 정보 저장막(230)이 배치될 수 있다. 일 실시예에 따르면, 정보 저장막(230)은 전하저장막일 수 있다. 예를 들면, 정보 저장막(230)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인(GSL)과 반도체 패턴(200) 사이 또는 스트링 선택 라인들(SSL)과 반도체 패턴(200) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 반도체 패턴(200)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2를 참조하면, 도전 라인들(241~246)과 층간 절연막 패턴들(121~126)이 교대로 반복되어 적층된 스택 구조체(ST)가 반도체 기판(100) 상에 배치된다.
반도체 기판(100)은 단결정 구조의 반도체막일 수 있으며, 공통 소오스 라인으로서 불순물 영역(102)을 포함할 수 있다. 이 경우, 반도체 기판(100)과 공통 소오스 라인으로 사용되는 불순물 영역(102)은 서로 다른 도전형을 가질 수 있다.
스택 구조체(ST)는 수직적으로 적층된 복수 개의 도전 라인들(241~246)을 포함하며, 도전 라인들(241~246) 사이의 층간 절연막 패턴들(121~126)을 포함한다. 스택 구조체(ST)의 도전 라인들(241~246)은 적층된 순서대로 도 1에 도시된 접지 선택 라인(GSL), 워드 라인들(WL0~WL3) 및 스트링 선택 라인(SSL)으로 사용될 수 있다. 도전 라인들(241~246)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 도전 라인들(241~246)은 도핑된 반도체, 금속들, 금속 질화물들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
도전 라인들(241~246)은 비트 라인(260)과 교차하는 방향으로 형성될 수 있다. 도전 라인들(241~246)은 반도체 패턴(200)의 전위를 제어함으로써, 비트 라인(260)과 공통 소오스 라인(도 1의 CSL) 사이의 전기적 연결을 제어할 수 있다. 보다 구체적으로, 반도체 패턴(200)은 도전 라인(241~246)과 용량적으로 결합(capacitively coupled)함으로써, 모오스 커패시터를 구성할 수 있다. 이 경우, 도전 라인(241~246)에 인가되는 전압은 이에 인접하는 반도체 패턴(200)의 전위를 가변적으로 제어할 수 있으며, 반도체 패턴(200)의 에너지 밴드는 도전 라인(241~246)에 인가되는 전압에 따라 반전(inversion)될 수 있다. 따라서, 비트 라인(260)과 공통 소오스 라인(불순물 영역(102)) 사이의 전기적 연결은 도전 라인들(241~246)에 인가되는 전압에 의해 제어될 수 있다.
반도체 패턴(220)은 스택 구조체(ST)를 관통하여 반도체 기판(100)에 접속된다. 반도체 패턴(200)과 도전 라인들(241~246) 사이에는 정보 저장막(230)이 배 치될 수 있다. 그리고, 수평적으로 인접한 스택 구조체(ST)들 사이에는 매립 절연막(250)이 배치된다. 이에 따라, 수평적으로 인접한 도전 라인들(241~246)이 전기적으로 절연될 수 있다. 또한, 복수 개의 반도체 패턴(200)들 상에는 도전 라인들(241~246)을 가로지르는 비트 라인(260)이 배치된다.
반도체 패턴(200)은 단결정 반도체 또는 다결정 반도체일 수 있다. 또한, 반도체 패턴(200)은 도핑되지 않은 상태의 반도체(intrinsic semiconductor)일 수도 있다. 한편, 반도체 패턴(200)은 반도체 기판(100)에 대해 수직한 원형 또는 다각형의 기둥 형태일 수 있다.
반도체 패턴(200)은 그것이 접촉하는 반도체 기판(100)과 동일한 도전형을 갖도록 형성됨으로써, 반도체 패턴(200)과 반도체 기판(100)은 전기적으로 연결될 수 있다. 반도체 패턴(200)은 반도체 기판(100)에 대해 수직한 중공형 실린더 형태(hollow cylindrical shape) 또는 컵(cup) 형태일 수 있으며, 반도체 패턴(200)의 내부에는 절연막(210)이 매립된다. 또한, 반도체 패턴(200)의 두께는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
한편, 반도체 패턴(200)은 비트 라인(260)과 연결되는 영역에서, 반도체 패턴(200)의 도전형과 다른 도전형을 갖는 불순물 영역(202)을 더 포함할 수 있다.
정보 저장막(230)은 반도체 패턴(200)과 도전 라인들(241~246) 사이에서 도전 라인들(241~246) 각각의 상면 및 바닥면으로 연장될 수 있다. 구체적으로, 정보 저장막(230)이 도전 라인들(241~246) 각각의 상면과 층간 절연막 패턴(121~126) 사 이에 개재될 수 있으며, 도전 라인들(241~246) 각각의 바닥면과 층간 절연막 패턴(121~126) 사이에 개재될 수 있다.
이러한 정보 저장막(230)은 전하 저장막을 포함할 수 있으며, 정보 저장막(230)에 저장되는 정보는 반도체 패턴(200)과 도전 라인들(241~246) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 정보 저장막(230)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수 있다.
정보 저장막(230)은 반도체 패턴(200)에 인접하는 전하 터널링막(232), 도전 라인들(243, 244)에 인접하는 전하 블록킹막(236) 및 전하 터널링막(232)과 전하 블록킹막(236) 사이에 개재되는 전하 저장막(234)을 포함할 수 있다. 전하 터널링막(232)은 전하 블록킹막(236)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 저장막(234)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 입자들을 포함하는 절연성 박막일 수 있다. 전하 블록킹막(236)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함하거나, 고유전막을 포함하는 다층 박막일 수 있다. 예를 들어, 전하 터널링막(232)은 실리콘 산화막이고, 전하 저장막(234)은 실리콘 질화막이고, 전하 블록킹막(236)은 알루미늄 산화막일 수 있다.
또한, 반도체 패턴(200)과 층간 절연막 패턴들(121~126) 사이에는 고정 전하층(fixed charge layer; 142)이 배치될 수 있다.
고정 전하층(142)은 반도체 패턴(200)의 표면과 직접 접촉될 수 있으며, 양 또는 음의 고정 전하들을 포함한다. 고정 전하층(142)은 양 또는 음의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 이루어지며, 원소들은 열에 의해 반도체 패턴(200)으로 편석(segregation)될 수 있다. 그리고, 고정 전하들의 전하 부호는 반도체 패턴(200)의 다수 캐리어들(major carriers)의 전하 부호와 같을 수 있다. 고정 전하들의 전하 부호는 고정 전하층(142)을 이루는 물질에 따라 달라질 수 있으며, 고정 전하층(142)을 이루는 물질은 층간 절연 패턴들(121~126) 보다 유전 상수가 낮은 물질일 수 있다. 또한, 고정 전하층(142)은 수 Å 내지 수십 nm의 매우 얇은 두께를 가질 수 있다. 예를 들어, 고정 전하층(142)은 정보 저장층(230)의 두께와 같거나 작을 수 있다.
구체적으로, 반도체 패턴(200)이 p형 반도체 물질로 형성된 경우, 고정 전하층(142)은 양의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 이루어질 수 있다. 예를 들어, 양의 고정 전하들을 생성시키는 원소들은 질소(N), 수소(H), 하프늄(Hf) 및 지르코늄(Zr) 중 어느 하나일 수 있다. 양의 고정 전하들을 갖는 고정 전하층(142)은, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 하프늄산화막(hafnium oxide) 및 지르코늄산화막(zirconium oxide)들 중 어느 하나일 수 있다.
이와 반대로, 반도체 패턴(200)이 n형 반도체 물질로 형성된 경우, 고정 전하층(142)은 음의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 이루어질 수 있다. 예를 들어, 음의 고정 전하들을 생성시키는 원소들은 불소(F), 인(P) 및 알루미늄(Al) 중 어느 하나일 수 있다. 음의 고정 전하들을 갖는 고정 전하층(142)은 알루미늄산화막(aluminum oxide) 및 알루미늄 산질화막(aluminum oxynitride) 중 어느 하나일 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀들을 상세히 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 반도체 기판(100)에 대해 수직하는 반도체 패턴(200), 반도체 패턴(200)의 측벽 상에 배치된 도전 라인들(243, 244), 및 도전 라인들(243, 244) 사이에 형성된 고정 전하층(142)을 포함할 수 있다. 도전 라인(243, 244)과 반도체 패턴(200)의 측벽들 사이에는 정보 저장막(230)이 개재될 수 있고, 도전 라인들(243, 244) 사이에는 층간절연막 패턴(122~124)가 개재될 수 있다.
반도체 패턴(200)은 도전 라인들(243, 244)에 인접하는 채널 영역(154) 및 고정 전하층(142)에 인접하는 채널 연결 영역(152)을 포함할 수 있다. 고정 전하층(142)은, 도 2를 참조하여 설명한 바와 같이, 반도체 패턴(200)의 도전형에 따라 양 또는 음의 고정 전하들을 포함할 수 있으며, 채널 연결 영역(152)의 에너지 레벨은 고정 전하층(142)에 포함된 고정 전하들에 의해 결정될 수 있다. 구체적으로, 고정 전하층(142)에 포함된 고정 전하들은 정전기장(electrostatic field)을 생성하기 때문에, 고정 전하층(142)에 인접하는 채널 연결 영역(152)은 고정 전하층(142) 내에 포함된 고정 전하들의 전하 밀도 또는 전하량에 따라 달라지는 에너지 레벨을 가질 수 있다. 예를 들면, 채널 연결 영역(152)의 에너지 레벨은 고정 전하층(142) 내에 포함된 고정 전하들의 전하 밀도 또는 전하량에 따라 공핍 상태 또는 반전 상태일 수 있다.
유사하게, 상기 채널 영역(154)의 에너지 레벨은 이에 인접하는 도전 라인에 인가되는 전압에 의해 가변적으로 결정될 수 있다. 메모리 셀 트랜지스터의 문턱 전압 이상의 전압이 도전 라인(243, 244)에 인가될 경우, 상기 채널 영역(154)은 반전 상태에 있게 되어 해당 메모리 셀 트랜지스터는 턴온된다. 이와 달리, 문턱 전압보다 낮은 전압이 도전 라인(243, 244)에 인가될 경우, 상기 채널 영역(154)은 축적 상태 또는 공핍 상태에 있게 되어 해당 메모리 셀 트랜지스터는 턴오프된다.
한편, 본 발명의 일 측면에 따르면, 상기 채널 영역(154)의 에너지 레벨은 도전 라인에 인가되는 전압에 의해 가변적으로 결정되지만, 상기 고정 전하층(142)에 포함된 고정 전하들의 수가 고정적일 경우, 상기 채널 연결 영역(152)의 에너지 레벨은 고정(pinned)될 수 있다.
정보 저장막(230)은, 도 2를 참조하여 설명된 것처럼, 도전 라인(243, 244)의 측벽으로부터 수평적으로 연장되어, 도전 라인(243, 244)의 상면 및 바닥면을 덮을 수 있다. 전하 저장막(234)의 이러한 수평적 연장에 의해, 수직적으로 적층된 도전 라인들(243, 244) 사이의 거리가 증가될 수 있다. 예를 들면, 수직적으로 적층된 도전 라인들(243, 244) 사이의 거리는 도 3에 도시된 것처럼 TI + 2TM일 수 있다. (여기서, TI는 층간 절연막 패턴의 두께이고, TM은 정보 저장막(230)의 두께이 다.)
한편, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 따르면, 도 1을 참조하여 설명된 비트라인(BL)과 공통 소오스 라인(CSL) 사이의 전기적 경로는 반도체 패턴(200)을 경유하도록 구성될 수 있다. 이러한 전기적 경로의 완성을 위해서는, 상기 반도체 패턴(200) 내에 포함된, 채널 영역들(154) 및 채널 연결 영역들(152)이 직렬로 연결되는 것이 필요하다.
하지만, 고정 전하층(142)이 없는 경우, 상기 전기적 경로의 완성은 전하 저장막(234)의 수평적 연장 및 이에 따른 도전 라인들(243, 244) 사이의 간격 증가에 의해 어려울 수 있다. 구체적으로, 도전 라인(243, 244)으로부터의 기생 전계(fringe field)에 의해, 채널 영역(154)은 해당 도전 라인(243, 244)의 측면으로부터 수직적으로 확장되어, 해당 도전 라인(243, 244)의 두께보다 긴 길이를 가질 수 있다. 하지만, 이러한 확장의 길이는 도전 라인(243, 244)에 인가되는 전압에 의존적이기 때문에, 고정 전하층(142)이 없으면서 채널 영역(154)에 인가되는 전압이 낮을 경우, 하나의 도전 라인 주변의 채널 영역(154)은 이에 인접하는 다른 도전 라인 주변의 채널 영역(154)과 직렬로 연결되지 않거나 이들 사이의 중첩 면적이 축소될 수 있다. 이 경우, 상술한 비트라인과 공통 소오스 라인 사이의 전기적 경로는 완성되지 않거나 낮은 온-전류 특성을 가질 수 있다. 이러한 기술적 문제들은 본 발명의 실시예들에 따른 고정 전하층(142)에 의해 극복될 수 있다. 예를 들면, 상기 고정 전하층(142) 내에 포함된 고정 전하들이 채널 연결 영역(152)을 반전 상태로 만들 수 있을 정도로 충분히 많은 경우, 하나의 도전 라인(243, 244) 주 변의 채널 영역(154)은 인접하는 채널 연결 영역(152)에 연결됨으로써 전기적 경로를 완성할 수 있다. 또한, 채널 연결 영역(152)이 공핍 상태에 있더라도, 전기적 경로의 완성은 고정 전하층(142)이 없는 경우에 비해 고정 전하층(142)이 존재하는 경우에 더욱 용이하다.
또한, 고정 전하층(142)은 상기 전기적 경로의 완성 또는 채널 연결 영역(152)의 반전에 기여할 수 있는 전하 부호를 갖는 고정 전하들을 포함할 수 있다. 예를 들면, 고정 전하들의 전하 부호는 반도체 패턴(200)의 다수 캐리어들의 전하 부호와 같을 수 있다.
구체적으로, 고정 전하층(142)에 양의 고정 전하들이 생성된 경우, 전자들이 축적된 채널 연결 영역(152)이 유도될 수 있다. 반대로, 고정 전하층(142)에 음의 고정 전하들이 생성된 경우, 정공들이 축적된 채널 연결 영역(152)이 유도될 수 있다. 이러한 채널 연결 영역(152)은 메모리 셀 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다. 또한, 수직적으로 인접한 메모리 셀들은 고정 전하층(142)에 의해 유도되는 채널 연결 영역(152)을 공유할 수 있다.
채널 연결 영역(152)의 저항은 고정 전하층(142) 내의 고정 전하들의 밀도와 반비례할 수 있으며, 고정 전하들의 밀도는 고정 전하들을 생성시키는 원소들의 함량에 따라 달라질 수 있다. 채널 연결 영역(152)의 저항이 감소함에 따라, 비휘발성 메모리 장치의 동작시 비트 라인과 공통 소오스 라인 사이에서의 셀 전류가 증가될 수 있다.
그리고, 고정 전하층(142) 내의 고정 전하들에 의해 채널 연결 영역(152)에 서 다수 캐리어들의 수는, 반전되지 않은 상태의 채널 영역(154)에서의 다수 캐리어들의 수보다 작을 수 있다. 이에 따라, 도전 라인들(243, 244)에 소정 전압이 인가되어 채널 영역들(154)이 반전될 경우, 인접한 채널 영역(154)들 간의 전기적 연결 특성이 향상될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 본 발명의 일 실시예와 유사하므로, 일 실시예와의 차이점에 대해 상세히 설명한다.
도 4를 참조하면, 스택 구조체(ST)는 반도체 기판(100) 상에서 라인 형태를 가질 수 있으며, 복수 개의 반도체 패턴(200)들이 하나의 스택 구조체(ST)의 일측벽을 가로질러 배치된다. 반도체 패턴(200)들은 반도체 기판(100)에 대해 수직한 라인 형태를 가지며, 스택 구조체(ST)의 일측벽 상에서 서로 소정 간격 이격되어 배치된다. 하나의 스택 구조체의 일측벽을 가로지르는 반도체 패턴들 사이에는 매립 절연막(300)이 배치될 수 있다. 또한, 반도체 패턴(200)들은 인접한 스택 구조체(ST)들 사이에서 서로 마주보도록 배치될 수 있으며, 반도체 패턴(200)들 사이는 절연막(210)으로 채워질 수 있다. 즉, 인접한 반도체 패턴(200)들 사이에는 매립 절연막(300) 및 절연막(210)이 형성될 수 있다.
이하, 도 5 내지 도 12를 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다. 도 5 내지 도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상에 복수 개의 제 1 및 제 2 물질막들(111~116, 121~126)이 번갈아 적층된 박막 구조체(110, 120)를 형성한다. 박막 구조체(110, 120)는 제 1 박막 구조체(110)와 제 2 박막 구조체(120)를 포함한다. 제 1 박막 구조체(110)는 서로 이격되어 적층된 복수 개의 제 1 물질막들(111~116)로 구성된다. 제 2 박막 구조체(120)는 제 1 물질막들(111~116) 사이에 개재되는 복수 개의 제 2 물질막들(121~126)로 구성된다. 박막 구조체를 구성하는 제 1 및 제 2 물질막들(111~116, 121~126)의 수는 메모리 용량에 따라 달라질 수 있다.
제 1 및 제 2 박막 구조체들은(110, 120)은 등방성 식각 공정에서의 식각율 차이와, 이방성 식각 공정에서의 식각율 차이가 서로 다른 특성을 갖는 박막들로 각각 형성될 수 있다. 제 1 물질막들(111~116)은 제 2 물질막들(121~126)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성된다. 예를 들면, 제 1 및 제 2 물질막들(111~116, 121~126)은 불순물이 언도우프된 실리콘 산화막, 불순물이 도우프된 실리콘 산화막 실리콘 질화막, 실리콘 산질화막및 유전상수가 낮은 저유전막(예를 들어, SiOC, SiOF) 중 적어도 하나로 형성될 수 있다.
또한, 후속 공정에서 형성될 하부 선택 라인이 반도체 패턴(200) 및 반도체 기판(100)의 전위를 유효하게 제어할 수 있도록, 반도체 기판(100) 상에는 후속 공정에서 제거될 물질막이 먼저 형성될 수 있다.
이어서, 박막 구조체(110, 120)에 반도체 기판(100)의 상부면을 노출시키는 제 1 개구부(130)들을 형성한다. 제 1 개구부(130)들은 홀 형태이거나 트렌치 형태로 형성될 수 있다. 구체적으로, 제 1 개구부(130)들을 형성하는 단계는, 박막 구 조체(110, 120) 상에 개구부들의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(110, 120)를 이방성 식각하는 단계를 포함할 수 있다. 제 1 개구부(130)들을 형성함에 따라, 박막 구조체(110, 120)의 측벽이 노출될 수 있다.
도 6을 참조하면, 제 1 개구부(130)들에 노출된 제 1 및 제 2 물질막들(111~116, 121~126)의 표면에 고정 전하층(140)을 형성한다.
고정 전하층(140)은 반도체 패턴(200)의 도전형에 따라 양 또는 음의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 형성한다. 고정 전하층(140)은 수 nm 내지 수십 nm의 매우 얇은 두께를 가질 수 있다.
구체적으로, 반도체 패턴(200)의 도전형이 p형인 경우, 고정 전하층(140)은 양의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 형성된다. 예를 들어, 양의 고정 전하들을 생성시키는 원소들은 질소(N), 수소(H), 하프늄(Hf) 및 지르코늄(Zr) 중 어느 하나일 수 있다.
한편, 반도체 패턴(200)의 도전형이 n형인 경우, 고정 전하층(140)은 음의 고정 전하들을 생성시키는 원소들을 포함하는 물질로 형성된다. 예를 들어, 음의 고정 전하들을 생성시키는 원소들은 불소(F), 인(P) 및 알루미늄(Al) 중 어느 하나일 수 있다.
고정 전하층(140)은, 고정 전하들을 생성시키는 원소를 포함하는 공정 가스를 사용하는 플라즈마 처리 공정 또는 어닐링 공정을 실시하여 형성될 수 있다. 예 를 들어, N2, N2O, NO, NH3, H2 중에서 선택된 적어도 어느 하나를 포함하는 공정 가스를 이용하여 플라즈마 처리 또는 어닐링함으로써, 양의 고정 전하들을 갖는 고정 전하층(140)이 형성될 수 있다. 또한, 플라즈마 처리 공정 또는 어닐링 공정의 시간을 조절하여, 고정 전하층(140) 내의 고정 전하들의 밀도를 제어할 수 있다. 고정 전하들의 밀도가 증가함에 따라 고정 전하층(140)에 의해 유도되는 채널 연결 영역(152)의 저항을 줄일 수 있다. 즉, 트랜지스터들의 소오스/드레인 영역으로 제공되는 채널 연결 영역(152)의 저항을 줄일 수 있어, 온-상태(on-state)의 셀 전류를 증가시킬 수 있다.
또한, 고정 전하층(140)을 형성하는 다른 방법으로, 고정 전하들을 생성시키는 원소를 갖는 절연막을 증착하여 고정 전하층(140)을 형성할 수 있다. 예를 들어, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 하프늄산화막(hafnium oxide) 및 지르코늄산화막(zirconium oxide) 중에 어느 하나를 증착하여, 양의 고정 전하들을 갖는 고정 전하층(140)이 형성될 수 있다. 또한, 알루미늄산화막(aluminum oxide) 및 알루미늄 산질화막(aluminum oxynitride) 중 어느 하나를 증착하여, 음의 고정 전하들을 갖는 고정 전하층(140)이 형성될 수 있다.
또한, 고정 전하층(140)을 형성하는 또 다른 방법으로, 고정 전하들을 생성시키는 원소를 제 1 및 제 2 물질막들(111~116, 121~126)의 표면에 이온 주입하여 고정 전하층(140)을 형성할 수도 있다.
도 7을 참조하면, 각각의 제 1 개구부(130)들 내에 반도체 기판(100)으로부 터 연장되며 고정 전하층(140)과 접하는 반도체 패턴(200)을 형성한다. 반도체 패턴(200)은 반도체 기판(100)과 같은 물질로 형성된다.
반도체 패턴(200)은 제 1 개구부(130)의 내벽을 따라 컨포말하게 형성될 수 있다. 즉, 반도체 패턴(200)은 중공형의 실린더 형태 또는 쉘 형태로 형성될 수 있다. 이러한 경우, 반도체 패턴(200)의 내부 공간은 절연막(210)으로 채워질 수 있다. 한편, 반도체 패턴(200)의 두께는 거기에 생성될 공핍 영역의 폭보다 얇거나, 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
한편, 반도체 패턴(200)은 제 1 개구부(130)들의 내부를 채우는 원형 또는 다각형의 기둥(pillar) 형태로 형성될 수도 있다. 또한, 제 1 개구부(130)들이 트렌치 형태로 형성된 경우 반도체 패턴(200)의 평면은 라인 형태일 수 잇다.
반도체 패턴(200)은 다결정 또는 비정질 실리콘으로 형성될 수 있으며, 반도체 기판(100)과 반도체 패턴(200) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다. 또한, 반도체 기판(100) 및 반도체 패턴(200)은 결정 결함없이 연속적으로 이어지는 단결정 구조의 실리콘일 수 있다.
반도체 패턴(200)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 또한, 반도체 패턴(200)은 제 1 개구부(130)에 의해 노출된 반도체 기판(100)을 씨드층(seed layer)으로 이용하는 선택적 에피택시얼 공정(SEG: Selective Epitaxial Growth)을 이용하여 형성될 수 있다. 또한, 반도체 패턴(200)은 제 1 개구부(130)들 내에 비정질 반도체막을 성장시킨 후, 엑시머 레이저와 같은 레이저 빔을 비정 질 반도체막에 조사하여 반도체막을 결정화시키는 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 이용하여 형성될 수도 있다.
도 8을 참조하면, 박막 구조체(110, 120)에 반도체 기판(100)의 상부면을 노출시키는 제 2 개구부(220)들을 형성한다. 제 2 개구부(220)들은 박막 구조체(110, 120)에 통상의 사진 및 식각 공정을 진행하여 형성할 수 있다. 제 2 개구부(220)들은 반도체 패턴(200)이 형성된 제 1 개구부(130)들 사이에 라인 형태로 형성될 수 있다. 제 2 개구부(220)들이 라인 형태로 반도체 기판(100)의 표면을 노출시킬 수 있다. 제 2 개구부(220)들을 형성함에 따라, 박막 구조체(110, 120)의 제 1 및 제 2 물질막들(111~116, 121~126)의 측벽들이 제 2 개구부(220)에 노출될 수 있다.
이어서, 제 2 개구부에 의해 노출된 반도체 기판(100)에 불순물 영역(102)을 형성할 수 있다. 한편, 불순물 영역(102)은 반도체 기판(100) 상에 박막 구조체들(110, 120)을 형성하기 전에 형성될 수도 있다.
도 9를 참조하면, 제 2 개구부(220)에 의해 노출된 제 1 물질막들(111~116)을 제거한다. 이에 따라, 적층된 제 2 물질막들(121~126) 사이에 반도체 패턴(200) 측벽을 노출시키는 게이트 영역(GR)들이 형성될 수 있다.
제 1 물질막들(111~116)을 제거하는 단계는, 제 2 물질막들(121~126) 및 반도체 패턴(200)에 대한 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 예를 들어, 제 1 물질막들(111~116)을 습식 식각할 수 있는 에천트를 이용하여 제 1 물질막들(111~116)을 제거할 수 있다. 제 1 물질막들(111~116)을 제거하는 단계는 건 식 또는 습식 식각 방법으로 실시될 수 있지만, 등방성 식각의 방법을 사용하는 것이 바람직하다.
또한, 제 1 물질막들(111~116)을 제거시, 오버 에칭을 통해 반도체 패턴(200)과 접하는 고정 전하층(142)도 함께 제거될 수 있다. 이에 따라, 반도체 패턴(200)과 제 2 물질막들(121~126)이 접하는 사이에 고정 전하층(142)들이 형성될 수 있다. 한편, 등방성 식각 공정을 통해 제 1 물질막들(111~116)과 인접한 반도체 패턴(200)의 일부분들을 노출시킬 때, 제 2 물질막들(121~126)과 인접한 고정 전하층(142)의 일부분도 식각될 수 있다.
도 10을 참조하면, 게이트 영역(GR)들이 형성된 결과물 상에 정보 저장막(230)을 형성한다.
정보 저장막(230)은 반도체 패턴(200)의 측벽 일부분들을 노출시키는 게이트 영역(GR)들이 형성된 박막 구조체(120)의 표면을 따라 컨포말하게 형성될 수 있다. 즉, 정보 저장막(230)은, 게이트 영역(GR)에 노출된 반도체 패턴(200)의 표면과 게이트 영역(GR)에 노출된 제 2 물질막들(121~126)의 표면에 형성될 수 있다. 반도체 패턴(200)이 중공형의 실린더 형태일 경우, 정보 저장막(230)은 반도체 패턴(200)의 둘레를 감싸도록 형성될 수 있다.
정보 저장막(230)은, 도 4에 도시된 바와 같이, 전하 터널링막, 전하 저장막 및 전하 블록킹막을 포함할 수 있다. 이 경우, 전하 터널링막은 게이트 영역(GR)을 통해 노출되는 반도체 패턴(200)의 측벽을 덮도록 형성되고, 전하 저장막 및 전하 블록킹막은 전하 터널링막 상에 순서대로 형성될 수 있다. 전하 터널링막, 전하 저장막 및 전하 블록킹막은 우수한 단차 도포성을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있다. 또한, 전하 터널링막은 반도체 패턴(200)의 측벽이 게이트 영역(GR)들을 통해 노출되기 때문에, 반도체 패턴(200) 노출된 표면에 열산화 공정을 직접 실시하여 형성될 수도 있다.
예를 들어, 전하 터널링막은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 전하 터널링막은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다. 이 때, 전하 터널링막은 전하 블록킹막보다 유전유이 낮은 물질로 형성될 수 있다.
전하 저장막은 실리콘 질화막 및/또는 실리콘 산질화막과 같은 전하 트랩 사이트들이 풍부한 절연성 박막, 나도 도트들을 포함하는 절연성 박막 및 국소적으로 패터닝되어 부유 전극으로 기능할 수 있는 도전성 박막 중의 적어도 한가지일 수 있다.
전하 블록킹막은 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 그리고, 전하 블록킹막은 전하 터널링막 보다 유전율이 높은 물질로 형성될 수 있다.
한편, 정보 저장막(230)은 전하 저장을 위한 박막으로 한정되지 않으며, 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수 있다.
도 11을 참조하면, 수직으로 적층된 제 2 물질막들(121~126) 사이에 게이트 전극들(241~246)을 형성한다.
구체적으로, 게이트 전극들(241~246)을 형성하는 것은, 정보 저장막(230)이 형성된 결과물 상에 게이트 영역(GR)들 및 제 2 개구부(220)를 채우는 게이트 도전막을 형성하고, 게이트 도전막을 패터닝하여 제 2 개구부(220)를 재형성하는 단계를 포함할 수 있다. 이에 따라, 반도체 기판(100) 상에 게이트 전극들(241~246)이 수직적으로 적층된 게이트 전극 구조체(240)가 형성될 수 있다.
게이트 도전막을 형성하는 것은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용할 수 있다. 또한, 게이트 도전막은 불순물이 도핑된 다결정 실리콘막, 실리사이드막들(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등), 금속막들(예를 들어, 텅스텐, 구리 등) 및 금속 질화막들(질화티타늄, 질화탄탈륨 등) 중의 적어도 한가지로 형성될 수 있다.
제 2 개구부(220)를 재형성하는 것은, 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 게이트 도전막을 이방성 식각하는 단계를 포함할 수 있다. 이 때, 전기적으로 분리된 게이트 전극들(241~246)을 형성하기 위해, 제 2 물질막들(121~126)의 측벽 상의 정보 저장막(230)이 노출되도록 제 2 개구부(220)가 재형성될 수 있다. 한편, 게이트 도전막을 이방성 식각할 때, 제 2 물 질막들(241~246)의 측벽에 형성된 정보 저장막(230)이 함께 제거되도록 이방성 식각될 수 있다. 그 결과, 수직적으로 인접하는 제 2 물질막들(121~126) 사이에 게이트 전극(241~246)이 국소적으로 형성될 수 있다. 또한, 제 2 물질막들(121~126) 사이에 국소적으로 정보 저장막(230)이 형성될 수도 있다.
또한, 제 2 개구부(220)를 재형성함에 따라, 제 2 물질막들(121~126) 사이에 각각 독립된 라인 형태의 게이트 전극들(241~246)이 형성될 수 있으며, 라인 형태의 게이트 전극들(241~246)은 반도체 기판(100) 상에 3차원적으로 배치될 수 있다.
이어서, 재형성된 제 2 개구부(220) 내에 매립 절연막(250)을 매립하여, 수평적으로 인접한 게이트 전극들(241~246)을 절연시킨다. 즉, 재형성된 제 2 개구부(220)를 채우도록 충분한 두께의 매립 절연막(250)을 증착하고, 반도체 패턴(200)의 상면이 노출될 때까지 매립 절연막(250)을 평탄화할 수 있다.
이 후, 반도체 패턴(200)들의 상부에 반도체 패턴(200)의 도전형과 반대되는 타입의 불순물들을 이온주입하여 불순물 영역(202)을 형성할 수 있다.
도 12를 참조하면, 반도체 패턴(200)과 연결되는 비트 라인(260)들을 형성한다.
비트 라인(260)들은 게이트 전극들(241~246)과 제 2 물질막들(121~126)이 번갈아 적층된 스택 구조체 상에서 게이트 전극들(241~246)을 가로질러 형성될 수 있다. 비트 라인(260)들은 반도체 패턴(200)들의 상면들과 직접 접촉되어 전기적으로 연결되거나, 콘택 플러그(미도시)를 통해 전기적으로 연결될 수도 있다.
비트 라인(260)들은, 게이트 전극들(241~246)과 제 2 물질막들(121~126)이 번갈아 적층된 스택 구조체 상에 도전막을 증착하고, 도전막을 라인 형태로 패터닝하여 형성될 수 있다. 또한, 비트 라인(260)들은 반도체 패턴(200)과 직접 접촉될 수 있으며, 콘택 플러그를 통해 연결될 수도 있다.
한편, 도 5를 참조하여 설명한 바와 같이, 제 1 개구부(130)들이 트렌치 형태로 형성된 경우 제 1 개구부(130)들 내의 반도체막은 라인 형태의 평면을 가질 수 있다. 이러한 경우, 비트 라인(260)들을 형성하기 전에, 반도체막을 패터닝하여 반도체 패턴(200)을 형성하는 단계를 더 포함할 수 있다. 즉, 게이트 전극들(241~246)을 형성 후, 게이트 전극들을 가로지르는 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 제 1 개구부(130) 내의 반도체막을 식각한다. 이에 따라, 제 1 개구부(130) 내에서 서로 이격된 반도체 패턴(200)들이 형성될 수 있다. 이어서 반도체 패턴(200)들 사이에 절연 물질이 매립될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150) 를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인 터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 15는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350) 를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀들을 상세히 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 5 내지 도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
Claims (10)
- 반도체 기판 상에서 도전 라인들과 층간 절연 패턴들이 번갈아 적층된 스택 구조체;상기 스택 구조체를 관통하여 상기 반도체 기판에 접속된 반도체 패턴;상기 반도체 패턴과 상기 도전 라인들 사이의 정보 저장막; 및상기 반도체 패턴과 상기 층간 절연 패턴들 사이에 배치되며, 고정 전하들을 갖는 고정 전하층들을 포함하되,상기 고정 전하들의 전하 부호는 상기 반도체 패턴의 다수 캐리어들의 전하 부호와 같은 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 반도체 패턴은 p형 반도체 물질로 이루어지고, 상기 고정 전하층은 양의 고정 전하들을 생성시키는 원소들을 포함하는 비휘발성 메모리 장치.
- 제 2 항에 있어서,상기 양의 고정 전하들을 생성시키는 원소들은 질소(N), 수소(H), 하프늄(Hf) 및 지르코늄(Zr) 중 어느 하나인 비휘발성 메모리 장치.
- 제 2 항에 있어서,상기 고정 전하층은 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 하프늄산화막(hafnium oxide) 및 지르코늄산화막(zirconium oxide) 중에 어느 하나로 형성된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 반도체 패턴은 n형 반도체 물질로 이루어지고, 상기 고정 전하층은 음의 고정 전하들을 생성시키는 원소들을 포함하는 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 음의 고정 전하들을 생성시키는 원소들은 불소(F) 및 알루미늄(Al) 중 어느 하나인 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 고정 전하층은 알루미늄산화막(aluminum oxide) 및 알루미늄 산질화막(aluminum oxynitride) 중 어느 하나로 형성된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 반도체 패턴은 상기 도전 라인에 인접한 채널 영역과, 상기 고정 전하층에 인접한 채널 연결 영역을 포함하되,상기 채널 영역의 다수 캐리어들에 있어서, 상기 채널 연결 영역에서 상기 다수 캐리어들의 수는 상기 채널 영역에서 상기 다수 캐리어들의 수보다 적은 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 정보 저장막은 상기 도전 라인들의 상면 및 바닥면으로 연장된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 층간 절연 패턴들은 상기 고정 전하층을 이루는 물질보다 유전 상수가 낮은 절연 물질로 이루어진 비휘발성 메모리 장치.
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