KR20200039075A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 셀 영역, 제1 및 제2 컨택 영역들, 및 상기 제1 및 제2 컨택 영역들 사이의 비트 주변 회로 영역을 포함하는 기판; 상기 셀 영역 및 상기 제1 컨택 영역 상의 제1 적층 구조체, 및 상기 셀 영역 및 상기 제2 컨택 영역 상의 제2 적층 구조체; 및 상기 제1 및 제2 적층 구조체들과 전기적으로 연결되는 상기 비트 주변 회로 영역 상의 주변 트랜지스터를 포함한다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명은 셀 영역, 제1 및 제2 컨택 영역들, 및 상기 제1 및 제2 컨택 영역들 사이의 비트 주변 회로 영역을 포함하는 기판; 상기 셀 영역 및 상기 제1 컨택 영역 상의 제1 적층 구조체, 및 상기 셀 영역 및 상기 제2 컨택 영역 상의 제2 적층 구조체; 및 상기 제1 및 제2 적층 구조체들과 전기적으로 연결되는 상기 비트 주변 회로 영역 상의 주변 트랜지스터를 포함하되, 상기 제1 및 제2 적층 구조체들 각각은: 상기 셀 영역 상에서 수직적으로 적층된 반도체 패턴들; 및 상기 반도체 패턴들과 연결되고, 제1 방향을 따라 상기 셀 영역으로부터 상기 제1 및 제2 컨택 영역들 중 대응하는 영역 상으로 연장되는 도전 라인들을 포함하며, 상기 제1 및 제2 컨택 영역들 상에서 상기 도전 라인들은 계단식 구조를 갖는 반도체 메모리 소자를 제공한다.
본 발명은 기판; 상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및
상기 제1 및 제2 적층 구조체들 상에서 제1 방향으로 연장하는 배선을 포함하되, 상기 제1 및 제2 적층 구조체들 각각은: 상기 기판 상에서 수직적으로 적층된 반도체 패턴들; 및 상기 반도체 패턴들과 인접하여 수직하게 연장되는 게이트 전극을 포함하고, 상기 배선은 상기 제1 적층 구조체 및 상기 제2 적층 구조체의 게이트 전극들 중 하나와 전기적으로 연결되며, 다른 하나와 전기적으로 분리되는 반도체 메모리 소자를 제공한다.
본 발명은 기판; 상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 상기 제1 및 제2 적층 구조체들 사이에서 제1 방향으로 연장하는 접지 배선; 및 상기 제1 및 제2 적층 구조체들 상의 배선을 포함하되, 상기 제1 및 제2 적층 구조체들 각각은: 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들에 각각 연결된 캐패시터들; 및 상기 반도체 패턴들과 인접하여 수직하게 연장되는 게이트 전극을 포함하고, 상기 배선은 상기 제1 및 제2 적층 구조체들의 게이트 전극들 중 적어도 하나와 전기적으로 연결되고, 상기 배선은: 상기 제1 적층 구조체 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 부분; 상기 제2 적층 구조체 상에서 상기 제2 방향으로 연장하는 제2 부분; 및 상기 접지 배선 상에서 상기 제1 부분 및 상기 제2 부분을 연결하는 제3 부분을 포함하고, 상기 제1 및 제2 부분들은 상기 제1 방향으로 서로 오프셋된 반도체 메모리 소자를 제공한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 컨택 영역들 사이에 비트 주변 회로 영역들이 배치됨에 따라, 집적도가 향상될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 셀 영역의 게이트 전극에 연결되는 배선 구조에 따라, 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a, 도 3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 4는 도 3a의 M 영역을 확대한 단면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 6a, 도 6b, 도 6c 및 도 6d는 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6e는 도 5의 컨택 영역 및 비트 주변 회로 영역을 나타내는 평면도이다.
도 6f는 도 5의 셀 영역을 나타내는 평면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 8c는 도 7의 컨택 영역 및 비트 주변 회로 영역을 나타내는 평면도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 10a 및 도 10b는 각각 도 9의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 10c는 도 9의 셀 영역을 나타내는 평면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 12a 및 도 12b 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 12c는 도 11의 셀 영역을 나타내는 평면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터의 제1 전극에 연결될 수 있다. 상기 캐패시터의 제2 전극은 접지 배선(PP)과 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3a, 도 3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 4는 도 3a의 M 영역을 확대한 단면도이다.
도 1, 도 2, 및 도 3a, 도 3b, 도 3c 및 도 4를 참조하면, 셀 영역(CAR) 및 컨택 영역들(CTR)을 포함하는 기판(100)이 제공될 수 있다. 컨택 영역들(CTR)은 셀 영역(CAR)의 일 측에 배치될 수 있다. 컨택 영역들(CTR)은 제1 방향(D1)으로 연장하는 바(Bar) 또는 라인 형태를 가질 수 있다. 기판(100) 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
기판(100) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 층간 절연막(ILD1)을 사이에 두고 기판(100)과 수직적으로 이격될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 앞서 도 1을 참조하여 설명한 서브 셀 어레이(SCA)를 포함할 수 있다.
각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 제1 층간 절연막(ILD1) 상에 서로 교번적으로 적층된 반도체 패턴들(SP) 및 절연막들(IL)을 포함할 수 있다. 수직적으로 적층된 반도체 패턴들(SP)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 절연막(IL)이 개재될 수 있다. 절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다.
각각의 반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 각각의 반도체 패턴들(SP)은 제1 불순물 영역(SD1), 제2 불순물 영역(SD2) 및 채널 영역(CH)을 포함할 수 있다.
채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1,SD2) 사이에 배치될 수 있다. 제1 및 제2 불순물 영역들(SD1,SD2)은 제1 도전형(예를 들어, n형)을 가질 수 있다. 채널 영역(CH)은 도핑되지 않거나, 제1 도전형과는 다른 제2 도전형(예를 들어, p형)을 가질 수 있다.
채널 영역(CH)은, 도 1의 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1,SD2)은, 도 1의 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 각각 해당될 수 있다.
반도체 패턴들(SP)은 기판(100)의 셀 영역(CAR) 상에 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)을 포함할 수 있다. 제1 내지 제4 열들(R1-R4) 각각은, 수직적으로 적층되어 서로 중첩되는 반도체 패턴들(SP)을 포함할 수 있다. 일 예로, 제1 내지 제4 열들(R1-R4) 각각의 반도체 패턴들(SP)의 개수는 6개로 예시되었지만, 이에 특별히 제한되는 것은 아니다. 제1 내지 제4 열들(R1-R4)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다.
각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 제1 도전 라인들(CL1)을 더 포함할 수 있다. 수직적으로 적층된 제1 도전 라인들(CL1)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이에 절연막(IL)이 개재될 수 있다.
제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 셀 영역(CAR) 상에서 컨택 영역(CTR) 상으로 연장될 수 있다.
각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 연결될 수 있다. 각각의 제1 도전 라인들(CL1)로부터, 그와 동일한 레벨에 위치하는 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)이 제2 방향(D2)으로 연장될 수 있다.
도 3c를 참조하면, 기판(100)의 컨택 영역들(CTR) 상의 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은 계단식 구조를 가질 수 있다. 컨택 영역들(CTR) 상에 적층된 제1 도전 라인들(CL1)의 제1 방향(D1)으로의 길이는, 기판(100)의 상면으로부터 멀어질수록 감소될 수 있다. 예를 들어, 적층된 제1 도전 라인들(CL1) 중 최하부의 제1 도전 라인(CL1)의 길이가 상기 최하부의 제1 도전 라인(CL1)보다 높은 레벨에 배치되는 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 길 수 있다. 적층된 제1 도전 라인들(CL1) 중 최상부의 제1 도전 라인(CL1)의 길이가 상기 최상부의 제1 도전 라인(CL1)보다 낮은 레벨에 배치되는 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 짧을 수 있다.
제1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 정보 저장 요소들(DS)을 더 포함할 수 있다. 수직적으로 적층된 정보 저장 요소들(DS)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 각각의 정보 저장 요소들(DS)은, 각각의 반도체 패턴들(SP)로부터 제2 방향(D2)으로 연장될 수 있다.
각각의 정보 저장 요소들(DS)은 각각의 반도체 패턴들(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 각각의 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 각각의 정보 저장 요소들(DS)은 반도체 패턴들(SP) 각각의 제2 불순물 영역(SD2)과 연결될 수 있다.
도 4를 참조하면, 각각의 정보 저장 요소들(DS)은 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 정보 저장 요소(DS)는 캐패시터일 수 있다.
제1 전극(EL1)은 반도체 패턴(SP)의 제2 불순물 영역(SD2)에 직접 연결될 수 있다. 제1 전극(EL1)은 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 제1 전극(EL1)은 금속 물질, 금속 질화막 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 전극(EL1)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 제1 전극(EL1)은 티타늄 질화막, 티타늄 실리콘 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막, 탄탈륨 실리콘 질화막, 탄탈륨 알루미늄 질화막 및 텅스텐 질화막과 같은 금속 질화막을 포함할 수 있다.
유전막(DL)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 개재될 수 있다. 유전막(DL)은 제1 전극(EL1)의 내측벽을 직접 덮을 수 있다. 예를 들어, 유전막(DL)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
제2 전극(EL2)은 유전막(DL) 상에 제공될 수 있다. 제2 전극(EL2)은 실린더 형태의 제1 전극(EL1)의 내부를 채울 수 있다. 제2 전극(EL2)은 후술할 제3 도전 라인(CL3)과 연결될 수 있다. 제2 전극(EL2)은 불순물이 도핑된 실리콘, 금속 물질, 금속 질화막 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 일 예로, 제2 전극(EL2)은 제1 전극(EL1)과 실질적으로 동일한 물질을 포함할 수 있다.
기판(100)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)을 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 기판(100)의 상면에 수직한 방향(즉, 제3 방향(D3))으로 연장되는 기둥 형태 또는 바 형태를 가질 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각의 제2 도전 라인들(CL2)은, 제1 방향(D1)으로 배열될 수 있다. 제2 도전 라인들(CL2)은 반도체 패턴들(SP)의 제1 내지 제4 열들(R1-R4)에 각각 인접하여 배치될 수 있다.
일 예로, 제3 적층 구조체(SS3)를 관통하는 첫 번째 제2 도전 라인(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 첫 번째 제2 도전 라인(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다. 제3 적층 구조체(SS3)를 관통하는 두 번째 제2 도전 라인(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 두 번째 제2 도전 라인(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다. 첫 번째 제2 도전 라인(CL2)과 제2 열(R2)의 반도체 패턴들(SP) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 수직 절연 패턴(VIP)은 실리콘 산화막을 포함할 수 있다.
각각의 제2 도전 라인들(CL2)은, 그와 인접하는 반도체 패턴들(SP)의 채널 영역들(CH)상에 배치될 수 있다. 제2 도전 라인들(CL2)은 게이트 전극들일 수 있다. 다시 말하면, 제2 도전 라인들(CL2)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트들일 수 있다. 제2 도전 라인(CL2)과 반도체 패턴들(SP)의 채널 영역들(CH) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
기판(100)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)과 평행하게 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 첫 번째 제3 도전 라인(CL3)은 제1 및 제2 적층 구조체들(SS1,SS2) 사이에 배치될 수 있고, 두 번째 제3 도전 라인(CL3)은 제3 및 제4 적층 구조체들(SS3,SS4) 사이에 배치될 수 있다.
제3 도전 라인들(CL3)은, 앞서 도 4에서 설명한 정보 저장 요소(DS)의 제2 전극(EL2)과 직접 연결될 수 있다. 첫 번째 제3 도전 라인(CL3)은 제1 및 제2 적층 구조체들(SS1,SS2)의 캐패시터들의 제2 전극들(EL2)과 공통으로 연결될 수 있으며, 두 번째 제3 도전 라인(CL3)은 제3 및 제4 적층 구조체들(SS3,SS4)의 캐패시터들의 제2 전극들(EL2)과 공통으로 연결될 수 있다.
제3 도전 라인들(CL3)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제3 도전 라인들(CL3)은 도 1을 참조하여 설명한 접지 배선(PP)일 수 있다.
제1 층간 절연막(ILD1) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)을 덮는 제2 층간 절연막(ILD2)이 제공될 수 있다. 제1 및 제2 층간 절연막들(ILD1,ILD2) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 제1 및 제2 적층 구조체들(SS1,SS2)과 제3 및 제4 적층 구조체들(SS3,SS4)은 서로 실질적으로 동일한 구조를 가질 수 있다. 제1 및 제2 적층 구조체들(SS1,SS2)과 제3 및 제4 적층 구조체들(SS3,SS4)은 서로 대칭일 수 있다. 제1 및 제2 적층 구조체들(SS1,SS2)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제3 및 제4 적층 구조체들(SS3,SS4)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제2 및 제3 적층 구조체들(SS2,SS3)은, 그들 사이에 채워진 제2 층간 절연막(ILD2)을 기준으로 서로 거울 대칭일 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 6a, 도 6b, 도 6c 및 도 6d는 각각 도 5의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 6e는 도 5의 컨택 영역 및 비트 주변 회로 영역을 나타내는 평면도이다. 도 6f는 도 5의 셀 영역을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 1, 도 2, 도 3a, 도 3b, 도 3c 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도면의 단순화를 위하여, 앞서 도 2를 참조하여 설명한 반도체 패턴들(SP)은 생략한채 제1 내지 제4 적층 구조체들(SS1-SS40을 도 5에 도시하였다.
도 5, 도 6a, 도 6b, 도 6c, 도 6d, 도 6e 및 도 6f를 참조하면, 기판(100)은 셀 영역(CAR), 컨택 영역들(CTR), 비트 주변 회로 영역들(BPR1-BPR6) 및 워드 주변 회로 영역들(WPR1, WPR2)을 포함할 수 있다.
비트 주변 회로 영역들(BPR1-BPR6) 및 워드 주변 회로 영역들(WPR1, WPR2)은 메모리 셀 어레이들과 전기적으로 연결되는 주변 회로들을 포함할 수 있다. 일 예로, 상기 주변 회로는 트랜지스터들, 저항들(resistor) 및 캐패시터들(capacitor)을 포함할 수 있다. 일 예로, 비트 주변 회로 영역들(BPR1-BPR6)은 셀 영역(CAR)의 비트 라인들(BL)과 연결되는 센스 증폭기들(sense amplifier)을 포함할 수 있다. 워드 주변 회로 영역들(WPR1,WPR2)은 셀 영역(CAR)의 워드 라인들(WL)과 연결되는 로우 디코더들(row decoder) 및/또는 서브 워드 라인 드라이버들(sub-word line driver)을 포함할 수 있다.
비트 주변 회로 영역들(BPR1-BPR6)은 컨택 영역들(CTR) 사이에 배치될 수 있다. 비트 주변 회로 영역들(BPR1-BPR6)은 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)을 포함할 수 있다. 컨택 영역(CTR) 상의 제1 적층 구조체(SS1)와 컨택 영역(CTR) 상의 제2 적층 구조체(SS2) 사이에 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)이 배치될 수 있다. 컨택 영역(CTR) 상의 제3 적층 구조체(SS3)와 컨택 영역(CTR) 상의 제4 적층 구조체(SS4) 사이에 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)이 배치될 수 있다. 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각은 제1 방향(D1)으로 연장하는 바(bar) 또는 라인 형태를 가질 수 있다. 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)은 제2 방향(D2)으로 순차적으로 배열될 수 있다. 워드 주변 회로 영역들(WPR1,WPR2)은 제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2)을 포함할 수 있다. 제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2)은 셀 영역(CAR)의 양 측에 배치될 수 있다.
도 6d를 참조하면, 각각의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상에 주변 트랜지스터들(TR)이 제공될 수 있다. 주변 트랜지스터들(TR) 각각은 활성 영역(ACT), 주변 게이트 전극(PG), 주변 게이트 절연막(PGI), 게이트 캐핑막(PGP) 및 스페이서들(PSP)을 포함할 수 있다.
기판(100)의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상에 활성 영역들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 각각의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상에 복수개의 활성 영역들(ACT)이 정의될 수 있다. 각각의 활성 영역들(ACT) 상에, 활성 영역(ACT)을 가로지르는 주변 게이트 전극(PG)이 제공될 수 있다. 주변 게이트 전극(PG) 양 측의 활성 영역(ACT)의 상부에 소스/드레인 영역들(IR)이 제공될 수 있다. 주변 게이트 전극(PG)과 활성 영역(ACT) 사이에 주변 게이트 절연막(PGI)이 개재될 수 있다. 주변 게이트 전극(PG) 상에 게이트 캐핑막(PGP)이 제공될 수 있다. 주변 게이트 전극(PG)의 양 측벽들 상에 한 쌍의 스페이서들(PSP)이 제공될 수 있다. 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각의 주변 트랜지스터들(TR)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 층간 절연막(ILD1)이 주변 트랜지스터들(TR)을 덮을 수 있다.
각각의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상에 한 쌍의 하부 배선들(LML)이 제공될 수 있다. 상기 한 쌍의 하부 배선들(LML)은 제1 방향(D1)으로 서로 이격될 수 있다. 상기 한 쌍의 하부 배선들(LML)은 첫 번째 하부 배선(LML) 및 두 번째 하부 배선(LML)을 포함할 수 있다. 상기 첫 번째 하부 배선(LML)은 상기 두 번째 하부 배선(LML)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 상기 하부 배선들(LML)은 제1 방향(D1)으로 연장되는 바(Bar) 또는 라인 형태를 가질 수 있다.
제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2) 상에 하부 배선들(LML)이 제공될 수 있다. 상기 하부 배선들(LML)은 제2 방향(D2)으로 연장되는 바(Bar) 또는 라인 형태를 가질 수 있다. 상기 하부 배선들(LML)은 제1 방향(D1)으로 배열될 수 있다.
제1 층간 절연막(ILD1)을 관통하는 하부 컨택들(LCNT)을 통하여, 각각의 하부 배선들(LML)은 활성 영역(ACT)의 소스/드레인 영역(IR)과 전기적으로 연결될 수 있다.
도 6d에 도시된 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상의 주변 트랜지스터들(TR)과 유사하게, 제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2) 상에 주변 트랜지스터들이 제공될 수 있다.
기판(100)의 셀 영역(CAR) 및 컨택 영역들(CTR) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 층간 절연막(ILD1) 상에 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 및 제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2)의 주변 트랜지스터들보다 더 높은 레벨에 위치할 수 있다.
제1 내지 제4 적층 구조체들(SS1-SS4)을 덮는 제2 층간 절연막(ILD2)을 관통하여, 컨택 영역들(CTR) 상의 제1 도전 라인들(CL1)과 접촉하는 제1 컨택들(CNT1)이 제공될 수 있다. 제2 층간 절연막(ILD2)을 관통하여 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상의 하부 배선들(LML)과 접촉하는 제2 컨택들(CNT2)이 제공될 수 있다. 제2 층간 절연막(ILD2)을 관통하여 제1 및 제2 워드 주변 회로 영역들(WPR1,WPR2) 상의 하부 배선들(LML)과 접촉하는 제3 컨택들(CNT3)이 제공될 수 있다.
컨택 영역들(CTR) 상의 제1 도전 라인들(CL1)과 접촉하는 제1 컨택들(CNT1)은, 제1 방향(D1)으로 배열될 수 있다. 컨택 영역들(CTR) 상의 제1 컨택들(CNT1)은 제1 내지 제4 적층 구조체들(SS1-SS4) 각각의 계단식 구조 상에 배치될 수 있다. 따라서, 컨택 영역들(CTR) 상의 제1 컨택들(CNT1)은 셀 영역(CAR)에 가까워질수록 그의 바닥면이 레벨이 상승할 수 있다. 예를 들어, 셀 영역(CAR)에 먼 제1 컨택(CNT1)의 바닥면은 제1 레벨(LEV1)에 위치할 수 있고, 셀 영역(CAR)에 가까운 제1 컨택(CNT1)의 바닥면은 제2 레벨(LEV2)에 위치할 수 있다. 제2 레벨(LEV2)은 제1 레벨(LEV1)보다 더 높을 수 있다.
한 쌍의 제2 컨택들(CNT2)이 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각의 한 쌍의 하부 배선들(LML)과 접촉할 수 있다. 상기 한 쌍의 제2 컨택들(CNT2)은 제1 방향(D1)으로 서로 이격될 수 있다. 상기 한 쌍의 제2 컨택들(CNT2)은 첫 번째 제2 컨택(CNT2) 및 두 번째 제2 컨택(CNT2)을 포함할 수 있다. 상기 첫 번째 제2 컨택(CNT2)은 첫 번째 하부 배선(LML)과 접촉할 수 있다. 상기 두 번째 제2 컨택(CNT2)은 두 번째 하부 배선(LML)과 접촉할 수 있다. 첫 번째 제2 컨택(CNT2)이 두 번째 제2 컨택(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 상기 첫 번째 하부 배선(LML)은 상기 첫 번째 제2 컨택(CNT2)에서 상기 두 번째 제2 컨택(CNT2)과 멀어지는 방향으로 연장할 수 있다. 상기 두 번째 하부 배선(LML)은 상기 두 번째 제2 컨택(CNT2)에서 상기 첫 번째 제2 컨택(CNT2)과 멀어지는 방향으로 연장할 수 있다.
제1 비트 주변 회로 영역(BPR1) 상의 한 쌍의 제2 컨택들(CNT2)은 제2 비트 주변 회로 영역(BPR2) 상의 한 쌍의 제2 컨택들(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 제2 비트 주변 회로 영역(BPR2) 상의 한 쌍의 제2 컨택들(CNT2)은 제3 비트 주변 회로 영역(BPR3) 상의 한 쌍의 제2 컨택들(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 제3 비트 주변 회로 영역(BPR3) 상의 한 쌍의 제2 컨택들(CNT2)은 제4 비트 주변 회로 영역(BPR4) 상의 한 쌍의 제2 컨택들(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 제4 비트 주변 회로 영역(BPR4) 상의 한 쌍의 제2 컨택들(CNT2)은 제5 비트 주변 회로 영역(BPR5) 상의 한 쌍의 제2 컨택들(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 제5 비트 주변 회로 영역(BPR5) 상의 한 쌍의 제2 컨택들(CNT2)은 제6 비트 주변 회로 영역(BPR6) 상의 한 쌍의 제2 컨택들(CNT2)보다 셀 영역(CAR)에 가깝게 배치될 수 있다.
제2 층간 절연막(ILD2) 상에 제3 및 제4 층간 절연막들(ILD3,ILD4)이 제공될 수 있다. 제3 층간 절연막들(ILD3) 내에 비아들(VI)이 제공될 수 있다. 제4 층간 절연막들(ILD4) 내에 제1 내지 제7 배선들(ML1-ML7)이 제공될 수 있다. 제1 내지 제7 배선들(ML1-ML7)은 제2 방향(D2)으로 연장하는 바(Bar) 또는 라인 형태를 가질 수 있다. 제1 내지 제7 배선들(ML1-ML7)은 비아들(VI)과 접촉할 수 있다.
제1 내지 제4 배선들(ML1-ML4)은 제1 컨택들(CNT1) 및 비아들(VI)을 통하여 제1 내지 제4 적층 구조체들(SS1-SS4)의 제1 도전 라인들(CL1)과 전기적으로 연결될 수 있다.
제1 배선들(ML1)이 제1 적층 구조체(SS1)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 제2 배선들(ML2)이 제2 적층 구조체(SS2)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 제3 배선들(ML3)이 제3 적층 구조체(SS3)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 제4 배선들(ML4)이 제4 적층 구조체(SS4)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다.
제1 내지 제4 배선들(ML1-ML4)은 제2 컨택들(CNT2) 및 비아들(VI)을 통하여 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)의 주변 트랜지스터들(TR)과 전기적으로 연결될 수 있다.
제1 배선들(ML1)은 제1 적층 구조체(SS1)와 제2 적층 구조체(SS2) 사이의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)에 접속될 수 있다. 제2 배선들(ML2)은 제1 적층 구조체(SS1)와 제2 적층 구조체(SS2) 사이의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)에 접속될 수 있다. 제3 배선들(ML3)은 제3 적층 구조체(SS3)와 제4 적층 구조체(SS4) 사이의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)에 접속될 수 있다. 제4 배선들(ML4)은 제3 적층 구조체(SS3)와 제4 적층 구조체(SS4) 사이의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)에 접속될 수 있다.
제1 배선들(ML1)의 개수는 제1 적층 구조체(SS1)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제2 배선들(ML2)의 개수는 제2 적층 구조체(SS2)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제3 배선들(ML3)의 개수는 제3 적층 구조체(SS3)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제4 배선들(ML4)의 개수는 제4 적층 구조체(SS4)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다.
제3 배선들(ML3)은 첫 번째 내지 여섯 번째 제3 배선들(ML3)을 포함할 수 있다. 첫 번째 내지 여섯 번째 제3 배선들(ML3)은 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)에 각각 접속될 수 있다. 예를 들면, 첫 번째 제3 배선(ML3)은 제1 비트 주변 회로 영역(BPR1)의 주변 트랜지스터(TR)에 접속될 수 있고, 여섯 번째 제3 배선(ML3)은 제6 비트 주변 회로 영역(BPR6)의 주변 트랜지스터(TR)에 접속될 수 있다.
제1, 제2 및 제4 배선들(ML1,ML2,ML4)에 관한 설명은 위에서 설명한 제3 배선들(ML3)과 유사할 수 있다.
제3 배선들(ML3)의 길이는, 셀 영역(CAR)으로부터 멀어질수록 증가할 수 있다. 예를 들어, 첫 번째 제3 배선(ML3)의 길이가 나머지 제3 배선들(ML3) 각각의 길이보다 더 짧을 수 있다. 여섯 번째 제3 배선(ML3)의 길이가 나머지 제3 배선들(ML3) 각각의 길이보다 더 길 수 있다.
제4 배선들(ML4)의 길이는, 셀 영역(CAR)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 첫 번째 제4 배선(ML4)의 길이가 나머지 제4 배선들(ML4) 각각의 길이보다 더 길 수 있다. 여섯 번째 제4 배선(ML4)의 길이가 나머지 제4 배선들(ML4) 각각의 길이보다 더 짧을 수 있다.
첫 번째 제3 배선(ML3)의 길이는 첫 번째 제4 배선(ML4)의 길이보다 짧을 수 있다. 두 번째 제3 배선(ML3)의 길이는 두 번째 제4 배선(ML4)의 길이보다 짧을 수 있다. 세 번째 제3 배선(ML3)의 길이는 세 번째 제4 배선(ML4)의 길이보다 짧을 수 있다. 네 번째 제3 배선(ML3)의 길이는 네 번째 제4 배선(ML4)의 길이보다 길 수 있다. 다섯 번째 제3 배선(ML3)의 길이는 다섯 번째 제4 배선(ML4)의 길이보다 길 수 있다. 여섯 번째 제3 배선(ML3)의 길이는 여섯 번째 제4 배선(ML4)의 길이보다 길 수 있다.
각각의 첫 번째 내지 여섯 번째 제3 배선들(ML3)은 각각의 첫 번째 내지 여섯 번째 제4 배선들(ML4)보다 셀 영역(CAR)에 가깝게 배치될 수 있다. 예를 들면, 첫 번째 제3 배선(ML3)은 첫 번째 제4 배선(ML4)보다 셀 영역(CAR)에 가깝게 배치될 수 있고, 여섯 번째 제3 배선(ML3)은 여섯 번째 제4 배선(ML4)보다 셀 영역(CAR)에 가깝게 배치될 수 있다.
각각의 첫 번째 내지 여섯 번째 제3 배선들(ML3)의 제2 컨택(CNT2)과 연결되는 부분은 각각의 첫 번째 내지 여섯 번째 제4 배선들(ML4)의 제2 컨택(CNT2)과 연결되는 부분과 제1 방향(D1)을 따라 중첩될 수 있다. 예를 들면, 첫 번째 제3 배선(ML3)의 제2 컨택(CNT2)과 연결되는 부분은 첫 번째 제4 배선(ML4)의 제2 컨택(CNT2)과 연결되는 부분과 제1 방향(D1)을 따라 중첩될 수 있다.
제3 적층 구조체(SS3)와 제4 적층 구조체(SS4) 사이에서, 제3 배선들(ML3) 및 제4 배선들(ML4)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제1 적층 구조체(SS1)와 제2 적층 구조체(SS2) 사이에서, 제1 배선들(ML1) 및 제2 배선들(ML2)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제1 배선들(ML1)의 구조는 위에서 설명한 제3 배선들(ML3)의 구조와 유사할 수 있고, 제2 배선들(ML2)의 구조는 위에서 설명한 제4 배선들(ML4)의 구조와 유사할 수 있다.
셀 영역(CAR) 상에서 제5 배선들(ML5)은 비아들(VI)을 통하여 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 제5 배선들(ML5)은 셀 영역(CAR) 상에서 제1 워드 주변 회로 영역(WPR1) 상으로 연장될 수 있다. 제5 배선들(ML5)은 제3 컨택들(CNT3) 및 비아들(VI)을 통하여 제1 워드 주변 회로 영역(WPR1) 상의 하부 배선들(LML)과 전기적으로 연결될 수 있다.
셀 영역(CAR) 상에서 제6 배선들(ML6)은 비아들(VI)을 통하여 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 제6 배선들(ML6)은 셀 영역(CAR) 상에서 제2 워드 주변 회로 영역(WPR2) 상으로 연장될 수 있다. 제6 배선들(ML5)은 제3 컨택들(CNT3) 및 비아들(VI)을 통하여 제2 워드 주변 회로 영역(WPR2) 상의 하부 배선들(LML)과 전기적으로 연결될 수 있다.
제5 배선들(ML5) 및 제6 배선들(ML6)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제1 적층 구조체(SS1)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL1)은 제1 행(C1)을 이룰 수 있다. 제2 적층 구조체(SS2)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL1)은 제2 행(C2)을 이룰 수 있다. 제3 적층 구조체(SS3)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL1)은 제3 행(C3)을 이룰 수 있다. 제4 적층 구조체(SS4)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL1)은 제4 행(C4)을 이룰 수 있다.
제1 내지 제4 행들(C1-C4)의 첫 번째 제2 도전 라인들(CL2)은 제2 방향(D2)으로 정렬될 수 있다. 제1 내지 제4 행들(C1-C4)의 두 번째 제2 도전 라인들(CL2)은 제2 방향(D2)으로 정렬될 수 있다. 제1 내지 제4 행들(C1-C4)의 세 번째 제2 도전 라인들(CL2)은 제2 방향(D2)으로 정렬될 수 있다. 제1 내지 제4 행들(C1-C4)의 네 번째 제2 도전 라인들(CL2)은 제2 방향(D2)으로 정렬될 수 있다.
제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2)은 비아들(VI)을 통해 그들 상의 제6 배선(ML6)과 전기적으로 연결될 수 있다. 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2)은 그들 상의 제6 배선(ML6)과 전기적으로 분리될 수 있다. 다시 말하면, 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2)과 그들 상의 제6 배선(ML6) 사이에 비아들(VI)이 제공되지 않을 수 있다. 제1 및 제3 행들(C1,C3)의 두 번째 제2 도전 라인들(CL2)은 비아들(VI)을 통해 그들 상의 제5 배선(ML5)과 전기적으로 연결될 수 있다. 제2 및 제4 행들(C2,C4)의 두 번째 제2 도전 라인들(CL2)은 그들 상의 제5 배선(ML5)과 전기적으로 분리될 수 있다. 다시 말하면, 제2 및 제4 행들(C2,C4)의 두 번째 제2 도전 라인들(CL2)과 그들 상의 제5 배선(ML5) 사이에 비아들(VI)이 제공되지 않을 수 있다.
제1 내지 제4 행들(C1-C4) 각각의 세 번째 및 네 번째 제2 도전 라인들(CL2)의 구조는 위에서 설명한 제1 내지 제4 행들(C1-C4) 각각의 첫 번째 및 두 번째 제2 도전 라인들(CL2)의 구조와 유사할 수 있다. 제1 내지 제4 행들(C1-C4) 각각의 세 번째 및 네 번째 제2 도전 라인들(CL2) 상의 제5 및 제6 배선들(ML5,ML6)의 구조는 위에서 설명한 제1 내지 제4 행들(C1-C4) 각각의 첫 번째 및 두 번째 제2 도전 라인들(CL2) 상의 제5 및 제6 배선들(ML5,ML6)의 구조와 유사할 수 있다.
제5 배선들(ML5)은 제1 내지 제4 행들(C1-C4) 각각의 두 번째 및 네 번째 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다. 제6 배선들(ML6)은 제1 내지 제4 행들(C1-C4) 각각의 첫 번째 및 세 번째 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다.
셀 영역(CAR) 상에서 제7 배선(ML7)은 비아들(VI)을 통하여 제3 도전 라인들(CL3)과 전기적으로 연결될 수 있다. 제7 배선(ML7)은 상부 비아(UVI)를 통하여, 상위 배선(도시되지 않음)과 연결될 수 있다.
하부 배선(LML), 하부 컨택(LCNT), 제1 내지 제3 컨택들(CNT1-CNT3), 비아들(VI) 및 제1 내지 제7 배선들(ML1-ML7) 각각은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)이 컨택 영역들(CTR) 사이에 배치됨에 따라, 집적도가 향상될 수 있다.
이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 1, 도 2, 도 3a 내지 도 3c, 도 4, 도 5 및 도 6a 내지 도 6f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 8c는 도 7의 컨택 영역 및 비트 주변 회로 영역을 나타내는 평면도이다.
도 7, 도 8a, 도 8b 및 도 8c를 참조하면, 컨택 영역(CTR) 상의 제1 적층 구조체(SS1)와 컨택 영역(CTR) 상의 제2 적층 구조체(SS2) 사이에 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)이 배치될 수 있다. 컨택 영역(CTR) 상의 제3 적층 구조체(SS3)와 컨택 영역(CTR) 상의 제4 적층 구조체(SS4) 사이에 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)이 배치될 수 있다. 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각은 제2 방향(D2)으로 연장하는 바(bar) 또는 라인 형태를 가질 수 있다. 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)은 제1 방향(D1)의 반대 방향으로 순차적으로 배열될 수 있다.
제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각의 주변 트랜지스터들(TR)은 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 상에 한 쌍의 하부 배선들(LML)이 제공될 수 있다. 상기 한 쌍의 하부 배선들(LML)은 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 하부 배선들(LML)은 첫 번째 하부 배선(LML) 및 두 번째 하부 배선(LML)을 포함할 수 있다. 상기 첫 번째 하부 배선(LML)은 상기 두 번째 하부 배선(LML)보다 컨택 영역(CTR) 상의 제3 적층 구조체(SS3)(또는, 컨택 영역(CTR) 상의 제1 적층 구조체(SS1))에 가깝게 배치될 수 있다. 상기 하부 배선들(LML)은 제2 방향(D2)으로 연장되는 바(bar) 또는 라인 형태를 가질 수 있다.
한 쌍의 제2 컨택들(CNT2)이 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6) 각각의 한 쌍의 하부 배선들(LML)과 접촉할 수 있다. 상기 한 쌍의 제2 컨택들(CNT2)은 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 제2 컨택들(CNT2)은 첫 번째 제2 컨택(CNT2) 및 두 번째 제2 컨택(CNT2)을 포함할 수 있다. 상기 첫 번째 제2 컨택(CNT2)은 첫 번째 하부 배선(LML)과 접촉할 수 있다. 상기 두 번째 제2 컨택(CNT2)은 두 번째 하부 배선(LML)과 접촉할 수 있다. 첫 번째 제2 컨택(CNT2)이 두 번째 제2 컨택(CNT2)보다 컨택 영역(CTR) 상의 제3 적층 구조체(SS3)(또는, 컨택 영역(CTR) 상의 제1 적층 구조체(SS1))에 가깝게 배치될 수 있다. 상기 첫 번째 하부 배선(LML)은 상기 첫 번째 제2 컨택(CNT2)에서 상기 두 번째 제2 컨택(CNT2)과 가까워지는 방향으로 연장할 수 있다. 상기 두 번째 하부 배선(LML)은 상기 두 번째 제2 컨택(CNT2)에서 상기 첫 번째 제2 컨택(CNT2)과 가까워지는 방향으로 연장할 수 있다.
제1 내지 제4 배선들(ML1-ML4)은 제2 컨택들(CNT2) 및 비아들(VI)을 통하여 제1 내지 제6 비트 주변 회로 영역들(BPR1-BPR6)의 주변 트랜지스터들(TR)과 전기적으로 연결될 수 있다.
제1 내지 제4 배선들(ML1-ML4)은 제2 방향(D2)으로 연장하는 바(bar) 또는 라인 형태를 가질 수 있다. 제1 내지 제4 배선들(ML1-ML4)의 길이는 실질적으로 동일할 수 있다. 제3 배선(ML3) 및 제4 배선(ML4)의 길이의 합은 컨택 영역(CTR) 상의 제3 적층 구조체(SS3) 및 컨택 영역(CTR) 상의 제4 적층 구조체(SS4) 사이의 제2 방향(D2)으로의 거리보다 작을 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 10a 및 도 10b는 각각 도 9의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 10c는 도 9의 셀 영역을 나타내는 평면도이다.
도 9, 도 10a, 도 10b 및 도 10c를 참조하면, 제5 배선들(ML5) 각각은 제1 및 제3 적층 구조체들(SS1,SS3) 상에서 제2 방향(D2)으로 연장하는 제1 부분들(ML51), 제2 및 제4 적층 구조체들(SS2,SS4) 상에서 제2 방향(D2)으로 연장하는 제2 부분들(ML52) 및 제1 및 제2 부분들(ML51,ML52)을 연결하는 제3 부분들(ML53)을 포함할 수 있다. 제5 배선(ML5)의 제3 부분들(ML53)은 제3 도전 라인(CL3) 상에서 연장할 수 있다.
제5 배선(ML5)의 제1 부분들(ML51)은 제2 방향(D2)으로 동일 선상에 배치될 수 있다. 제5 배선(ML5)의 제2 부분들(ML52)은 제2 방향(D2)으로 동일 선상에 배치될 수 있다. 제5 배선(ML5)의 제1 및 제2 부분들(ML51,ML52)은 제1 방향(D1)으로 서로 오프셋될 수 있다.
제6 배선들(ML6) 각각은 제1 및 제3 적층 구조체들(SS1,SS3) 상에서 제2 방향(D2)으로 연장하는 제1 부분들(ML61), 제2 및 제4 적층 구조체들(SS2,SS4) 상에서 제2 방향(D2)으로 연장하는 제2 부분들(ML62) 및 제4 및 제5 부분들(ML61,ML62)을 연결하는 제3 부분들(ML63)을 포함할 수 있다. 제6 배선(ML6)의 제3 부분들(ML63)은 제3 도전 라인(CL3) 상에서 연장할 수 있다.
제6 배선(ML6)의 제4 부분들(ML61)은 제2 방향(D2)으로 동일 선상에 배치될 수 있다. 제6 배선(ML6)의 제5 부분들(ML62)은 제2 방향(D2)으로 동일 선상에 배치될 수 있다. 제6 배선(ML6)의 제4 및 제5 부분들(ML61,ML62)은 제1 방향(D1)으로 서로 오프셋될 수 있다.
제5 배선들(ML5)은 제1 방향(D1)을 따라 순차적으로 배치되는 첫 번째, 두 번째, 세 번째 및 네 번째 제5 배선들(ML5)을 포함할 수 있다. 첫 번째 내지 네 번째 제5 배선들(ML5) 중 첫 번째 제5 배선(ML5)이 제7 배선(ML7)과 가장 가깝게 배치될 수 있고, 네 번째 제5 배선(ML5)이 제7 배선(ML7)과 가장 멀게 배치될 수 있다.
제6 배선들(ML6)은 제1 방향(D1)을 따라 순차적으로 배치되는 첫 번째, 두 번째, 세 번째 및 네 번째 제6 배선들(ML6)을 포함할 수 있다. 첫 번째 내지 네 번째 제6 배선들(ML6) 중 첫 번째 제6 배선(ML6)이 제7 배선(ML7)과 가장 가깝게 배치될 수 있고, 네 번째 제6 배선(ML6)이 제7 배선(ML7)과 가장 멀게 배치될 수 있다.
제5 배선들(ML5) 및 제6 배선들(ML6)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
첫 번째 제5 배선(ML5)의 제1 부분들(ML51) 각각은 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2) 상에 배치될 수 있다. 첫 번째 제5 배선(ML5)의 제1 부분들(ML51) 각각은 비아들(VI)을 통해 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
첫 번째 제5 배선(ML5)의 제2 부분들(ML52)은 각각제2 행(C2)의 첫 번째 제2 도전 라인(CL2)과 제7 배선(ML7) 사이 및 제4 행(C4)의 첫 번째 제2 도전 라인(CL2)과 제7 배선(ML7) 사이에 배치될 수 있다. 첫 번째 제5 배선(ML5)의 제2 부분들(ML52)은 제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다. 첫 번째 제5 배선(ML5)의 제2 부분들(ML52)은 비아들(VI)과 연결되지 않을 수 있다.
첫 번째 제6 배선(ML6)의 제2 부분들(ML62) 각각은 제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2) 상에 배치될 수 있다. 첫 번째 제6 배선(ML6)의 제2 부분들(ML62) 각각은 비아들(VI)을 통해 제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
첫 번째 제6 배선(ML6)의 제1 부분들(ML61)은 각각 제1 행(C1)의 첫 번째 및 두 번째 제2 도전 라인들(CL2) 사이 및 제3 행(C3)의 첫 번째 및 두 번째 제2 도전 라인들(CL2) 사이에 배치될 수 있다. 첫 번째 제6 배선(ML6)의 제1 부분들(ML61)은 제1 행(C1)의 첫 번째 및 두 번째 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있고, 제3 행(C3)의 첫 번째 및 두 번째 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다. 첫 번째 제6 배선(ML6)의 제4 부분들(ML61)은 비아들(VI)과 연결되지 않을 수 있다.
제5 배선들(ML5)은 제1 및 제3 행(C1,C3)의 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있고, 제2 및 제4 행들(C2,C4)의 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다. 제6 배선들(ML6)은 제2 및 제4 행(C2,C4)의 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있고, 제1 및 제3 행들(C1,C3)의 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다.
제5 배선들(ML5)은 제1 및 제3 행들(C1,C3) 각각의 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다. 제6 배선들(ML6)은 제2 및 제4 행들(C2,C4) 각각의 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제5 및 제6 배선들(ML5,ML6)이 서로 오프셋된 부분들을 포함함에 따라, 집적도가 향상될 수 있다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 12a 및 도 12b 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 12c는 도 11의 셀 영역을 나타내는 평면도이다.
도 11, 도 12a, 도 12b 및 도 12c를 참조하면, 제1 행(C1)의 첫 번째 제2 도전 라인(CL2)과 제2 행(C2)의 첫 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬되지 않고 제1 방향(D1)으로 서로 오프셋될 수 있다. 제3 행(C3)의 첫 번째 제2 도전 라인(CL2)과 제4 행(C4)의 첫 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬되지 않고 제1 방향(D1)으로 서로 오프셋될 수 있다. 제1 내지 제4 행들(C1-C4)의 두 번째, 세 번째 및 네 번째 제2 도전 라인들(CL2)은 위에서 설명한 제1 내지 제4 행들(C1-C4)의 첫 번째 제2 도전 라인들(CL2)과 유사하게 제1 방향(D1)으로 서로 오프셋된 구조를 가질 수 있다.
제5 배선들(ML5)은 제1 방향(D1)을 따라 순차적으로 배치되는 첫 번째, 두 번째, 세 번째 및 네 번째 제5 배선들(ML5)을 포함할 수 있다. 첫 번째 내지 네 번째 제5 배선들(ML5) 중 첫 번째 제5 배선(ML5)이 제7 배선(ML7)과 가장 가깝게 배치될 수 있고, 네 번째 제5 배선(ML5)이 제7 배선(ML7)과 가장 멀게 배치될 수 있다.
제6 배선들(ML6)은 제1 방향(D1)을 따라 순차적으로 배치되는 첫 번째, 두 번째, 세 번째 및 네 번째 제6 배선들(ML6)을 포함할 수 있다. 첫 번째 내지 네 번째 제6 배선들(ML6) 중 첫 번째 제6 배선(ML5)이 제7 배선(ML7)과 가장 가깝게 배치될 수 있고, 네 번째 제6 배선(ML5)이 제7 배선(ML7)과 가장 멀게 배치될 수 있다.
첫 번째 제5 배선(ML5)은 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2) 상에 배치될 수 있다. 첫 번째 제5 배선(ML5)은 비아들(VI)을 통해 제1 및 제3 행들(C1,C3)의 첫 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
첫 번째 제6 배선(ML6)은 제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2) 상에 배치될 수 있다. 첫 번째 제6 배선(ML5)은 비아들(VI)을 통해 제2 및 제4 행들(C2,C4)의 첫 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
첫 번째 제5 배선(ML5)과 유사하게, 두 번째, 세 번째 및 네 번째 제5 배선들(ML5) 각각은 제1 및 제3 행들(C1,C3) 각각의 두 번째, 세 번째, 및 네 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
첫 번째 제6 배선(ML6)과 유사하게, 두 번째, 세 번째 및 네 번째 제6 배선들(ML6) 각각은 제2 및 제4 행들(C2,C4) 각각의 두 번째, 세 번째, 및 네 번째 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다.
제5 배선들(ML5)은 제1 및 제3 행(C1,C3)의 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있고, 제2 및 제4 행들(C2,C4)의 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다. 제6 배선들(ML6)은 제2 및 제4 행(C2,C4)의 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있고, 제1 및 제3 행들(C1,C3)의 제2 도전 라인들(CL2)과 전기적으로 분리될 수 있다.
제5 배선들(ML5)은 제1 및 제3 행들(C1,C3) 각각의 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다. 제6 배선들(ML6)은 제2 및 제4 행들(C2,C4) 각각의 제2 도전 라인들(CL2)과 수직적으로 중첩될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제2 도전 라인들(CL2)이 오프셋된 구조를 가지면서, 집적도가 향상될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 셀 영역, 제1 및 제2 컨택 영역들, 및 상기 제1 및 제2 컨택 영역들 사이의 비트 주변 회로 영역을 포함하는 기판;
    상기 셀 영역 및 상기 제1 컨택 영역 상의 제1 적층 구조체, 및 상기 셀 영역 및 상기 제2 컨택 영역 상의 제2 적층 구조체; 및
    상기 제1 및 제2 적층 구조체들과 전기적으로 연결되는 상기 비트 주변 회로 영역 상의 주변 트랜지스터를 포함하되,
    상기 제1 및 제2 적층 구조체들 각각은:
    상기 셀 영역 상에서 수직적으로 적층된 반도체 패턴들; 및
    상기 반도체 패턴들과 연결되고, 제1 방향을 따라 상기 셀 영역으로부터 상기 제1 및 제2 컨택 영역들 중 대응하는 영역 상으로 연장되는 도전 라인들을 포함하며,
    상기 제1 및 제2 컨택 영역들 상에서 상기 도전 라인들은 계단식 구조를 갖는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 비트 주변 회로 영역은 제1 비트 주변 회로 영역 및 제2 비트 주변 회로 영역을 포함하고,
    상기 제1 적층 구조체의 상기 도전 라인들은, 제1 도전 라인 및 상기 제1 도전 라인보다 낮은 레벨에 배치되는 제2 도전 라인을 포함하고,
    상기 제2 적층 구조체의 상기 도전 라인들은, 제3 도전 라인 및 상기 제3 도전 라인보다 낮은 레벨에 배치되는 제4 도전 라인을 포함하고,
    상기 제1 비트 주변 회로 영역 상의 주변 트랜지스터는 상기 제1 및 제3 도전 라인과 전기적으로 연결되고,
    상기 제2 비트 주변 회로 영역 상의 주변 트랜지스터는 상기 제2 및 제4 도전 라인과 전기적으로 연결되는 반도체 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 및 제2 비트 주변 회로 영역들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 배열되는 반도체 메모리 소자.
  4. 제3 항에 있어서,
    상기 제2 방향으로 연장되는 제1 배선들 및 제2 배선들을 더 포함하고,
    상기 제1 배선들은 상기 제1 도전 라인 및 상기 제1 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고, 상기 제2 도전 라인 및 상기 제2 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고,
    상기 제2 배선들은 상기 제3 도전 라인 및 상기 제1 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고, 상기 제2 배선들은 상기 제4 도전 라인 및 상기 제2 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하는 반도체 메모리 소자.
  5. 제4 항에 있어서,
    상기 제1 및 제2 배선들의 길이는 실질적으로 동일한 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 제1 및 제2 배선들을 상기 제1 내지 제4 도전 라인들에 전기적으로 연결하는 제1 컨택들 및 상기 제1 및 제2 배선들을 상기 제1 및 제2 비트 주변 회로 영역들 상의 주변 트랜지스터들에 전기적으로 연결하는 제2 컨택들을 더 포함하는 반도체 메모리 소자.
  7. 제2 항에 있어서,
    상기 제1 및 제2 비트 주변 회로 영역들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 배열되는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 제2 방향으로 연장되는 제1 배선들 및 제2 배선들을 더 포함하고,
    상기 제1 배선들은 상기 제1 도전 라인 및 상기 제1 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고, 상기 제2 도전 라인 및 상기 제2 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고,
    상기 제2 배선들은 상기 제3 도전 라인 및 상기 제1 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하고, 상기 제2 배선들은 상기 제4 도전 라인 및 상기 제2 비트 주변 회로 영역 상의 주변 트랜지스터를 전기적으로 연결하는 반도체 메모리 소자.
  9. 제8 항에 있어서,
    상기 제2 도전 라인과 연결되는 제1 배선은 상기 제1 도전 라인과 연결되는 제1 배선보다 길이가 길고,
    상기 제3 도전 라인과 연결되는 제2 배선은 상기 제4 도전 라인과 연결되는 제2 배선보다 길이가 긴 반도체 메모리 소자.
  10. 제9 항에 있어서,
    상기 제3 도전 라인과 연결되는 제2 배선은 상기 제1 도전 라인과 연결되는 제1 배선보다 길이가 길고,
    상기 제2 도전 라인과 연결되는 제1 배선은 상기 제4 도전 라인과 연결되는 제2 배선보다 길이가 긴 반도체 메모리 소자.
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