KR20210027696A - 3차원 반도체 메모리 소자 - Google Patents

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KR20210027696A
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Abstract

본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들, 상기 제 1 기판 상의 상기 제 1 트랜지스터들을 덮는 층간 절연막, 상기 제 1 트랜지스터들과 연결되고, 상기 층간 절연막을 관통하는 제 1 콘택 플러그들, 상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들, 상기 층간 절연막 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고, 상기 제 2 기판과 상기 층간 절연막 사이에 배치되고, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부들을 포함하되, 인접하는 상기 제 1 콘택 배선들은 커패시터의 전극들로 구성될 수 있다.

Description

3차원 반도체 메모리 소자{Three dimension semiconductor memory device}
본 발명은 3차원 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 칩 상의 제 2 칩이 적층되고, 상기 제 1 칩은, 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 콘택 플러그들, 상기 제 1 기판의 상기 제 2 주변회로 영역 상의 제 2 콘택 플러그들 및 상기 제 2 콘택 플러그들 상의 제 1 콘택 배선을 포함하고, 상기 제 2 칩은 상기 제 1 칩 상에 배치되고, 셀 어레이 영역 및 콘택 영역을 포함하는 제 2 기판, 상기 콘택 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 셀 어레이 영역은 상기 제 2 주변회로 영역과 중첩하고 상기 제 2 기판과 상기 제 1 칩 사이에서, 상기 제 2 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 적층된 게이트 전극들 및 상기 제 2 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들을 상에 배치되고, 상기 제 1 콘택 플러그들과 연결되는 셀 콘택 플러그들을 포함하되, 상기 제 1 콘택 배선은 수동 소자로 구성될 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들, 상기 제 1 트랜지스터들과 연결되는 제 1 콘택 플러그들, 상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들, 상기 제 1 기판의 상기 제 2 주변회로 영역 상의 제 2 트랜지스터들, 상기 제 2 트랜지스터들과 연결되는 제 2 콘택 플러그들, 상기 제 1 콘택 배선들 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고, 상기 제 2 기판과 상기 제 2 콘택 플러그들 사이에서, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들 및 상기 제 2 기판의 상기 제 2 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되고, 상기 제 2 콘택 플러그들과 연결되는 셀 콘택 플러그들을 포함하되, 상기 제 1 콘택 배선들은 상기 제 2 기판과 전기적으로 분리될 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들, 상기 제 1 기판 상의 상기 제 1 트랜지스터들을 덮는 층간 절연막, 상기 제 1 트랜지스터들과 연결되고, 상기 층간 절연막을 관통하는 제 1 콘택 플러그들, 상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들, 상기 층간 절연막 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고, 상기 제 2 기판과 상기 층간 절연막 사이에 배치되고, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부들을 포함하되, 인접하는 상기 제 1 콘택 배선들은 커패시터의 전극들로 구성될 수 있다.
본 발명의 실시예에 따르면, 트랜지스터들이 제공된 제 1 칩과 셀 어레이가 제공된 제 2 칩이 수직으로 적층되어 배치될 수 있고, 제 1 칩의 트랜지스터들과 제 2 칩의 셀 어레이들 사이를 전기적으로 연결하는 본딩 패드들이 제공되지 않는 제 1 칩의 제 2 내지 제 4 주변회로 영역들 상에 수동 소자들이 제공될 수 있다. 이에 따라, 3차원 반도체 메모리 소자들의 동작 특성을 개선할 수 있고, 기존의 활용하지 않는 영역 상에 수동 소자를 배치하기 때문에 칩 사이즈가 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 도 4의 A를 확대한 도면이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 수동 소자들을 나타낸 평면도들이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 5는 도 4의 A를 확대한 도면이다. 도 6a 내지 도 6c는 본 발명의 실시예에 따른 수동 소자들을 나타낸 평면도들이다.
도 2 및 도 3을 참조하면, 3차원 반도체 메모리 소자들을 포함하는 단위 칩(1)은 제 1 칩(C1) 및 제 2 칩(C2)을 포함할 수 있다. 제 2 칩(C2)은 제 1 칩(C1) 상에 수직으로 적층될 수 있다. 제 1 칩(C1)은 제 1 주변회로 영역들(PR1), 제 2 주변회로 영역(PR2), 제 3 주변회로 영역들(PR3), 및 제 4 주변회로 영역들(PR4)을 포함할 수 있다. 제 1 주변회로 영역들(PR1)은 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 제 2 주변회로 영역(PR2)은 제 1 주변회로 영역들(PR1) 사이에 배치될 수 있다. 제 3 주변회로 영역들(PR3)은 제 2 주변회로 영역(PR2)을 사이에 두고 제 2 방향(Y)에 교차하는 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 4 주변회로 영역들(PR4) 각각은 인접하는 제 1 주변회로 영역(PR1)과 제 3 주변회로 영역(PR3) 사이에 배치될 수 있다. 예를 들어, 제 4 주변회로 영역들(PR4) 각각은 평면적 관점에서, 제 2 주변회로 영역(PR2)의 모서리 옆에 배치될 수 있다.
제 2 칩(C2)은 제 1 영역들(R1), 제 2 영역(R2), 제 3 영역들(R3), 및 제 4 영역들(R4)을 포함할 수 있다. 제 1 칩(C1)의 제 1 주변회로 영역들(PR1)은 제 2 칩(C2)의 제 1 영역들(R1)과 수직으로 중첩할 수 있고, 제 1 칩(C1)의 제 2 주변회로 영역(PR2)은 제 2 칩(C2)의 제 2 영역(R2)과 수직으로 중첩할 수 있고, 제 1 칩(C1)의 제 3 주변회로 영역들(PR3)은 제 2 칩(C2)의 제 3 영역들(R3)과 수직으로 중첩할 수 있다. 제 1 칩(C1)의 제 4 주변회로 영역들(PR4)은 제 2 칩(C2)의 제 4 영역들(R4)과 수직으로 중첩할 수 있다.
셀 어레이들은 제 2 칩(C2)의 제 1 영역들(R1), 제 2 영역(R2), 및 제 3 영역들(R3) 상에 배치될 수 있다. 제 2 칩(C2)은 게이트 전극들(GE1, GE2, GE3, 도 4 참조)을 포함하는 적층 구조체들(ST), 수직 채널부들(VC), 셀 콘택 플러그들(CCP), 및 비트 라인들(BL)을 포함할 수 있다. 게이트 전극들(GE1, GE2, GE3)과 전기적으로 연결되는 셀 콘택 플러그들(CCP)은 제 2 칩(C2)의 제 1 영역들(R1) 상에 배치될 수 있고, 비트 라인들(BL)의 단부들은 제 2 칩(C2)의 제 3 영역들(R1) 상에 배치될 수 있다. 수직 채널부들(VC)은 제 2 칩(C2)의 제 2 영역(R2) 상에 배치될 수 있다. 셀 어레이들은 제 2 칩(C2)의 제 4 영역들(R4) 상에 배치되지 않을 수 있다.
도 3 및 도 4를 같이 참조하면, 제 1 트랜지스터들(TR1)은 제 1 칩(C1)의 제 1 주변회로 영역들(PR1) 및 제 3 주변회로 영역(PR3) 상에 배치될 수 있다. 제 1 트랜지스터들(TR1)은 셀 어레이들을 구동하기 위한 트랜지스터들일 수 있다. 제 1 트랜지스터들(TR1)은 제 1 칩(C1)의 제 4 주변회로 영역들(PR4) 및 제 2 주변회로 영역(PR2) 상에 배치되지 않을 수 있다. 제 2 트랜지스터들(TR2)은 제 1 칩(C1)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 제 2 트랜지스터들(TR2)은 수동 소자를 구동하기 위한 트랜지스터들일 수 있다. 제 3 트랜지스터들(TR3)은 제 1 칩(C2)의 제 4 주변회로 영역들(PR4) 상에 배치될 수 있다. 제 3 트랜지스터들(TR3)은 수동 소자를 구동하기 위한 트랜지스터들일 수 있다. 수동 소자에 대한 설명은 후술하도록 한다.
제 1 칩(C1)은 제 1 기판(100), 제 1 트랜지스터들(TR1), 제 2 트랜지스터들(TR2), 제 3 트랜지스터들(TR3), 제 1 내지 제 3 콘택 플러그들(40, 42, 44), 제 1 내지 제 3 비아들(50, 52, 54), 제 1 내지 제 3 패드들(60, 62, 64), 및 제 1 내지 제 3 콘택 배선들(90, 92, 94)을 포함할 수 있다.
제 1 기판(100)은 제 1 내지 제 4 주변회로 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 제 1 기판(100)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제 1 트랜지스터들(TR1)이 제 1 기판(100)의 제 1 주변회로 영역(PR1) 상에 배치될 수 있다. 제 1 트랜지스터들(TR1) 각각은 제 1 주변 게이트 전극(10), 제 1 게이트 절연막(12), 및 제 1 소오스/드레인 영역들(14)을 포함할 수 있다. 제 1 주변 게이트 전극(10)은 제 1 기판(100)의 제 1 주변회로 영역(PR1) 상에 배치될 수 있다. 제 1 게이트 절연막(12)은 제 1 주변 게이트 전극(10)과 제 1 기판(100) 사이에 배치될 수 있다. 제 1 소오스/드레인 영역들(14)은 제 1 주변 게이트 전극(10)의 양 옆의 제 1 기판(100) 내에 배치될 수 있다.
제 2 트랜지스터들(TR2)이 제 1 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 제 2 트랜지스터들(TR2) 각각은 제 2 주변 게이트 전극(20), 제 2 게이트 절연막(22), 및 제 2 소오스/드레인 영역들(24)을 포함할 수 있다. 제 2 주변 게이트 전극(20)은 제 1 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 제 2 게이트 절연막(22)은 제 2 주변 게이트 전극(20)과 제 1 기판(100) 사이에 배치될 수 있다. 제 2 소오스/드레인 영역들(24)은 제 2 주변 게이트 전극(20)의 양 옆의 제 1 기판(100) 내에 배치될 수 있다.
제 3 트랜지스터들(TR3)이 제 1 기판(100)의 제 4 주변회로 영역(PR4) 상에 배치될 수 있다. 제 3 트랜지스터들(TR3) 각각은 제 3 주변 게이트 전극(30), 제 3 게이트 절연막(32), 및 제 3 소오스/드레인 영역들(34)을 포함할 수 있다. 제 3 주변 게이트 전극(30)은 제 1 기판(100)의 제 4 주변회로 영역(PR4) 상에 배치될 수 있다. 제 3 게이트 절연막(32)은 제 3 주변 게이트 전극(30)과 제 1 기판(100) 사이에 배치될 수 있다. 제 3 소오스/드레인 영역들(34)은 제 3 주변 게이트 전극(30)의 양 옆의 제 1 기판(100) 내에 배치될 수 있다.
제 1 내지 제 3 주변 주변 게이트 전극들(10, 20, 30)은 금속 물질(예를 들어, 텅스텐, 알루미늄)을 포함할 수 있다. 제 1 내지 제 3 게이트 절연막들(12, 22, 32)은 예를 들어, 열산화막 또는 고유전막을 포함할 수 있다. 제 1 내지 제 3 소오스/드레인 영역들(14, 24, 34)은 예를 들어, 제 1 기판(100)의 도전형과 다른 도전형을 갖는 불순물들을 포함할 수 있다.
제 1 층간 절연막(ILD1)이 제 1 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(ILD1)은 제 1 내지 제 3 트랜지스터들(TR1, TR2, TR3)을 덮을 수 있다. 제 1 층간 절연막(ILD1)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 1 콘택 플러그들(40)이 제 1 기판(100)의 제 1 주변회로 영역(PR1) 상에 배치될 수 있다. 제 1 콘택 플러그들(40)은 제 1 층간 절연막(ILD1)을 관통하여 제 1 소오스/드레인 영역들(14)과 전기적으로 연결될 수 있다. 제 2 콘택 플러그들(42)이 제 1 기판(100)의 제 2 주변회로 영역(PR2) 상에 배치될 수 있다. 제 2 콘택 플러그들(42)은 제 1 층간 절연막(ILD1)을 관통하여 제 2 소오스/드레인 영역들(24) 및 제 2 주변 게이트 전극들(20) 중 하나와 전기적으로 연결될 수 있다. 제 3 콘택 플러그들(44)이 제 1 기판(100)의 제 4 주변회로 영역(PR4) 상에 배치될 수 있다. 제 3 콘택 플러그들(44)은 제 1 층간 절연막(ILD1)을 관통하여 제 3 소오스/드레인 영역들(34) 및 제 3 주변 게이트 전극들(30) 중 적어도 하나와 전기적으로 연결될 수 있다. 제 1 내지 제 3 콘택 플러그들(42)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄) 및 금속 질화물(티타늄 질화막, 텅스텐 질화막, 알루미늄 질화막)을 포함할 수 있다.
제 2 층간 절연막(ILD2) 및 제 3 층간 절연막(ILD3)이 제 1 층간 절연막(ILD1) 상에 차례로 적층될 수 있다. 제 2 및 제 3 층간 절연막(ILD2, ILLD3)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 비아들(50)이 제 1 콘택 플러그들(40) 상에 배치될 수 있다. 제 1 비아들(50)은 제 2 층간 절연막(ILD2) 및 제 3 층간 절연막(ILD3)을 관통할 수 있다. 제 1 비아들(50)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다. 제 1 패드들(60)이 제 1 기판(100)의 상면에 대해 수직 방향(예를 들어, Z 방향)으로 인접하는 제 1 비아들(50) 사이에 배치될 수 있다. 제 1 패드들(60)은 제 3 방향(Z)으로 인접하는 제 1 비아들(50) 사이를 전기적으로 연결할 수 있다. 제 1 패드들(60) 중 최하층의 제 1 패드들(60)은 제 1 콘택 플러그들(40)과 최하층의 제 1 비아들(50) 사이에 배치될 수 있다. 최하층의 제 1 패드들(60)은 제 1 콘택 플러그들(40)과 최하층의 제 1 비아들(50) 사이를 연결할 수 있다. 제 1 비아들(50) 및 제 1 패드들(60)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
제 2 비아들(52)이 제 2 콘택 플러그들(42) 상에 배치될 수 있다. 제 2 비아들(52)은 제 2 층간 절연막(ILD2) 및 제 3 층간 절연막(ILD3)을 관통할 수 있다. 제 2 비아들(52)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다. 제 2 패드들(62)이 제 1 기판(100)의 상면에 대해 수직 방향(예를 들어, Z 방향)으로 인접하는 제 2 비아들(52) 사이에 배치될 수 있다. 제 2 패드들(62)은 제 3 방향(Z)으로 인접하는 제 2 비아들(52) 사이를 전기적으로 연결할 수 있다. 제 2 패드들(62) 중 최하층의 제 2 패드들(62)은 제 2 콘택 플러그들(42)과 최하층의 제 2 비아들(52) 사이에 배치될 수 있다. 최하층의 제 2 패드들(62)은 제 2 콘택 플러그들(42)과 최하층의 제 2 비아들(52) 사이를 연결할 수 있다. 제 2 비아들(52) 및 제 2 패드들(62)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
제 3 비아들(54)이 제 3 콘택 플러그들(44) 상에 배치될 수 있다. 제 3 비아들(54)은 제 2 층간 절연막(ILD2) 및 제 3 층간 절연막(ILD3)을 관통할 수 있다. 제 3 비아들(54)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다. 제 3 패드들(64)이 제 1 기판(100)의 상면에 대해 수직 방향(예를 들어, Z 방향)으로 인접하는 제 3 비아들(54) 사이에 배치될 수 있다. 제 3 패드들(64)은 제 3 방향(Z)으로 인접하는 제 3 비아들(54) 사이를 전기적으로 연결할 수 있다. 제 3 패드들(64) 중 최하층의 제 3 패드들(64)은 제 3 콘택 플러그들(44)과 최하층의 제 3 비아들(54) 사이에 배치될 수 있다. 최하층의 제 3 패드들(64)은 제 3 콘택 플러그들(44)과 최하층의 제 3 비아들(54) 사이를 연결할 수 있다. 제 3 비아들(54) 및 제 3 패드들(64)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
제 4 층간 절연막(ILD4)이 제 3 층간 절연막(ILD3) 상에 배치될 수 있다. 제 4 층간 절연막(ILD4)은 제 3 층간 절연막(ILD3)의 상면 및 최상층의 제 1 내지 제 3 비아들(50, 52, 54)의 상면들을 덮을 수 있다. 제 4 층간 절연막(ILD4)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 콘택 배선들(90)이 제 1 콘택 플러그들(40) 상에 배치될 수 있다. 제 1 콘택 배선들(90)은 제 4 층간 절연막(ILD4) 내에서 최상층의 제 1 비아들(50) 상에 배치될 수 있으며, 제 1 비아들(50)과 접촉할 수 있다. 제 1 콘택 배선들(90)은 제 1 비아들(50) 및 제 1 패드들(60)을 통해 제 1 콘택 플러그들(40)과 전기적으로 연결될 수 있다. 제 1 콘택 배선들(90)은 제 1 콘택 플러그들(40)을 통해 제 1 트랜지스터들(TR1)과 전기적으로 연결될 수 있다. 제 1 콘택 배선들(90)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
제 2 콘택 배선(92)이 제 2 콘택 플러그들(42) 상에 배치될 수 있다. 제 2 콘택 배선(92)은 제 4 층간 절연막(ILD4) 내에서 최상층의 제 2 비아들(52) 상에 배치될 수 있으며, 제 2 비아들(52)과 접촉할 수 있다. 제 2 콘택 배선(92)은 제 2 비아들(52) 및 제 2 패드들(62)을 통해 제 2 콘택 플러그들(42)과 전기적으로 연결될 수 있다. 제 2 콘택 배선(92)은 제 2 콘택 플러그들(42)을 통해 제 2 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 제 2 콘택 배선(92)은 제 2 칩(C2)과 전기적으로 분리될 수 있다. 즉, 제 2 콘택 배선(92)은 제 2 칩(C2)의 제 2 기판(200)과 전기적으로 분리될 수 있다. 제 2 콘택 배선(92)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
본 발명의 실시예에 있어서, 제 2 콘택 배선(92)은 수동 소자로 구성될 수 있다. 도 6a 내지 도 6c를 참조하면, 수동 소자는 예를 들어, 저항기(2), 커패시터(4), 및 인덕터(6)에 해당할 수 있다. 도면에 도시된 것과 같이, 제 2 콘택 배선(92)이 저항기(2) 및 인덕터(6)일 경우, 제 2 콘택 배선(92)은 일체형으로 이루어질 수 있다. 도면에 도시하지 않았으나, 제 2 콘택 배선(92)이 커패시터의 일부일 경우, 제 2 콘택 배선(92)은 복수 개로 제공될 수 있고, 복수 개의 제 2 콘택 배선들(92)은 수평으로 서로 이격 배치될 수 있다. 수평으로 인접하는 제 2 콘택 배선들(92)은 커패시터(4)의 전극들로 구성될 수 있고, 제 2 콘택 배선들(92) 사이의 제 4 층간 절연막(ILD4)은 커패시터(4)의 유전막으로 구성될 수 있다. 제 2 콘택 배선들(92)이 커패시터(4)의 전극들로 구성될 경우, 제 2 콘택 배선들(92) 아래에 배치되고 수평으로 인접하는 최상층 제 2 비아들(52) 또한 커패시터(4)의 전극들로 구성될 수 있다. 또한, 수평으로 인접하는 최상층 제 2 비아들(52) 사이의 제 3 층간 절연막(ILD3)은 커패시터(4)의 유전막으로 구성될 수 있다.
제 3 콘택 배선들(94)이 제 3 콘택 플러그들(44) 상에 배치될 수 있다. 제 3 콘택 배선들(94)은 제 4 층간 절연막(ILD4) 내에서 최상층의 제 3 비아들(54) 상에 배치될 수 있으며, 제 3 비아들(54)과 접촉할 수 있다. 제 3 콘택 배선들(94)은 제 3 비아들(54) 및 제 3 패드들(64)을 통해 제 3 콘택 플러그들(44)과 전기적으로 연결될 수 있다. 제 3 콘택 배선들(94)은 제 3 콘택 플러그들(44)을 통해 제 3 트랜지스터들(TR3)과 전기적으로 연결될 수 있다. 제 3 콘택 배선들(94)은 제 2 칩(C2)과 전기적으로 분리될 수 있다. 즉, 제 3 콘택 배선들(94)은 제 2 칩(C2)의 제 2 기판(200)과 전기적으로 분리될 수 있다. 제 3 콘택 배선들(94)의 일면들은 제 1 콘택 배선들(90)의 일면들 및 제 2 콘택 배선들(92)의 일면들과 공면을 가질 수 있다. 제 3 콘택 배선들(94)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
본 발명의 실시예에 있어서, 제 3 콘택 배선들(94)은 수동 소자로 구성될 수 있다. 도 6a 내지 도 6c를 참조하면, 수동 소자는 예를 들어, 저항기(2), 커패시터(4), 및 인덕터(6)에 해당할 수 있다. 도면에 도시된 것과 같이, 제 3 콘택 배선들(94)이 커패시터의 일부일 경우, 제 3 콘택 배선들(94)은 수평으로 서로 이격 배치될 수 있다. 수평으로 인접하는 제 3 콘택 배선들(94)은 커패시터(4)의 전극들로 구성될 수 있고, 제 3 콘택 배선들(94) 사이의 제 4 층간 절연막(ILD4)은 커패시터(4)의 유전막으로 구성될 수 있다. 제 3 콘택 배선들(94)이 커패시터(4)의 전극들로 구성될 경우, 제 3 콘택 배선들(94) 아래에 배치되고 수평으로 인접하는 최상층 제 3 비아들(54) 또한 커패시터(4)의 전극들로 구성될 수 있다. 또한, 수평으로 인접하는 최상층 제 3 비아들(54) 사이의 제 3 층간 절연막(ILD3)은 커패시터(4)의 유전막으로 구성될 수 있다. 도면에 도시하지 않았으나, 제 3 콘택 배선들(94)이 저항기(2) 및 인덕터(6)일 경우, 제 3 콘택 배선들(94)은 일체형으로 이루어질 수 있다.
제 1 칩(C1) 상에 배치되는 제 2 칩(C2)은 제 2 기판(200), 적층 구조체들(ST), 수직 채널부들(VC), 전하 저장 구조체(CSS), 셀 콘택 플러그들(CCP), 및 비트 라인들(BL)을 포함할 수 있다.
제 2 기판(200)은 제 4 층간 절연막(ILD4) 상에 배치될 수 있다. 제 2 기판(200)은 제 1 영역들(R1), 제 2 영역(R2), 제 3 영역들(R3), 및 제 4 영역들(R4)을 포함할 수 있다. 제 2 기판(200)의 제 2 영역(R2)은 셀 어레이 영역일 수 있다. 제 2 기판(200)의 제 1 영역들(R1)은 셀 콘택 플러그들(CCP)이 배치되는 콘택 영역일 수 있다. 제 2 기판(200)의 제 3 영역들(R3)은 비트 라인들(BL)의 단부들이 배치되는 콘택 영역일 수 있다. 제 2 기판(200)의 제 4 영역들(R4)은 적층 구조체들(ST)이 노출되는 외각 영역일 수 있다. 제 2 기판(200)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
적층 구조체들(ST)이 제 2 기판(200)의 제 1 영역들(R1)과 제 4 층간 절연막(ILD4) 사이 및 제 2 영역(R2) 과 제 4 층간 절연막(ILD4) 사이에 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 이격 배치되고, 제 2 방향(Y)으로 연장할 수 있다. 적층 구조체들(ST) 각각은 버퍼 절연막(201), 게이트 전극들(GE1, GE2, GE3) 및 절연 패턴들(210)을 포함할 수 있다.
게이트 전극들(GE1, GE2, GE3)은 제 2 기판(200)의 제 1 영역들(R1) 및 제 2 영역(R2) 상에 적층될 수 있다. 게이트 전극들(GE1, GE2, GE3)은 접지 선택 게이트 전극(GE1), 스트링 선택 게이트 전극(GE3) 및 접지 선택 게이트 전극(GE1)과 스트링 선택 게이트 전극(GE3) 사이의 셀 게이트 전극들(GE2)을 포함할 수 있다. 제 2 방향(Y)으로의 게이트 전극들(GE1, GE2, GE3)의 길이들은 제 2 기판(200)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 접지 선택 게이트 전극(GE1)의 제 2 방향(Y)으로의 길이는 게이트 전극들(GE1, GE2, GE3) 중 가장 길 수 있고, 스트링 선택 게이트 전극(GE3)의 제 2 방향(Y)으로의 길이는 게이트 전극들(GE1, GE2, GE3) 중 가장 짧을 수 있다. 게이트 전극들(GE1, GE2, GE3)의 단부들은 제 2 기판(200)의 제 1 영역들(R1) 상에서 노출될 수 있다. 게이트 전극들(GE1, GE2, GE3)은 금속 물질(예를 들어, 텅스텐) 및 금속 질화물(예를 들어, 텅스텐 질화물, 티타늄 질화말, 탄탈륨 질화물) 중 적어도 하나를 포함할 수 있다. 버퍼 절연막(201)이 제 2 기판(200)과 접지 선택 게이트 전극(GE1) 사이에 배치될 수 있다. 버퍼 절연막(201)은 예를 들어, 열 산화막을 포함할 수 있다.
절연 패턴들(210)이 제 3 방향(Z)으로 인접하는 게이트 전극들(GE1, GE2, GE3) 사이에 배치될 수 있다. 최상층의 절연 패턴(210)은 스트링 선택 게이트 전극(GE3) 상에 배치될 수 있다. 절연 패턴들(210)의 제 2 방향(Y)으로의 길이들은 제 2 기판(200)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 절연 패턴들(210) 각각의 제 2 방향(Y)으로의 길이는 제 3 방향(Z)으로 인접하는 게이트 전극들(GE1, GE2, GE3) 사이에서 제 2 기판(200)과 인접하는 게이트 전극의 제 2 방향(Y)의 길이와 실질적으로 동일할 수 있다. 최상층의 절연 패턴(210)의 제 2 방향(Y)으로의 길이는 스트링 선택 게이트 전극(GE3)의 제 2 방향(Y)으로의 길이와 실질적으로 동일할 수 있다. 절연 패턴들(210)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
수직 채널부들(VC)이 제 2 기판(200)의 제 2 영역(R2) 상에 배치될 수 있다. 수직 채널부들(VC)은 적층 구조체(ST) 내에 배치될 수 있다. 예를 들어, 수직 채널부들(VC)은 셀 게이트 전극들(GE2), 스트링 선택 게이트 전극(GE3), 및 제 2 기판(200)과 가장 인접하는 절연 패턴(210) 및 제 2 기판(200)과 가장 멀리 이격된 절연 패턴(210)을 제외한 절연 패턴들(210)을 관통할 수 있다. 수직 채널부들(VC)은 제 2 기판(200)으로부터 멀어질수록 넓어지는 폭을 가질 수 있다. 수직 채널부들(VC)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다. 수직 채널부들(VC)의 측벽들은 평평할 수 있다. 수직 채널부들(VC) 각각은 셀 게이트 전극들(GE2)을 관통하는 제 1 부분(P1) 및 스트링 선택 게이트 전극(GE3)을 관통하는 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)의 측벽 및 제 2 부분(P2)의 측벽은 사선 정렬될 수 있다. 수직 채널부들(VC) 각각은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부들(VC)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
반도체 기둥들(SP)이 수직 채널부들(VC)과 제 2 기판(200) 사이에 배치될 수 있다. 반도체 기둥들(SP)은 제 2 기판(200)의 상면 상에 배치되며, 접지 선택 게이트 전극(GE1)을 관통할 수 있다. 반도체 기둥들(SP)과 수직 채널부들(VC)은 서로 접촉할 수 있다. 반도체 기둥들(SP)은 제 2 기판(200)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다.
전하 저장 구조체들(CSS)이 수직 채널부들(VC)과 셀 및 스트링 선택 게이트 전극들(GE2, GE3) 사이에 배치될 수 있다. 전하 저장 구조체들(CSS)은 수직 채널부들(VC)의 외측벽들을 따라 제 3 방향(Z)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(CSS)은 수직 채널부들(VC)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체들(CSS)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 5에 도시된 것과 같이, 전하 저장 구조체들(CSS) 각각은 터널 절연막(TL), 블로킹 절연막(BLL), 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부들(VC) 각각에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 셀 및 스트링 선택 게이트 전극들(GE2, GE3)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
갭필막들(230)이 수직 채널부들(VC)에 의해 둘러싸인 내부 공간들 내에 배치될 수 있다. 갭필막들(230)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 채널 패드들(CP)이 수직 채널부들(VC) 및 전하 저장 구조체들(CSS) 상면들 상에 배치될 수 있다. 채널 패드들(CP)은 도전물질 또는 수직 채널부들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 게이트 절연 패턴(240)이 반도체 기둥들(SP) 각각과 접지 선택 게이트 전극(GE1) 사이에 배치될 수 있다. 게이트 절연 패턴(240)의 측벽들은 서로 반대방향으로 볼록한 곡면들을 가질 수 있다. 게이트 절연 패턴(240)은 예를 들어, 열 산화막을 포함할 수 있다.
수평 절연막(PL)이 전하 저장 구조체(CSS)와 셀 게이트 전극들(GE2) 사이 및 전하 저장 구조체(CSS)와 스트링 선택 게이트 전극(GE3) 사이에 배치될 수 있다. 수평 절연막(PL)은 셀 게이트 전극들(GE2)의 상하면들 및 스트링 선택 게이트 전극(GE)의 상하면 상으로 연장할 수 있다. 수평 절연막(PL)은 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
공통 소오스 영역(CSR)이 적층 구조체들(ST) 사이의 제 2 기판(200) 내에 배치될 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다. 공통 소오스 영역(CSR)은 제 2 기판(200)의 제 4 영역들(R4) 내로 연장할 수 있다. 공통 소오스 영역(CSR)은 적층 구조체들(ST)에 의해 노출될 수 있다.
층간 절연 패턴(ILP)의 제 2 기판(200)의 제 1 영역들(R1) 및 제 4 영역들(R4) 상에 배치될 수 있다. 층간 절연 패턴(ILP)은 제 2 기판(200)의 제 1 영역들(R1) 상에 배치된 적층 구조체들(ST)의 계단 구조들(STS) 및 제 2 기판(200)의 제 4 영역들(R4)의 상면들을 덮을 수 있다. 층간 절연 패턴(ILP)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 5 층간 절연막(ILD5)이 적층 구조체들(ST) 및 층간 절연 패턴(ILP) 상에 배치될 수 있다. 제 5 층간 절연막(ILD5)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 제 2 기판(200)의 제 1 영역들(R1) 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)은 제 2 기판(200)의 제 1 영역들(R1) 각각 상으로 연장된 게이트 전극들(GE1, GE2, GE3)의 단부들 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)은 제 5 층간 절연막(ILD5) 및 층간 절연 패턴(ILP)을 관통하여 게이트 전극들(GE1, GE2, GE3)의 단부들과 접촉할 수 있다. 셀 콘택 플러그들(CCP)은 게이트 전극들(GE1, GE2, GE3)과 전기적으로 연결될 수 있다. 셀 콘택 플러그들(CCP)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물, 알루미늄 질화물) 중 적어도 하나를 포함할 수 있다.
비트라인 콘택 플러그들(BCP)이 제 2 기판(200)의 제 2 영역(R2) 상에 배치될 수 있다. 비트라인 콘택 플러그들(BCP)은 제 5 층간 절연막(ILD5)을 관통하여 채널 패드들(CP) 상에 배치될 수 있다. 비트라인 콘택 플러그들(BCP)은 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 비트라인 콘택 플러그들(BCP)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물, 알루미늄 질화물) 중 적어도 하나를 포함할 수 있다.
제 6 층간 절연막(ILD6)이 제 5 층간 절연막(ILD5) 상에 배치될 수 있다. 제 6 층간 절연막(ILD6)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 4 비아들(241)이 셀 콘택 플러그들(CCP) 상에 배치될 수 있다. 제 4 비아들(241)은 제 6 층간 절연막(ILD6)을 관통하여 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 제 5 비아들(242)이 비트라인 콘택 플러그들(BCP) 상에 배치될 수 있다. 제 5 비아들(242)은 제 6 층간 절연막(ILD6)을 관통하여 비트라인 콘택 플러그들(BCP)과 접촉할 수 있다. 제 4 및 제 5 비아들(241, 242)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄)을 포함할 수 있다.
제 4 패드들(244)이 제 6 층간 절연막(ILD6) 상에 배치될 수 있다. 제 4 패드들(244)은 제 4 비아들(241)의 일면들과 접촉할 수 있다. 비트 라인들(BL)이 제 6 층간 절연막(ILD6) 상에 배치될 수 있다. 비트 라인들(BL)은 제 5 비아들(242)의 일면들과 접촉할 수 있다. 비트 라인들(BL)은 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제 1 방향(X)으로 연장하고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 제 4 패드들(244) 및 비트 라인들(BL)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄)을 포함할 수 있다. 제 7 층간 절연막(ILD7)이 제 6 층간 절연막(ILD6) 상에 배치될 수 있다. 제 7 층간 절연막(ILD7)은 제 4 패드들(244) 및 비트 라인들(BL)을 덮을 수 있다. 제 7 층간 절연막(ILD7)은 실리콘 산화막을 포함할 수 있다. 제 6 비아들(248)이 제 7 층간 절연막(ILD7) 내에 배치될 수 있다. 제 6 비아들(248)은 제 4 패드들(244)과 접촉할 수 있다. 제 6 비아들(248)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄)을 포함할 수 있다.
제 8 층간 절연막(ILD8)이 제 7 층간 절연막(ILD7) 상에 배치될 수 있다. 제 8 층간 절연막(ILD8)은 제 6 비아들(248)의 일면들을 덮을 수 있다. 제 8 층간 절연막(ILD8)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 4 콘택 배선들(250)이 제 8 층간 절연막(ILD8) 내에 배치될 수 있다. 제 4 콘택 배선들(250)은 제 6 비아들(248)과 접촉할 수 있고, 제 6 비아들(248)과 전기적으로 연결될 수 있다. 제 4 콘택 배선들(250)은 제 1 콘택 배선들(90)과 대응되게 배치될 수 있고, 제 1 콘택 배선들(90)과 접촉할 수 있다. 즉, 제 1 콘택 배선들(90) 및 제 4 콘택 배선들(250)은 제 1 칩(C1)과 제 2 칩(C2)을 서로 연결하는 본딩 패드의 기능을 할 수 있다.
본 발명의 실시예에 있어서, 게이트 전극들(GE1, GE2, GE3)은 제 1 트랜지스터들(TR1)과 전기적으로 연결될 수 있다. 제 1 트랜지스터들(TR1)은 게이트 전극들(GE1, GE2, GE3)에 전압을 인가할 수 있다. 제 1 트랜지스터들(TR1)은 제 2 칩(C2)과 전기적으로 연결될 수 있고, 제 2 및 제 3 트랜지스터들(TR2, TR3)은 제 2 칩(C2)과 전기적으로 분리될 수 있다.
본 발명의 실시예에 따르면, 제 1 칩(C1)의 트랜지스터들과 제 2 칩(C2)의 셀 어레이들 사이를 전기적으로 연결하는 본딩 패드들이 제공되지 않는 제 1 칩(C1)의 제 2 내지 제 3 주변회로 영역들(PR2, PR3, PR4) 상에 수동 소자들을 제공할 수 있다. 이에 따라, 3차원 반도체 메모리 소자의 동작 특성이 개선될 수 있고, 기존의 활용하지 않는 영역 상에 수동 소자를 배치하기 때문에 칩 사이즈가 감소될 수 있다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7을 참조하면, 제 2 칩(C2)은 제 5 콘택 배선들(252) 및 제 6 콘택 배선들(253)을 포함할 수 있다. 제 5 콘택 배선들(252)은 제 8 층간 절연막(ILD8) 내에 배치될 수 있고, 제 3 콘택 배선들(94)과 접촉하여 제 3 트랜지스터들(TR3)과 전기적으로 연결될 수 있다. 제 5 콘택 배선들(252)의 일면들은 제 1 콘택 배선들(90)과 직접 접촉하는 제 4 콘택 배선들(250)의 일면들과 공면을 가질 수 있다. 제 5 콘택 배선들(252)은 제 2 기판(200) 및/또는 공통 소오스 영역(CSR)과 전기적으로 분리될 수 있다. 즉, 제 5 콘택 배선들(252)은 제 2 칩(C2)과 전기적으로 분리될 수 있다.
제 6 콘택 배선들(253)은 제 8 층간 절연막(ILD8) 내에 배치될 수 있고, 제 2 콘택 배선들(92)과 접촉하여 제 2 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 제 6 콘택 배선들(253)의 일면들은 제 1 콘택 배선들(90)과 직접 접촉하는 제 4 콘택 배선들(250)의 일면들과 공면을 가질 수 있다. 제 6 콘택 배선들(253)은 제 2 기판(200) 및/또는 공통 소오스 영역(CSR)과 전기적으로 분리될 수 있다. 즉, 제 6 콘택 배선들(253)은 제 2 칩(C2)과 전기적으로 분리될 수 있다.
본 발명의 실시예에 따르면, 수동 소자로 구성하는 제 3 콘택 배선들(94) 상에 제 5 콘택 배선들(252)을 제공하여 수동 소자의 수직 두께(제 3 방향(Z)으로의 두께)를 증가시킬 수 있다. 이에 따라, 수동 소자의 저항 및 커패시턴스를 조절하여 3차원 반도체 메모리 소자의 전기적 특성을 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8을 참조하면, 제 2 칩(C2)은 반도체 기둥들(SP) 및 게이트 절연 패턴들(240)이 생략될 수 있다. 이 경우, 수직 채널부들(VC) 및 전하 저장 구조체들(CSS)은 제 2 기판(200)과 직접 접촉할 수 잇다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9를 참조하면, 적층 구조체들(ST) 각각은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST)를 포함할 수 있다. 하부 적층 구조체(LST)는 제 2 기판(200) 상에 배치될 수 있고, 상부 적층 구조체(UST)는 하부 적층 구조체(LST) 상에 배치될 수 있다. 상부 적층 구조체(UST)는 하부 적층 구조체(LST)와 제 5 층간 절연막(ILD5) 사이에 배치될 수 있다.
하부 적층 구조체(LST)는 버퍼 절연막(101), 접지 선택 게이트 전극(GE1), 셀 게이트 전극들(GE2), 및 절연 패턴들(210)을 포함할 수 있다. 버퍼 절연막(101) 상에 접지 선택 게이트 전극(GE1)이 배치될 수 있고, 접지 선택 게이트 전극(GE1) 상에 셀 게이트 전극들(GE2)이 차례로 적층될 수 있다. 절연 패턴들(210)은 접지 선택 게이트 전극(GE1)과 제 2 기판(200)에 인접하는 셀 게이트 전극(GE2) 사이, 인접하는 셀 게이트 전극들(GE2) 사이, 및 제 2 기판(200)과 가장 멀리 배치된 셀 게이트 전극(GE2) 상에 배치될 수 있다.
상부 적층 구조체(UST)가 하부 적층 구조체(LST) 상에 배치될 수 있다. 상부 적층 구조체(UST)는 셀 게이트 전극들(GE2), 스트링 선택 게이트 전극(GE3), 및 절연 패턴들(210)을 포함할 수 있다. 상부 적층 구조체(UST)의 셀 게이트 전극들(GE2)이 하부 적층 구조체(LST) 상에 차례로 적층될 수 있고, 스트링 선택 게이트 전극(GE3)이 하부 적층 구조체(LST)와 멀리 이격 배치된 셀 게이트 전극(GE2) 상에 배치될 수 있다. 상부 적층 구조체(UST)의 절연 패턴들(210)은 셀 게이트 전극들(GE2) 사이 및 스트링 선택 게이트 전극(GE3) 상에 배치될 수 있다.
수직 채널부들(VC)은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST)를 관통할 수 있다. 수직 채널부들(VC) 각각은 하부 적층 구조체(LST)를 관통하는 제 1 부분(P1) 및 상부 적층 구조체(UST)를 관통하는 제 2 부분(P2)을 포함할 수 있다. 수직 채널부(VC)의 제 1 부분(P1)의 측벽과 수직 채널부(VC)의 제 2 부분(P2)의 측벽은 서로 오정렬(misaligned)될 수 있다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 10 및 도 11을 참조하면, 제 2 칩(C2)은 공통 소오스 콘택 플러그들(CSCP), 제 7 비아들(260), 제 5 패드들(262), 제 8 비아들(264), 및 제 5 콘택 배선들(266)을 포함할 수 있다. 공통 소오스 콘택 플러그들(CSCP)은 제 2 기판(200)의 제 4 영역들(R4) 상에 배치될 수 있다. 공통 소오스 콘택 플러그들(CSCP)은 제 2 기판(200)의 제 4 영역들(R4) 상에서 층간 절연 패턴(ILP) 및 제 5 층간 절연막(ILD5)을 관통하여 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택 플러그들(CSCP)은 예를 들어, 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물, 알루미늄 질화물) 중 적어도 하나를 포함할 수 있다.
제 7 비아들(260)이 공통 소오스 콘택 플러그들(CSCP) 상에 배치될 수 있다. 제 7 비아들(260)은 제 6 층간 절연막(ILD6)을 관통하여 공통 소오스 콘택 플러그들(CSCP)과 접촉할 수 있다. 제 5 패드들(262)이 제 7 비아들(260) 상에 배치될 수 있다. 제 5 패드들(262)은 제 7 층간 절연막(ILD7) 내에 배치되고 제 7 비아들(260)과 접촉할 수 있다. 제 8 비아들(264)이 제 5 패드들(262) 상에 배치될 수 있다. 제 8 비아들(264)은 제 7 층간 절연막(ILD7) 내에 배치되고 제 5 패드들(262)과 접촉할 수 있다. 제 7 비아들(260), 제 5 패드들(262), 및 제 8 비아들(264)은 금속 물질(예를 들어, 구리, 텅스텐, 알루미늄)을 포함할 수 있다.
제 5 콘택 배선들(266)이 제 8 비아들(264) 상에 배치될 수 있다. 제 5 콘택 배선들(266)은 제 8 층간 절연막(ILD8) 내에 배치되고 제 8 비아들(264)과 접촉할 수 있다. 제 5 콘택 배선들(266)은 제 3 콘택 배선들(94)과 제 3 방향(Z)으로 오정렬(misaligned) 될 수 있다. 즉, 제 5 콘택 배선들(266)은 제 3 콘택 배선들(94)과 서로 접촉하지 않을 수 있다. 제 5 콘택 배선들(266)과 제 3 콘택 배선들(94)은 서로 전기적으로 분리될 수 있다. 예를 들어, 제 5 콘택 배선들(266)은 제 3 트랜지스터들(TR3)과 전기적으로 분리될 수 있다. 예를 들어, 제 3 콘택 배선들(94)은 공통 소오소 영역(CSR)과 전기적으로 분리될 수 있다.
일 예에 있어서, 제 5 콘택 배선들(266)은 공통 소오스 영역(CSR)에 전압을 인가하는 드라이빙 소자에 연결될 수 있다. 다른 예에 있어서, 제 5 콘택 배선들(266)은 제 3 콘택 배선들(94)과 함께 수동 소자로 구성될 수 있다. 이 경우, 제 5 콘택 배선들(266)은 MIM(metal-insulate-metal) 커패시터의 제 1 전극으로 구성될 수 있고, 제 3 콘택 배선들(94)은 MIM 커패시터의 제 2 전극으로 구성될 수 있고, 제 4 층간 절연막(ILD4)과 제 8 층간 절연막(ILD8)은 MIM 커패시터의 유전막으로 사용될 수 있다. 제 5 콘택 배선들(266)과 제 3 콘택 배선들(94)에는 서로 다른 전압이 인가될 수 있다. 다른 예에 있어서, 제 5 콘택 배선들(266)은 제 3 콘택 배선들(94)과 별개로 수동 소자로 구성될 수 있다. 이 경우, 제 5 콘택 배선들(266)은 커패시터, 인덕터, 또는 저항기일 수 있다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12를 참조하면, 제 2 칩(C2)은 제 7 콘택 배선들(270) 및 제 7 콘택 배선(272)을 포함할 수 있다. 제 7 콘택 배선들(270)은 제 8 층간 절연막(ILD8) 내에 배치될 수 있고, 제 3 콘택 배선들(94)과 제 3 방향(Z)으로 정렬될 수 있다. 제 7 콘택 배선들(270)은 제 3 콘택 배선들(94)과 접촉할 수 있으며, 전기적으로 연결될 수 있다. 제 7 콘택 배선들(270)은 제 5 콘택 배선들(266)로부터 수평으로 시프트될 수 있다. 제 7 콘택 배선들(270)은 제 3 트랜지스터들(TR3)과 전기적으로 연결될 수 있다. 제 7 콘택 배선들(270)은 제 3 콘택 배선들(94)과 함께 수동 소자로 구성될 수 있다.
제 8 콘택 배선(272)이 제 8 층간 절연막(ILD8) 내에 배치될 수 있고, 제 2 콘택 배선(92)과 제 3 방향(Z)으로 정렬될 수 있다. 제 8 콘택 배선(272)은 제 2 콘택 배선(92)과 접촉할 수 있으며, 전기적으로 연결될 수 있다. 제 8 콘택 배선(272)은 제 2 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 제 8 콘택 배선(272)은 제 2 콘택 배선(92)과 함께 수동 소자로 구성될 수 있다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13을 참조하면, 제 2 칩(C2)은 제 9 비아들(274) 및 제 10 비아들(276)을 포함할 수 있다. 제 9 비아들(274)은 제 7 층간 절연막(ILD7) 내에 배치될 수 있다. 제 9 비아들(274)은 제 7 콘택 배선들(270)과 제 3 방향(Z)으로 정렬될 수 있다. 제 9 비아들(274)은 제 7 콘택 배선들(270)과 접촉하여 전기적으로 연결될 수 있다. 제 9 비아들(274)은 제 8 비아들(264)로부터 수평으로 시프트될 수 있다. 즉, 제 9 비아들(274)은 제 8 비아들(264) 및 공통 소오스 콘택 플러그(CSCP)과 전기적으로 분리될 수 있다. 제 9 비아들(274)은 제 3 트랜지스터들(TR3)과 전기적으로 연결될 수 있다. 제 9 비아들(274)은 제 7 콘택 배선들(270) 및 제 3 콘택 배선들(94)과 함께 수동 소자로 구성될 수 있다.
제 10 비아들(276)이 제 7 층간 절연막(ILD7) 내에 배치될 수 있다. 제 10 비아들(276)은 제 7 층간 절연막(ILD7) 내에서 제 8 콘택 배선(272)과 접촉하여 전기적으로 연결될 수 있다. 제 10 비아들(276)은 제 2 칩(C2)과 전기적으로 분리될 수 있다. 제 10 비아들(276)은 제 2 트랜지스터들(TR2)과 전기적으로 연결될 수 있다. 제 10 비아들(276)은 제 8 콘택 배선(272) 및 제 2 콘택 배선(92)과 함께 수동 소자로 구성될 수 있다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 10의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 14를 참조하면, 적층 구조체(ST)는 제 1 소오스 패턴(CSP1) 및 제 2 소오스 패턴(CSP2)을 포함할 수 있다. 제 1 소오스 패턴(CSP1)은 제 2 기판(200)과 제 2 기판(200)과 가장 인접한 절연 패턴(210) 사이에 배치될 수 있고, 제 2 소오스 패턴(CSP2)은 제 1 소오스 패턴(CSP)과 제 2 기판(200)과 가장 인접한 절연 패턴(210) 사이에 배치될 수 있다. 수직 채널부들(VC)은 적층 구조체(ST)를 관통할 수 있고, 제 2 기판(200)의 일부 내에 배치될 수 있다. 제 1 소오스 패턴(CSP2)은 수직 채널부(VC)의 측벽 일부분과 제 2 소오스 패턴(CSP2)의 측벽 일부분 사이 및 수직 채널부(VC)의 측벽 일부분과 제 2 기판(200)의 일부 측벽 사이로 연장할 수 있다. 공통 소오스 영역(CSR)은 제 2 기판(200)의 제 1 영역들(R1), 제 2 영역(R2), 및 제 4 영역들(R4) 내에 배치될 수 있다. 공통 소오스 영역(CSR)은 제 1 소오스 패턴(CSP1)과 전기적으로 연결될 수 있다. 제 1 소오스 패턴(CSP1) 및 제 2 소오스 패턴(CSP2)은 n형 불순물(예를 들어, 인(P) 또는 비소(As))을 포함하는 도전 물질을 포함할 수 있다. 예를 들어, 제 1 소오스 패턴(CSP1) 및 제 2 소오스 패턴(CSP2)은 n형 불순물을 포함하는 폴리 실리콘일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 칩 상의 제 2 칩이 적층되고,
    상기 제 1 칩은:
    제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판;
    상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 콘택 플러그들;
    상기 제 1 기판의 상기 제 2 주변회로 영역 상의 제 2 콘택 플러그들; 및
    상기 제 2 콘택 플러그들 상의 제 1 콘택 배선을 포함하고,
    상기 제 2 칩은:
    상기 제 1 칩 상에 배치되고, 셀 어레이 영역 및 콘택 영역을 포함하는 제 2 기판, 상기 콘택 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 셀 어레이 영역은 상기 제 2 주변회로 영역과 중첩하고;
    상기 제 2 기판과 상기 제 1 칩 사이에서, 상기 제 2 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 적층된 게이트 전극들; 및
    상기 제 2 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들을 상에 배치되고, 상기 제 1 콘택 플러그들과 연결되는 셀 콘택 플러그들을 포함하되,
    상기 제 1 콘택 배선은 수동 소자로 구성되는 3차원 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 칩은 상기 제 1 콘택 플러그들 상의 제 2 콘택 배선들을 더 포함하고,
    상기 제 2 칩은 상기 셀 콘택 플러그들 상의 제 3 콘택 배선들을 더 포함하되,
    상기 제 2 콘택 배선들과 상기 제 3 콘택 배선들은 서로 접촉하는 3차원 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 콘택 배선은 저항기 또는 인덕터로 구성되는 3차원 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 1 콘택 배선은 복수 개로 제공되고,
    상기 복수 개의 제 1 콘택 배선들은 제 2 콘택 플러그들 상에 배치되고, 수평으로 서로 이격 배치되되,
    상기 복수 개의 제 1 콘택 배선들은 커패시터의 전극들로 구성되는 3차원 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 콘택 배선은 상기 제 1 칩과 전기적으로 연결되고,
    상기 제 1 콘택 배선은 상기 제 2 칩과 전기적으로 분리된 3차원 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 2 칩은:
    상기 제 1 콘택 배선 상에 배치되고, 상기 제 1 콘택 배선의 제 1 면과 접촉하는 제 2 콘택 배선; 및
    상기 셀 콘택 플러그들 상의 제 3 콘택 배선들을 더 포함하되,
    상기 제 3 콘택 배선들은 상기 제 1 칩 및 상기 제 2 칩 사이를 전기적으로 연결하고,
    상기 제 2 콘택 배선은 상기 제 1 칩과 전기적으로 연결되고, 상기 제 2칩과 전기적으로 분리된 3차원 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제 2 칩은 상기 제 2 콘택 배선 상에 배치되고, 상기 제 2 콘택 배선과 접촉하는 비아들을 더 포함하는 3차원 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제 1 칩은 상기 제 1 기판의 상기 제 2 주변회로 영역 상의 트랜지스터들을 더 포함하되, 상기 트랜지스터들은 주변 게이트 전극들 및 상기 주변 게이트 전극들 양 옆의 상기 제 1 기판 내의 소오스/드레인 영역들을 포함하고,
    상기 제 2 콘택 플러그들은 상기 소오스/드레인 영역들 및 상기 주변 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 3차원 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제 1 기판은 제 3 주변회로 영역을 더 포함하고,
    상기 제 2 기판은 상기 제 3 주변회로 영역과 중첩하고, 상기 게이트 전극들에 의해 노출된 외각 영역을 더 포함하되,
    상기 제 1 칩은:
    상기 제 1 기판의 상기 제 3 주변회로 영역 상의 트랜지스터들;
    상기 트랜지스터들과 연결된 제 3 콘택 플러그들; 및
    상기 제 3 콘택 플러그들 상에 배치되고, 상기 제 3 콘택 플러그들과 연결된 제 2 콘택 배선들을 더 포함하되,
    상기 제 2 콘택 배선들은 수동소자로 구성되는 3차원 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제 2 콘택 배선들의 일면들은 상기 제 1 콘택 배선들의 일면들과 공면을 이루는 3차원 반도체 메모리 소자.
  11. 제 1 항에 있어서,
    상기 제 1 기판은 제 3 주변회로 영역을 더 포함하고,
    상기 제 2 기판은 상기 제 3 주변회로 영역과 중첩하고, 상기 게이트 전극들에 의해 노출된 외각 영역 및 상기 제 2 기판의 상기 외각 영역 내의 공통 소오스 영역 더 포함하되,
    상기 제 1 칩은:
    상기 제 1 기판의 상기 제 3 주변회로 영역 상의 트랜지스터들;
    상기 트랜지스터들과 연결된 제 3 콘택 플러그들; 및
    상기 제 3 콘택 플러그들 상에 배치되고, 상기 제 3 콘택 플러그들과 연결된 제 2 콘택 배선들을 더 포함하고,
    상기 제 2 칩은:
    상기 제 2 기판의 상기 외각 영역 상의 공통 소오스 콘택들;
    상기 공통 소오스 콘택들 상에 배치되고, 상기 공통 소오스 콘택들과 연결된 제 3 콘택 배선들을 더 포함하되,
    상기 제 3 콘택 배선들은 상기 제 2 콘택 배선들로부터 수직적으로 오정렬되어(misaligned) 배치되는 3차원 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    인접하는 상기 제 2 콘택 배선들과 상기 제 3 콘택 배선들은 커패시터의 전극들로 구성되는 3차원 반도체 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제 2 콘택 배선들은 수동 소자로 구성되고,
    상기 제 3 콘택 배선들은 상기 공통 소오스 영역에 전압을 인가하는 드라이빙 소자에 연결되는 3차원 반도체 메모리 소자.
  14. 제 1 항에 있어서,
    상기 게이트 전극들은 제 1 게이트 전극 및 상기 제 1 게이트 전극 상의 제 2 게이트 전극을 포함하고,
    상기 제 2 칩은 상기 제 2 기판의 상기 셀 어레이 영역 상에서, 상기 제 1 및 제 2 게이트 전극들을 관통하는 수직 채널부를 더 포함하되,
    상기 수직 채널부는 상기 제 1 게이트 전극을 관통하는 제 1 부분 및 상기 제 2 게이트 전극을 관통하고 상기 제 1 부분 상에 배치된 제 2 부분을 포함하고,
    상기 제 1 부분의 측벽은 상기 제 2 부분의 측벽과 정렬된 3차원 반도체 메모리 소자.
  15. 제 1 항에 있어서,
    상기 게이트 전극들은 제 1 게이트 전극 및 상기 제 1 게이트 전극 상의 제 2 게이트 전극을 포함하고,
    상기 3차원 반도체 메모리 소자는 상기 제 2 기판의 상기 셀 어레이 영역 상에서, 상기 게이트 전극들을 관통하는 수직 채널부를 더 포함하되,
    상기 수직 채널부는 상기 제 1 게이트 전극을 관통하는 제 1 부분 및 상기 제 2 게이트 전극을 관통하고 상기 제 1 부분 상에 배치된 제 2 부분을 포함하고,
    상기 제 1 부분의 측벽은 상기 제 2 부분의 측벽과 오정렬된(misaligned) 3차원 반도체 메모리 소자.
  16. 제 1 항에 있어서,
    상기 게이트 전극들은 상기 제 2 기판과 인접하는 최하층 게이트 전극을 포함하고,
    상기 제 2 칩은:
    상기 제 2 기판과 상기 최하층 게이트 전극 사이의 제 1 소오스 패턴;
    상기 제 1 소오스 패턴과 상기 최하층 게이트 전극 사이의 제 2 소오스 패턴; 및
    상기 제 2 기판의 상기 셀 어레이 영역 상에서, 상기 게이트 전극들 및 제 1 및 제 2 소오스 패턴들을 관통하고, 상기 제 2 기판의 일부 내에 배치되는 수직 채널부를 더 포함하되,
    상기 제 1 소오스 패턴은 상기 수직 채널부의 측벽과 접촉하며, 상기 수직 채널부의 측벽 일부분과 상기 제 2 소오스 패턴의 측벽 사이 및 상기 상기 수직 채널부의 상기 측벽 일부분과 상기 제 2 기판의 상기 일부 측벽 사이로 연장하는 3차원 반도체 메모리 소자.
  17. 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판;
    상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들;
    상기 제 1 트랜지스터들과 연결되는 제 1 콘택 플러그들;
    상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들;
    상기 제 1 기판의 상기 제 2 주변회로 영역 상의 제 2 트랜지스터들;
    상기 제 2 트랜지스터들과 연결되는 제 2 콘택 플러그들;
    상기 제 1 콘택 배선들 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고;
    상기 제 2 기판과 상기 제 2 콘택 플러그들 사이에서, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들; 및
    상기 제 2 기판의 상기 제 2 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되고, 상기 제 2 콘택 플러그들과 연결되는 셀 콘택 플러그들을 포함하되,
    상기 제 1 콘택 배선들은 상기 제 2 기판과 전기적으로 분리된 3차원 반도체 메모리 소자.
  18. 제 17 항에 있어서,
    상기 제 2 콘택 플러그들 상의 제 2 콘택 배선들; 및
    상기 셀 콘택 플러그들과 상기 제 2 콘택 배선들 사이의 제 3 콘택 배선들을 더 포함하되,
    상기 제 2 콘택 배선들과 상기 제 2 콘택 배선들은 서로 접촉하는 3차원 반도체 메모리 소자.
  19. 제 17 항에 있어서,
    상기 게이트 전극들은 상기 제 2 기판의 상기 제 1 영역을 노출시키고,
    상기 3차원 반도체 메모리 소자는:
    상기 제 2 기판의 상기 제 1 영역 내의 공통 소오스 영역;
    상기 제 2 기판의 상기 제 1 영역 상에 배치되고, 상기 공통 소오스 영역과 전기적으로 연결된 공통 소오스 콘택 플러그들; 및
    상기 공통 소오스 콘택 플러그들 상의 제 2 콘택 배선들을 더 포함하되,
    상기 제 2 콘택 배선들은 상기 제 1 콘택 배선들과 전기적으로 분리된 3차원 반도체 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제 1 콘택 배선들 및 상기 제 2 콘택 배선들은 저항기, 인덕터, 또는 커패시터의 전극들로 구성되는 3차원 반도체 메모리 소자.
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