CN112447748A - 三维半导体存储器装置 - Google Patents

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Abstract

可以提供一种三维半导体存储器装置，所述三维半导体存储器装置包括第一芯片和堆叠在第一芯片上的第二芯片。第一芯片可以包括：第一基底，包括第一外围电路区域和第二外围电路区域；第一接触插塞和第二接触插塞；以及第一无源器件，位于第二接触插塞上并且电连接到第二接触插塞。第二芯片可以包括第二基底，第二基底包括分别与第一芯片的第二外围电路区域和第一外围电路区域竖直地叠置的单元阵列区域和接触区域。第二芯片还可以包括栅电极以及设置在第二基底的接触区域上和栅电极的端部上的单元接触插塞。第一无源器件可以竖直地位于栅电极与第二接触插塞之间并且可以包括第一接触线。

Description

三维半导体存储器装置
本申请要求于2019年9月2日在韩国知识产权局提交的第10-2019-0108222号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种三维半导体存储器装置，具体地，涉及一种具有改善的电特性的三维半导体存储器装置。
背景技术
为了满足消费者对优异性能和廉价价格的需求，需要半导体装置的更高的集成度。就半导体装置而言，由于其集成度是决定产品价格的重要因素，因此提高集成度尤其有利。就二维或平面半导体装置而言，由于其集成度主要由单位存储器单元所占据的面积决定，因此集成度极大地受精细图案形成技术的水平的影响。然而，增加图案精细度所需的极其昂贵的处理设备在增加二维或平面半导体装置的集成度方面设置了实际限制。因此，最近已经提出了包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的实施例提供了一种具有改善的电特性的三维半导体存储器装置。
根据发明构思的实施例，可以提供一种三维半导体存储器装置，所述三维半导体存储器装置包括第一芯片和堆叠在第一芯片上的第二芯片。第一芯片可以包括：第一基底，包括第一外围电路区域和第二外围电路区域；第一接触插塞，位于第一基底的第一外围电路区域上；第二接触插塞；位于第一基底的第二外围电路区域上；以及第一无源器件，位于第二接触插塞上并且电连接到第二接触插塞。第二芯片可以包括设置在第一芯片上的第二基底，第二基底包括分别与第一芯片的第二外围电路区域和第一外围电路区域竖直地叠置的单元阵列区域和接触区域。第二芯片还可以包括：栅电极，堆叠在第二基底的单元阵列区域和接触区域上，并且设置在第一芯片与第二芯片的第二基底之间；以及单元接触插塞，设置在第二基底的接触区域上和栅电极的端部上，并且连接到第一接触插塞。第一无源器件可以竖直地位于栅电极与第二接触插塞之间，并且可以包括第一接触线。
根据发明构思的实施例，一种三维半导体存储器装置包括：第一基底，具有第一外围电路区域和第二外围电路区域；第一晶体管，位于第一基底的第一外围电路区域上；第一接触插塞，连接到第一晶体管；第一接触线，位于第一接触插塞上；第二晶体管，位于第一基底的第二外围电路区域上；以及第二接触插塞，连接到第二晶体管。三维半导体存储器装置还可以包括：第二基底，设置在第一接触线上，第二基底包括分别与第一外围电路区域和第二外围电路区域竖直地叠置的第一区域和第二区域；栅电极，堆叠在第二基底的第二区域上并且位于第二基底与第二接触插塞之间；以及单元接触插塞，设置在第二基底的第二区域上和栅电极的端部上，并且连接到第二接触插塞。第一接触线可以与第二基底电断开。
根据发明构思的实施例，一种三维半导体存储器装置包括：第一基底，具有第一外围电路区域和第二外围电路区域；第一晶体管，位于第一基底的第一外围电路区域上；层间绝缘层，覆盖第一基底的第一晶体管；以及第一接触插塞，被设置为穿透层间绝缘层并且连接到第一晶体管。三维半导体存储器装置还可以包括：第一接触线，位于第一接触插塞上；第二基底，设置在层间绝缘层上，第二基底包括分别与第一外围电路区域和第二外围电路区域竖直地叠置的第一区域和第二区域；栅电极，设置在第二基底与层间绝缘层之间并且堆叠在第二基底的第二区域上；以及垂直沟道部分，穿透栅电极。第一接触线中的相邻的第一接触线可以构成电容器的电极。
附图说明
通过以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示如这里所描述的非限制性的示例实施例。
图1是示意性地示出根据发明构思的实施例的三维半导体存储器装置的单元阵列的电路图。
图2是示出根据发明构思的实施例的三维半导体存储器装置的斜投影图。
图3是示出根据发明构思的实施例的三维半导体存储器装置的平面图。
图4是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图5是图4的部分“A”的放大剖视图。
图6A至图6C是示出根据发明构思的实施例的无源器件的平面图。
图7是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图8是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图9是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图10是示出根据发明构思的实施例的三维半导体存储器装置的平面图。
图11是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图12是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图13是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
图14是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
应该注意的是，这些附图意图说明在特定示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不精确地反映任何给出的实施例的精确结构或性能特性，并且不应该被解释为限定或限制由示例实施例包含的值或性质的范围。例如，为了清楚，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记意图表示存在相似或相同的元件或特征。
具体实施方式
图1是示意性地示出根据发明构思的实施例的三维半导体存储器装置的单元阵列的电路图。
参照图1，三维半导体存储器装置可以包括共源线CSL、多条位线BL0至BL2以及设置在共源线CSL与位线BL0至BL2之间的多个单元串CSTR。
共源线CSL可以是设置在半导体基底上的导电薄膜或者形成在半导体基底中的杂质区。位线BL0至BL2可以是设置在半导体基底上并与半导体基底分隔开的导电图案(例如，金属线)。位线BL0至BL2可以二维布置，并且多个单元串CSTR可以与位线BL0至BL2中的每条并联连接。因此，单元串CSTR可以二维布置在共源线CSL或半导体基底上。
每个单元串CSTR可以由结合到共源线CSL的地选择晶体管GST、结合到位线BL0至BL2的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT组成。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。此外，设置在共源线CSL与位线BL0至BL2之间的地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL0至SSL2可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。
地选择晶体管GST可以设置在距半导体基底基本相同的高度处，并且地选择晶体管GST的栅电极可以共同连接到地选择线GSL，从而处于等电位状态。为此，地选择线GSL可以设置在共源线CSL和与其相邻的最下面的存储器单元晶体管MCT之间。类似地，位于距共源线CSL相同高度处的存储器单元晶体管MCT的栅电极可以共同连接到字线WL0至WL3中的一条，从而处于等电位状态。由于每个单元串CSTR包括与共源线CSL设置在不同水平处的存储器单元晶体管MCT，因此字线WL0至WL3可以在共源线CSL与位线BL0至BL2之间具有多层结构。被描述为“基本相同”的项可以是完全相同的或相等的，或者可以是在例如由于制造工艺而可能发生的可接受的变化内相同的或相等的。
地选择晶体管GST和串选择晶体管SST以及存储器单元晶体管MCT可以是使用沟道结构作为它们的沟道区的金属氧化物半导体场效应晶体管(MOSFET)。
图2是示出根据发明构思的实施例的三维半导体存储器装置的斜投影图。图3是示出根据发明构思的实施例的三维半导体存储器装置的平面图。图4是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。图5是图4的部分“A”的放大剖视图。图6A至图6C是示出根据发明构思的实施例的无源器件的平面图。诸如“第一”、“第二”、“第三”等的序数可以仅用作某些元件的标记以将该些元件彼此区分开。在说明书中未使用“第一”、“第二”等进行描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，参照特定序数(例如，特定权利要求中的“第一”)的术语在其它地方可以用不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。
参照图2至图4，包括三维半导体存储器装置的单元芯片1可以包括第一芯片C1和第二芯片C2。第二芯片C2可以竖直地堆叠在第一芯片C1上。第一芯片C1可以包括第一外围电路区域PR1、第二外围电路区域PR2、第三外围电路区域PR3和第四外围电路区域PR4。第一外围电路区域PR1可以在第二方向Y上彼此分隔开。第二外围电路区域PR2可以设置在第一外围电路区域PR1之间。第三外围电路区域PR3可以在与第二方向Y交叉的第一方向X上彼此分隔开，并且第二外围电路区域PR2可以置于第三外围电路区域PR3之间。每个第四外围电路区域PR4可以设置在相邻的第一外围电路区域PR1与两个相邻的第三外围电路区域PR3的子组之间。例如，当在平面图中观看时，第四外围电路区域PR4可以分别设置在第二外围电路区域PR2的角部附近。除非另外明确指出，否则术语“子组”应该被理解为具有多种“……中的至少一个(种/者)”。
第二芯片C2可以包括第一区域R1、第二区域R2、第三区域R3和第四区域R4。第一芯片C1的第一外围电路区域PR1可以与第二芯片C2的第一区域R1竖直地叠置，第一芯片C1的第二外围电路区域PR2可以与第二芯片C2的第二区域R2竖直地叠置，第一芯片C1的第三外围电路区域PR3可以与第二芯片C2的第三区域R3竖直地叠置。第一芯片C1的第四外围电路区域PR4可以与第二芯片C2的第四区域R4竖直地叠置。
单元阵列可以设置在第二芯片C2的第一区域R1、第二区域R2和第三区域R3上。第二芯片C2可以包括堆叠体ST，堆叠体ST包含栅电极GE1、GE2和GE3(例如，见图4)、垂直沟道部分VC、单元接触插塞CCP以及位线BL。电连接到栅电极GE1、GE2和GE3的单元接触插塞CCP可以设置在第二芯片C2的第一区域R1上，位线BL的端部可以设置在第二芯片C2的第三区域R3上。垂直沟道部分VC可以设置在第二芯片C2的第二区域R2上。单元阵列可以不设置在第二芯片C2的第四区域R4上。
参照图3和图4，诸如第一晶体管TR1的有源器件可以设置在第一芯片C1的第一外围电路区域PR1和第三外围电路区域PR3上。第一晶体管TR1可以是用于操作单元阵列的晶体管。第一晶体管TR1可以不设置在第一芯片C1的第四外围电路区域PR4和/或第二外围电路区域PR2上。第二晶体管TR2可以设置在第一芯片C1的第二外围电路区域PR2上。第二晶体管TR2可以是用于操作无源器件的晶体管。第三晶体管TR3可以设置在第一芯片C1的第四外围电路区域PR4上。第三晶体管TR3可以是用于操作无源器件的晶体管。“无源器件”可以是无法通过另一电信号来控制电流的组件。示例性无源器件可以包括电阻器、电容器、电感器和变压器。下面将更详细地描述示例性“无源器件”的另外的方面。
除了第一晶体管TR1、第二晶体管TR2和第三晶体管TR3之外，第一芯片C1还可以包括第一基底100、第一接触插塞40、第二接触插塞42和第三接触插塞44、第一过孔50、第二过孔52和第三过孔54、第一垫(pad，或称为“焊盘”或“焊垫”)60、第二垫62和第三垫64以及第一接触线90、第二接触线92和第三接触线94。
第一基底100可以包括第一外围电路区域PR1、第二外围电路区域PR2、第三外围电路区域PR3和第四外围电路区域PR4。第一基底100可以是硅晶圆、硅锗晶圆、锗晶圆或单晶硅晶圆以及从其生长的单晶外延层。第一晶体管TR1可以设置在第一基底100的第一外围电路区域PR1上。每个第一晶体管TR1可以包括第一外围栅电极10、第一栅极绝缘层12和第一源极/漏极区14。第一外围栅电极10可以设置在第一基底100的第一外围电路区域PR1上。第一栅极绝缘层12可以设置在第一外围栅电极10与第一基底100之间。第一源极/漏极区14可以设置在第一基底100的位于第一外围栅电极10的两侧处的部分中。
第二晶体管TR2可以设置在第一基底100的第二外围电路区域PR2上。每个第二晶体管TR2可以包括第二外围栅电极20、第二栅极绝缘层22和第二源极/漏极区24。第二外围栅电极20可以设置在第一基底100的第二外围电路区域PR2上。第二栅极绝缘层22可以设置在第二外围栅电极20与第一基底100之间。第二源极/漏极区24可以设置在第一基底100的位于第二外围栅电极20的两侧处的部分中。
第三晶体管TR3可以设置在第一基底100的第四外围电路区域PR4上。每个第三晶体管TR3可以包括第三外围栅电极30、第三栅极绝缘层32和第三源极/漏极区34。第三外围栅电极30可以设置在第一基底100的第四外围电路区域PR4上。第三栅极绝缘层32可以设置在第三外围栅电极30与第一基底100之间。第三源极/漏极区34可以设置在第一基底100的位于第三外围栅电极30的两侧处的部分中。
第一外围栅电极10、第二外围栅电极20和第三外围栅电极30可以由至少一种金属材料(例如，钨和铝)形成或包括至少一种金属材料(例如，钨和铝)。第一栅极绝缘层12、第二栅极绝缘层22和第三栅极绝缘层32可以包括例如热氧化物层或高k介电层。在实施例中，第一源极/漏极区14、第二源极/漏极区24和第三源极/漏极区34可以具有与第一基底100的导电类型不同的导电类型。
第一层间绝缘层ILD1可以设置在第一基底100上。第一层间绝缘层ILD1可以覆盖第一晶体管TR1、第二晶体管TR2和第三晶体管TR3。第一层间绝缘层ILD1可以包括例如氧化硅层。第一接触插塞40可以设置在第一基底100的第一外围电路区域PR1上。第一接触插塞40可以被设置为穿透第一层间绝缘层ILD1，并且可以电连接到第一源极/漏极区14。第二接触插塞42可以设置在第一基底100的第二外围电路区域PR2上。每个第二接触插塞42可以被设置为穿透第一层间绝缘层ILD1，并且可以电连接到第二源极/漏极区24和第二外围栅电极20中的一者。第三接触插塞44可以设置在第一基底100的第四外围电路区域PR4上。每个第三接触插塞44可以被设置为穿透第一层间绝缘层ILD1，并且可以电连接到第三源极/漏极区34和第三外围栅电极30中的一者。第一接触插塞40、第二接触插塞42和第三接触插塞44中的每个可以由至少一种金属材料(例如，铜、钨和铝)或金属氮化物(氮化钛、氮化钨和氮化铝)形成或者包括至少一种金属材料(例如，铜、钨和铝)或金属氮化物(氮化钛、氮化钨和氮化铝)。
第二层间绝缘层ILD2和第三层间绝缘层ILD3可以顺序地堆叠在第一层间绝缘层ILD1上。第二层间绝缘层ILD2和第三层间绝缘层ILD3可以由至少一种绝缘材料(例如，氧化硅)形成或者包括至少一种绝缘材料(例如，氧化硅)。
第一过孔50可以设置在第一接触插塞40上。第一过孔50可以被设置为穿透第二层间绝缘层ILD2和第三层间绝缘层ILD3。第一过孔50可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。第一垫60可以设置在第一过孔50之间，第一过孔50在与第一基底100的顶表面正交的方向(例如，第三方向Z)上彼此相邻。第一垫60可以将在第三方向Z上彼此相邻的第一过孔50彼此电连接。第一垫60的最下面的子组可以设置在第一接触插塞40与第一过孔50的最下面的子组之间。第一垫60的最下面的子组可以将第一接触插塞40连接到第一过孔50的最下面的子组。第一垫60可以由至少一种金属材料(例如，钨和铜)形成或包括至少一种金属材料(例如，钨和铜)。
第二过孔52可以设置在第二接触插塞42上。第二过孔52可以被设置为穿透第二层间绝缘层ILD2和第三层间绝缘层ILD3。第二过孔52可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。第二垫62可以设置在第二过孔52之间，第二过孔52在与第一基底100的顶表面正交的方向(例如，第三方向Z)上彼此相邻。第二垫62可以将在第三方向Z上彼此相邻的第二过孔52彼此电连接。第二垫62的最下面的子组可以设置在第二接触插塞42与第二过孔52的最下面的子组之间。第二垫62的最下面的子组可以将第二接触插塞42连接到第二过孔52的最下面的子组。第二垫62可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。
第三过孔54可以设置在第三接触插塞44上。第三过孔54可以被设置为穿透第二层间绝缘层ILD2和第三层间绝缘层ILD3。第三过孔54可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。第三垫64可以设置在第三过孔54之间，第三过孔54在与第一基底100的顶表面正交的方向(例如，第三方向Z)上彼此相邻。第三垫64可以将在第三方向Z上彼此相邻的第三过孔54彼此电连接。第三垫64的最下面的子组可以设置在第三接触插塞44与第三过孔54的最下面的子组之间。第三垫64的最下面的子组可以将第三接触插塞44连接到第三过孔54的最下面的子组。第三垫64可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。
第四层间绝缘层ILD4可以设置在第三层间绝缘层ILD3上。第四层间绝缘层ILD4可以覆盖第三层间绝缘层ILD3的顶表面以及第一过孔50、第二过孔52和第三过孔54的最上面的子组的顶表面。第四层间绝缘层ILD4可以由至少一种绝缘材料(例如，氧化硅)形成或者包括至少一种绝缘材料(例如，氧化硅)。
第一接触线90可以设置在第一接触插塞40上。第一接触线90可以设置在第四层间绝缘层ILD4中并且可以设置在第一过孔50的最上面的子组上，并且可以与第一过孔50接触。将理解的是，当元件被称为“与”另一元件“接触”时，该元件可以直接接触所述另一元件，或者可以存在中间元件。相反，当元件被称为“与”另一元件“直接接触”时，不存在中间元件。第一接触线90可以通过第一过孔50和第一垫60电连接到第一接触插塞40。第一接触线90可以通过第一接触插塞40电连接到第一晶体管TR1。第一接触线90可以由至少一种金属材料(例如，钨和铜)形成和/或包括至少一种金属材料(例如，钨和铜)。
第二接触线92可以设置在第二接触插塞42上。第二接触线92可以设置在第四层间绝缘层ILD4中并且设置在第二过孔52的最上面的子组上，并且可以与第二过孔52接触。第二接触线92可以通过第二过孔52和第二垫62电连接到第二接触插塞42。第二接触线92可以通过第二接触插塞42电连接到第二晶体管TR2。第二接触线92可以与第二芯片C2电断开。例如，第二接触线92可以与第二芯片C2的第二基底200电断开。第二接触线92可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。
在实施例中，第二接触线92可以构成无源器件。参照图6A至图6C，无源器件可以对应于例如电阻器2、电容器4或电感器6。在第二接触线92是电阻器2或电感器6的情况下，第二接触线92可以被设置为如图6A和图6C中所示的单个物体。单个物体可以是例如具有诸如之字形或螺旋形的形状的连续的线，对于该形状，在剖视图中，多条线段顺序地布置且在它们之间具有空间。尽管未在附图中示出，但在第二接触线92是电容器4的一部分的情况下，多条第二接触线92(例如，两个连续形成的导体)可以设置为包括在剖视图中彼此水平分隔开的线段。第二接触线92的彼此水平相邻的两段可以构成电容器4的电极，并且位于第二接触线92的段之间的第四层间绝缘层ILD4可以构成电容器4的介电层。电容器4的每个电极可以具有类似于叉子的尖齿的形状，或者可以具有包括具有从其延伸的分支的干的形状。每个电极可以是单个物体，该单个物体可以是连续形成的导体，例如，该连续形成的导体具有这样的形状：对于该形状，在剖视图中，多条线段顺序地布置且在它们之间具有空间。在第二接触线92构成电容器4的电极的情况下，设置在第二接触线92下方的第二过孔52中的最上面的水平相邻的子组也可以构成电容器4的电极。另外，位于第二过孔52中的最上面的水平相邻的子组之间的第三层间绝缘层ILD3可以构成电容器4的介电层。
第三接触线94可以设置在第三接触插塞44上。第三接触线94可以设置在第四层间绝缘层ILD4中并且可以设置在第三过孔54的最上面的子组上，并且可以与第三过孔54接触。第三接触线94可以通过第三过孔54和第三垫64电连接到第三接触插塞44。第三接触线94可以通过第三接触插塞44电连接到第三晶体管TR3。第三接触线94可以与第二芯片C2电断开。例如，第三接触线94可以与第二芯片C2的第二基底200电断开。第三接触线94可以具有与第一接触线90的表面和第二接触线92的表面共面的表面。第三接触线94可以由至少一种金属材料(例如，钨和铜)形成或者包括至少一种金属材料(例如，钨和铜)。
在实施例中，第三接触线94可以构成无源器件。参照图6A至图6C，无源器件可以对应于例如电阻器2、电容器4或电感器6。在第三接触线94是电容器4的部分的情况下，第三接触线94可以如图6B中所示彼此水平分隔开。彼此水平相邻的第三接触线94可以构成电容器4的电极，并且位于第三接触线94之间的第四层间绝缘层ILD4可以构成电容器4的介电层。在第三接触线94构成电容器4的电极的情况下，设置在第三接触线94下方的第三过孔54中的最上面的水平相邻的子组也可以构成电容器4的电极。另外，位于第三过孔54中的最上面的水平相邻的子组之间的第三层间绝缘层ILD3可以构成电容器4的介电层。尽管未在附图中示出，但在第三接触线94是电阻器2或电感器6的情况下，第三接触线94可以设置为单个物体。
设置在第一芯片C1上的第二芯片C2可以包括第二基底200、堆叠体ST、垂直沟道部分VC、电荷存储结构CSS、单元接触插塞CCP和位线BL。
第二基底200可以设置在第四层间绝缘层ILD4上。将理解的是，当元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者可以存在中间元件。第二基底200可以包括第一区域R1、第二区域R2、第三区域R3和第四区域R4。第二基底200的第二区域R2可以是单元阵列区域。第二基底200的第一区域R1可以是其上设置有单元接触插塞CCP的接触区域。第二基底200的第三区域R3可以是其上设置有位线BL的端部的接触区域。第二基底200的第四区域R4可以是其上暴露堆叠体ST的外部区域。第二基底200可以是例如硅晶圆、硅锗晶圆、锗晶圆或单晶硅晶圆以及从其生长的单晶外延层。
堆叠体ST可以设置在第二基底200的第一区域R1与第四层间绝缘层ILD4之间以及在第二基底200的第二区域R2与第四层间绝缘层ILD4之间。堆叠体ST可以在第一方向X上彼此分隔开并且可以在第二方向Y上延伸。每个堆叠体ST可以包括缓冲绝缘层201、栅电极GE1、GE2和GE3以及绝缘图案210。
在下文中，为了便于描述，将以相反(即，倒置)的方式来描述第一芯片C1和第二芯片C2在第三方向Z上的特征。栅电极GE1、GE2和GE3可以堆叠在第二基底200的第一区域R1和第二区域R2上。栅电极GE1、GE2和GE3可以包括地选择栅电极GE1、串选择栅电极GE3以及位于地选择栅电极GE1与串选择栅电极GE3之间的单元栅电极GE2。栅电极GE1、GE2和GE3在第二方向Y上的长度可以随着距第二基底200的距离的增大而减小。例如，在栅电极GE1、GE2和GE3之中，地选择栅电极GE1在第二方向Y上的长度可以是最长的，串选择栅电极GE3在第二方向Y上的长度可以是最短的。栅电极GE1、GE2和GE3可以在第二基底200的第一区域R1上具有端部。栅电极GE1、GE2和GE3可以由至少一种金属材料(例如，钨)或金属氮化物(例如，氮化钨、氮化钛和氮化钽)形成或者包括至少一种金属材料(例如，钨)或金属氮化物(例如，氮化钨、氮化钛和氮化钽)。缓冲绝缘层201可以设置在第二基底200与地选择栅电极GE1之间。缓冲绝缘层201可以包括例如热氧化物层。
绝缘图案210可以设置于在第三方向Z上彼此相邻的栅电极GE1、GE2和GE3之间。绝缘图案210中的最上面的绝缘图案210可以设置在串选择栅电极GE3上。绝缘图案210在第二方向Y上的长度可以随着距第二基底200的距离的增大而减小。例如，每个绝缘图案210在第二方向Y上的长度可以基本等于在第三方向Z上彼此相邻的栅电极GE1、GE2和GE3之间的邻近第二基底200的栅电极在第二方向Y上的长度。绝缘图案210中的最上面的绝缘图案210在第二方向Y上的长度可以基本等于串选择栅电极GE3在第二方向Y上的长度。绝缘图案210可以由例如氧化硅形成或者包括例如氧化硅。
垂直沟道部分VC可以设置在第二基底200的第二区域R2上。垂直沟道部分VC可以设置在堆叠体ST中。例如，垂直沟道部分VC可以被设置为穿透单元栅电极GE2、串选择栅电极GE3以及除了距第二基底200最近的和最远的绝缘图案210之外的绝缘图案210。垂直沟道部分VC的宽度可以随着距第二基底200的距离的增大而增大。垂直沟道部分VC可以被布置为在第二方向Y上形成之字形形状。垂直沟道部分VC的侧壁可以是平坦的。每个垂直沟道部分VC可以包括穿透单元栅电极GE2的第一部分P1和穿透串选择栅电极GE3的第二部分P2。在一些实施例中，相比于第二部分P2，第一部分P1构成垂直沟道部分VC的相对较大的部分。另外，第一部分P1可以设置在第二部分P2上方。第一部分P1的侧壁和第二部分P2的侧壁可以倾斜，但可以彼此对齐。例如，第一部分P1的第一侧壁和第二部分P2的第二侧壁可以各自倾斜相同的量或角度，并因此对齐。每个垂直沟道部分VC可以包括单层或多层。垂直沟道部分VC可以由例如单晶硅、有机半导体材料和碳纳米结构中的至少一种形成或者包括例如单晶硅、有机半导体材料和碳纳米结构中的至少一种。
半导体柱SP可以设置在垂直沟道部分VC与第二基底200之间。半导体柱SP可以设置在第二基底200的顶表面上，并且可以穿透地选择栅电极GE1。半导体柱SP和垂直沟道部分VC可以彼此接触。半导体柱SP可以由其导电类型与第二基底200的导电类型相同的掺杂半导体材料或本征半导体材料形成，或者包括其导电类型与第二基底200的导电类型相同的掺杂半导体材料或本征半导体材料。
电荷存储结构CSS可以设置在垂直沟道部分VC与单元栅电极GE2之间以及在垂直沟道部分VC与串选择栅电极GE3之间。电荷存储结构CSS可以沿垂直沟道部分VC的外侧壁延伸并且可以在第三方向Z上延伸。例如，电荷存储结构CSS可以具有围绕垂直沟道部分VC的外侧壁的形状。电荷存储结构CSS可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电层中的至少一种，并且可以具有单层或多层结构。
如图5中所示，每个电荷存储结构CSS可以包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以设置为与每个垂直沟道部分VC相邻，并且可以包围垂直沟道部分VC的外侧壁。阻挡绝缘层BLL可以设置为与单元栅电极GE2和串选择栅电极GE3相邻。电荷存储层CTL可以设置在隧道绝缘层TL与阻挡绝缘层BLL之间。隧道绝缘层TL可以由例如氧化硅和高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种形成或者包括例如氧化硅和高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种。阻挡绝缘层BLL可以由例如氧化硅和高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种形成或者包括例如氧化硅和高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种。电荷存储层CTL可以由例如氮化硅形成或者包括例如氮化硅。
间隙填充层230可以设置在垂直沟道部分VC的内部空间中。间隙填充层230可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。沟道垫CP可以设置在垂直沟道部分VC的顶表面和电荷存储结构CSS的侧表面的一部分上。沟道垫CP可以由被掺杂以具有与垂直沟道部分VC的导电类型不同的导电类型的导电材料和半导体材料中的至少一者形成，或者包括被掺杂以具有与垂直沟道部分VC的导电类型不同的导电类型的导电材料和半导体材料中的至少一者。栅极绝缘图案240可以设置在每个半导体柱SP与地选择栅电极GE1之间。栅极绝缘图案240可以具有在相反方向上凸状弯曲的侧表面。栅极绝缘图案240可以包括例如热氧化物层。
水平绝缘层PL可以设置在电荷存储结构CSS与单元栅电极GE2之间以及在电荷存储结构CSS与串选择栅电极GE3之间。水平绝缘层PL可以延伸以覆盖单元栅电极GE2的顶表面和底表面以及串选择栅电极GE3的顶表面和底表面。水平绝缘层PL可以由高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种形成或者包括高k介电材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))中的至少一种。
共源区域CSR可以在堆叠体ST之间设置在第二基底200中。共源区域CSR可以具有与第二基底200的导电类型不同的导电类型。共源区域CSR可以延伸到第二基底200的第四区域R4中。堆叠体ST可以设置为使共源区域CSR暴露。
层间绝缘图案IDP可以设置在第二基底200的第一区域R1和第四区域R4上。层间绝缘图案IDP可以覆盖堆叠体ST的阶梯结构STS，阶梯结构STS设置在第二基底200的第一区域R1上以及第二基底200的第四区域R4的顶表面上。层间绝缘图案IDP可以由例如氧化硅形成或者包括例如氧化硅。第五层间绝缘层ILD5可以设置在堆叠体ST和层间绝缘图案IDP上。第五层间绝缘层ILD5可以由例如氧化硅形成或者包括例如氧化硅。
单元接触插塞CCP可以设置在第二基底200的第一区域R1上。单元接触插塞CCP可以设置在栅电极GE1、GE2和GE3的端部上，栅电极GE1、GE2和GE3的端部中的每个延伸到第二基底200的第一区域R1上。单元接触插塞CCP可以被设置为穿透第五层间绝缘层ILD5和层间绝缘图案IDP，并且可以与栅电极GE1、GE2和GE3的端部接触。单元接触插塞CCP可以电连接到栅电极GE1、GE2和GE3。单元接触插塞CCP可以由至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)形成，或者包括至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)。
位线接触插塞BCP可以设置在第二基底200的第二区域R2上。位线接触插塞BCP可以被设置为穿透第五层间绝缘层ILD5，并且可以设置在沟道垫CP上。位线接触插塞BCP可以电连接到垂直沟道部分VC。位线接触插塞BCP可以由至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)形成，或者包括至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)。
第六层间绝缘层ILD6可以设置在第五层间绝缘层ILD5上。第六层间绝缘层ILD6可以由例如氧化硅形成或者包括例如氧化硅。第四过孔241可以设置在单元接触插塞CCP上。第四过孔241可以被设置为穿透第六层间绝缘层ILD6并且与单元接触插塞CCP接触。第五过孔242可以设置在位线接触插塞BCP上。第五过孔242可以被设置为穿过第六层间绝缘层ILD6并且与位线接触插塞BCP接触。第四过孔241和第五过孔242可以由至少一种金属材料(例如，钨、铜和铝)形成或者包括至少一种金属材料(例如，钨、铜和铝)。
第四垫244可以设置在第六层间绝缘层ILD6上。第四垫244可以与第四过孔241的表面接触。位线BL可以设置在第六层间绝缘层ILD6上。位线BL可以与第五过孔242的表面接触。位线BL可以电连接到垂直沟道部分VC。位线BL可以在第一方向X上延伸并且可以在与第一方向X交叉的第二方向Y上彼此分隔开。第四垫244和位线BL可以由至少一种金属材料(例如，钨、铜和铝)形成或者包括至少一种金属材料(例如，钨、铜和铝)。第七层间绝缘层ILD7可以设置在第六层间绝缘层ILD6上。第七层间绝缘层ILD7可以覆盖第四垫244和位线BL。第七层间绝缘层ILD7可以包括氧化硅层。第六过孔248可以设置在第七层间绝缘层ILD7中。第六过孔248可以与第四垫244接触。第六过孔248可以由至少一种金属材料(例如，钨、铜和铝)形成或者包括至少一种金属材料(例如，钨、铜和铝)。
第八层间绝缘层ILD8可以设置在第七层间绝缘层ILD7上。第八层间绝缘层ILD8可以覆盖第六过孔248的表面。第八层间绝缘层ILD8可以包括例如氧化硅层。第四接触线250可以设置在第八层间绝缘层ILD8中。第四接触线250可以与第六过孔248接触并且可以电连接到第六过孔248。第四接触线250可以设置为与第一接触线90对应并且与第一接触线90接触。例如，第一接触线90和第四接触线250可以被用作将第一芯片C1和第二芯片C2彼此连接的结合垫。
在实施例中，栅电极GE1、GE2和GE3可以电连接到第一晶体管TR1。第一晶体管TR1可以将电压施加到栅电极GE1、GE2和GE3。第一晶体管TR1可以电连接到第二芯片C2，第二晶体管TR2和第三晶体管TR3可以与第二芯片C2电断开。
根据发明构思的实施例，无源器件可以设置在第一芯片C1的第二外围电路区域PR2第四外围电路区域PR4上，在第一芯片C1的第二外围电路区域PR2第四外围电路区域PR4中，未设置将第一芯片C1的晶体管电连接到第二芯片C2的单元阵列的结合垫。例如，在第二外围电路区域PR2第四外围电路区域PR4中不存在结合垫，并且无源器件设置在第二外围电路区域PR2第四外围电路区域PR4中的至少一个中。因此，由于无源器件被设置在到目前为止尚未使用的区域上，所以可以能够改善三维半导体存储器装置的操作特性，并且可以能够减小芯片尺寸。
图7是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图7，第二芯片C2可以包括第五接触线252和第六接触线253。第五接触线252可以设置在第八层间绝缘层ILD8中，可以与第三接触线94接触，并且可以电连接到第三晶体管TR3。第五接触线252的表面可以与第四接触线250的表面共面，第四接触线250的表面与第一接触线90直接接触。第五接触线252可以与第二基底200和/或共源区域CSR电断开。例如，第五接触线252可以与第二芯片C2的其它导电元件电断开。
第六接触线253可以设置在第八层间绝缘层ILD8中，可以与第二接触线92接触，并且可以电连接到第二晶体管TR2。第六接触线253的表面可以与第四接触线250的表面共面，第四接触线250的表面与第一接触线90直接接触。第六接触线253可以与第二基底200和/或共源区域CSR电断开。例如，第六接触线253可以与第二芯片C2的其它导电元件电断开。
根据发明构思的实施例，通过将第五接触线252设置在构成无源器件的第三接触线94上，或者通过将第六接触线253设置在构成无源器件的第二接触线92上，可以能够增大无源器件的竖直厚度(即，在第三方向Z上的厚度)。因此，通过调节无源器件的电阻和电容，可以能够改善三维半导体存储器装置的电特性。
图8是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图8，可以从第二芯片C2省略半导体柱SP和栅极绝缘图案240。在这种情况下，垂直沟道部分VC和电荷存储结构CSS可以与第二基底200直接接触。
图9是沿图3的线I-I'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图9，每个堆叠体ST可以包括下堆叠体LST和上堆叠体UST。下堆叠体LST可以设置在第二基底200上，上堆叠体UST可以设置在下堆叠体LST上。上堆叠体UST可以设置在下堆叠体LST与第五层间绝缘层ILD5之间。
下堆叠体LST可以包括缓冲绝缘层201、地选择栅电极GE1、单元栅电极GE2和绝缘图案210。地选择栅电极GE1可以设置在缓冲绝缘层201上，并且单元栅电极GE2可以顺序地形成在地选择栅电极GE1上。绝缘图案210可以设置在地选择栅电极GE1与单元栅电极GE2中的邻近第二基底200的单元栅电极GE2之间、可以设置在相邻的单元栅电极GE2之间，并且设置在单元栅电极GE2中的距第二基底200最远的另一个单元栅电极GE2上。
上堆叠体UST可以设置在下堆叠体LST上。上堆叠体UST可以包括单元栅电极GE2、串选择栅电极GE3和绝缘图案210。上堆叠体UST的单元栅电极GE2可以顺序地形成在下堆叠体LST上，并且串选择栅电极GE3可以设置在远离下堆叠体LST的单元栅电极GE2上。上堆叠体UST的绝缘图案210可以设置在单元栅电极GE2之间以及在串选择栅电极GE3上。
垂直沟道部分VC可以设置为穿透下堆叠体LST和上堆叠体UST。每个垂直沟道部分VC可以包括穿透下堆叠体LST的第一部分P1和穿透上堆叠体UST的第二部分P2。垂直沟道部分VC的第一部分P1的侧壁可以与垂直沟道部分VC的第二部分P2的侧壁未对齐。例如，垂直沟道部分VC的第一部分P1的第一侧壁可以不与垂直沟道部分VC的第二部分P2的第二侧壁对齐或者可以相对于垂直沟道部分VC的第二部分P2的第二侧壁偏移。另外，在侧视图中，第二部分P2的最下面的部分可以在水平方向上具有最大宽度，并且第二部分P2的最上面的部分可以在水平方向上具有最小宽度。此外，在侧视图中，第一部分P1的最下面的部分可以在水平方向上具有最大宽度，并且第一部分P1的最上面的部分可以在水平方向上具有最小宽度。此外，在垂直沟道部分VC的与在第一部分P1和第二部分P2之间的过渡区域对应的区域处，第一部分P1的侧壁可以向外延伸超过第二部分P2的侧壁的边缘。
图10是示出根据发明构思的实施例的三维半导体存储器装置的平面图。图11是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图10和图11，第二芯片C2可以包括共源接触插塞CSCP、第七过孔260、第五垫262、第八过孔264和第五接触线266。共源接触插塞CSCP可以设置在第二基底200的第四区域R4上。共源接触插塞CSCP可以设置在第二基底200的第四区域R4上以穿透层间绝缘图案IDP和第五层间绝缘层ILD5，并且可以电连接到共源区域CSR。共源接触插塞CSCP可以由至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)形成或者包括至少一种金属材料(例如，钨、铜和铝)或金属氮化物(例如，氮化钨、氮化钽、氮化钛和氮化铝)。
第七过孔260可以设置在共源接触插塞CSCP上。第七过孔260可以设置为穿透第六层间绝缘层ILD6并且与共源接触插塞CSCP接触。第五垫262可以设置在第七过孔260上。第五垫262可以设置在第七层间绝缘层ILD7中并且可以与第七过孔260接触。第八过孔264可以设置在第五垫262上。第八过孔264可以设置在第七层间绝缘层ILD7中并且可以与第五垫262接触。第七过孔260、第五垫262和第八过孔264可以由至少一种金属材料(例如，钨、铜和铝)形成或者包括至少一种金属材料(例如，钨、铜和铝)。
第五接触线266可以设置在第八过孔264上。第五接触线266可以设置在第八层间绝缘层ILD8中并且可以与第八过孔264接触。当在平面图中观看时，第五接触线266可以与第三接触线94未对齐(例如，不对齐或偏移)。例如，第五接触线266可以不与第三接触线94接触。第五接触线266和第三接触线94可以彼此电断开。例如，第五接触线266可以与第三晶体管TR3电断开。例如，第三接触线94可以与共源区域CSR电断开。
在实施例中，第五接触线266可以连接到将电压施加到共源区域CSR的驱动器件。示例性驱动器件可以包括用于控制不同电路或电子组件的电路或另一电子组件。在某些实施例中，第五接触线266与第三接触线94一起可以构成无源器件。在这种情况下，第五接触线266可以构成金属-绝缘-金属(MIM)电容器的第一电极，第三接触线94可以构成MIM电容器的第二电极，第四层间绝缘层ILD4和第八层间绝缘层ILD8可以用作MIM电容器的介电层。第五接触线266和第三接触线94可以被施加不同的电压。在某些实施例中，第五接触线266可以在不与第三接触线94结合的情况下构成无源器件。在这种情况下，第五接触线266可以构成电容器、电感器或电阻器。
图12是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图12，第二芯片C2可以包括第七接触线270和第八接触线272。第七接触线270可以设置在第八层间绝缘层ILD8中并且可以在第三方向Z上与第三接触线94对齐。第七接触线270可以与第三接触线94接触并且可以电连接到第三接触线94。第七接触线270可以从第五接触线266水平地移位。第七接触线270可以电连接到第三晶体管TR3。第七接触线270与第三接触线94一起可以构成无源器件。
第八接触线272可以设置在第八层间绝缘层ILD8中并且可以在第三方向Z上与第二接触线92对齐。第八接触线272可以与第二接触线92接触并且可以电连接到第二接触线92。第八接触线272可以电连接到第二晶体管TR2。第八接触线272与第二接触线92一起可以构成无源器件。
图13是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图13，第二芯片C2可以包括第九过孔274和第十过孔276。第九过孔274可以设置在第七层间绝缘层ILD7中。第九过孔274可以在第三方向Z上与第七接触线270对齐。第九过孔274可以与第七接触线270接触并且可以电连接到第七接触线270。第九过孔274可以从第八过孔264水平地移位。换言之，第九过孔274可以与第八过孔264和共源接触插塞CSCP电断开。第九过孔274可以电连接到第三晶体管TR3。第九过孔274与第七接触线270和第三接触线94一起可以构成无源器件。
第十过孔276可以设置在第七层间绝缘层ILD7中。第十过孔276可以设置在第七层间绝缘层ILD7中以与第八接触线272接触并且电连接到第八接触线272。第十过孔276可以与第二芯片C2电断开。第十过孔276可以电连接到第二晶体管TR2。第十过孔276与第八接触线272和第二接触线92一起可以构成无源器件。
图14是沿图10的线II-II'截取的示出根据发明构思的实施例的三维半导体存储器装置的剖视图。
参照图14，堆叠体ST可以包括第一源极图案CSP1和第二源极图案CSP2。第一源极图案CSP1可以设置在第二基底200与绝缘图案210中的最靠近第二基底200的绝缘图案210之间，第二源极图案CSP2可以设置在第一源极图案CSP1与绝缘图案210中的最靠近第二基底200的绝缘图案210之间。垂直沟道部分VC可以被设置为穿透堆叠体ST并且可以部分地插置于第二基底200中。第一源极图案CSP1可以至少部分地延伸(例如，突出)到在垂直沟道部分VC的侧壁的一部分与第二源极图案CSP2的侧壁的一部分之间的区域以及在垂直沟道部分VC的侧壁的一部分与第二基底200的侧壁的一部分之间的区域中。例如，第一源极图案CSP1可以在与各个垂直沟道部分VC的上部分接近(相邻)的各个区域中至少部分地突出到第二基底200的下部区域和第二源极图案CSP2的上部区域中。共源区域CSR可以设置在第二基底200的第一区域R1、第二区域R2和第四区域R4中。共源区域CSR可以电连接到第一源极图案CSP1。第一源极图案CSP1和第二源极图案CSP2可以由包含n型杂质(例如，磷(P)或砷(As))的至少一种导电材料形成或者包括包含n型杂质(例如，磷(P)或砷(As))的至少一种导电材料。例如，第一源极图案CSP1和第二源极图案CSP2可以是n型多晶硅图案。
根据发明构思的实施例，具有晶体管的第一芯片和具有单元阵列的第二芯片可以竖直地堆叠，无源器件可以设置在第一芯片的第二外围电路区域PR2和第四外围电路区域PR4上，在第一芯片的第二外围电路区域PR2和第四外围电路区域PR4中，未设置将第一芯片的晶体管电连接到第二芯片的单元阵列的结合垫。例如，在第二外围电路区域PR2和第四外围电路区域PR4中不存在结合垫，并且无源器件设置在第二外围电路区域PR2、和第四外围电路区域PR4中的至少一个中。例如，第一无源器件可以设置在第二外围电路区域PR2中，不同的第二无源器件可以设置在第四外围电路区域PR4中。因此，由于无源器件设置在到目前为止尚未使用的区域上，所以可以能够改善三维半导体存储器装置的操作特性，并且可以能够减小芯片尺寸。
尽管已经具体示出并描述了发明构思的示例实施例，但本领域普通技术人员将理解的是，可以在不脱离所附权利要求的精神和范围的情况下在其中做出形式和细节上的变化。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括第一芯片和堆叠在第一芯片上的第二芯片，
其中，第一芯片包括：
第一基底，包括第一外围电路区域和第二外围电路区域；
第一接触插塞，位于第一基底的第一外围电路区域上；
第二接触插塞，位于第一基底的第二外围电路区域上；以及
第一无源器件，位于第二接触插塞上并且电连接到第二接触插塞，
其中，第二芯片包括：
第二基底，设置在第一芯片上，第二基底包括单元阵列区域和接触区域，所述单元阵列区域和所述接触区域分别与第一芯片的第二外围电路区域和第一外围电路区域竖直地叠置；
栅电极，堆叠在第二基底的单元阵列区域和接触区域上，并且设置在第一芯片与第二芯片的第二基底之间；以及
单元接触插塞，设置在第二基底的接触区域上和栅电极的端部上，并且连接到第一接触插塞，
其中，第一无源器件竖直地位于栅电极与第二接触插塞之间，并且包括第一接触线。
2.根据权利要求1所述的三维半导体存储器装置，其中，第一芯片还包括位于第一接触插塞上的第二接触线，
第二芯片还包括位于单元接触插塞上的第三接触线，并且
第二接触线接触第三接触线。
3.根据权利要求1所述的三维半导体存储器装置，其中，第一无源器件包括多条第一接触线，
所述多条第一接触线设置在第二接触插塞上并且彼此水平分隔开，并且
所述多条第一接触线构成电容器的电极。
4.根据权利要求1所述的三维半导体存储器装置，其中，第一无源器件物理地接触第二芯片并且电连接到第一芯片，并且
第一无源器件在其接触第二芯片的位置处与第二芯片电断开。
5.根据权利要求1所述的三维半导体存储器装置，其中，第二芯片还包括：
第二接触线，设置在第一无源器件上并且接触第一无源器件的第一表面；以及
第三接触线，位于单元接触插塞上，
其中，第三接触线将第一芯片与第二芯片彼此电连接，并且
其中，第二接触线电连接到第一芯片并且与第二芯片电断开。
6.根据权利要求1所述的三维半导体存储器装置，其中，第一芯片还包括位于第一基底的第二外围电路区域上的晶体管，
晶体管包括外围栅电极和源极/漏极区，所述源极/漏极区设置在第一基底的位于外围栅电极的两侧处的部分中，并且
第二接触插塞电连接到源极/漏极区和外围栅电极中的至少一者。
7.根据权利要求1所述的三维半导体存储器装置，其中，第一基底还包括第三外围电路区域，
第二基底还包括外部区域，所述外部区域与第三外围电路区域竖直地叠置并且被栅电极暴露，
第一芯片还包括：
晶体管，位于第一基底的第三外围电路区域上；
第三接触插塞，连接到晶体管；以及
第二无源器件，设置在第三接触插塞上并且电连接到第三接触插塞，其中，
第二无源器件包括第二接触线。
8.根据权利要求7所述的三维半导体存储器装置，其中，第二无源器件的表面与第一无源器件的表面共面。
9.根据权利要求1所述的三维半导体存储器装置，其中，第一基底还包括第三外围电路区域，
第二基底还包括：外部区域，与第三外围电路区域竖直地叠置并且被栅电极暴露；共源区域，设置在第二基底的外部区域中，
第一芯片包括：
晶体管，位于第一基底的第三外围电路区域上；
第三接触插塞，连接到晶体管；以及
第二接触线，设置在第三接触插塞上并且连接到第三接触插塞，
第二芯片包括：
共源接触件，位于第二基底的外部区域上；以及
第三接触线，设置在共源接触件上并且连接到共源接触件，并且
当在平面图中观看时，第三接触线与第二接触线未对齐。
10.根据权利要求9所述的三维半导体存储器装置，其中，彼此相邻的第二接触线和第三接触线构成电容器的电极。
11.根据权利要求9所述的三维半导体存储器装置，其中，第二接触线构成无源器件，并且
第三接触线连接到驱动器件，所述驱动器件被配置为将电压施加到共源区域。
12.根据权利要求1所述的三维半导体存储器装置，其中，栅电极包括第一栅电极和位于第一栅电极上的第二栅电极，
第二芯片还包括垂直沟道部分，所述垂直沟道部分设置在第二基底的单元阵列区域上以穿透第一栅电极和第二栅电极，
垂直沟道部分包括：第一部分，穿透第一栅电极；以及第二部分，设置在第一部分上以穿透第二栅电极，并且
第一部分的侧壁与第二部分的侧壁对齐。
13.根据权利要求1所述的三维半导体存储器装置，其中，栅电极包括第一栅电极和位于第一栅电极上的第二栅电极，
所述三维半导体存储器装置还包括垂直沟道部分，所述垂直沟道部分设置在第二基底的单元阵列区域上以穿透栅电极，
垂直沟道部分包括：第一部分，穿透第一栅电极；以及第二部分，设置在第一部分上以穿透第二栅电极，并且
第一部分与第二部分不对齐。
14.根据权利要求1所述的三维半导体存储器装置，其中，栅电极包括与第二基底相邻的最上面的栅电极，
第二芯片还包括：
第一源极图案，位于第二基底与最上面的栅电极之间；
第二源极图案，位于第一源极图案与最上面的栅电极之间；以及
垂直沟道部分，设置在第二基底的单元阵列区域上以穿透栅电极以及第一源极图案和第二源极图案，并且设置在第二基底的一部分中，并且
第一源极图案接触垂直沟道部分的侧壁，并且延伸到在垂直沟道部分的所述侧壁的一部分与第二源极图案的侧壁的一部分之间的区域以及在垂直沟道部分的所述侧壁的一部分与第二基底的侧壁的一部分之间的区域中。
15.根据权利要求1所述的三维半导体存储器装置，其中，从自上而下的视图，第二芯片的接触区域对应于结合区域，在结合区域处第一芯片电连接并物理地连接到第二芯片，并且
其中，从自上而下的视图，第二芯片的单元阵列区域对应于非结合区域，在非结合区域处第一芯片未电连接到第二芯片。
16.根据权利要求2所述的三维半导体存储器装置，其中，在剖视图中，第一无源器件的上表面与第一芯片的第二接触线的表面位于相同高度处，所述第二接触线电连接并物理地连接到第二芯片的导电部分。
17.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
第一基底，包括第一外围电路区域和第二外围电路区域；
第一晶体管，位于第一基底的第一外围电路区域上；
第一接触插塞，连接到第一晶体管；
第一接触线，位于第一接触插塞上；
第二晶体管，位于第一基底的第二外围电路区域上；
第二接触插塞，连接到第二晶体管；
第二基底，设置在第一接触线上，第二基底包括分别与第一外围电路区域和第二外围电路区域竖直地叠置的第一区域和第二区域；
栅电极，堆叠在第二基底的第二区域上并且位于第二基底与第二接触插塞之间；以及
单元接触插塞，设置在第二基底的第二区域上以及栅电极的端部上，并且连接到第二接触插塞，
其中，第一接触线与第二基底电断开。
18.根据权利要求17所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
第二接触线，位于第二接触插塞上；
第三接触线，位于单元接触插塞与第二接触线之间；以及
第四接触线，位于第一接触线上方且不与第一接触线接触，
其中，第二接触线接触第三接触线。
19.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
第一基底，包括第一外围电路区域和第二外围电路区域；
第一晶体管，位于第一基底的第一外围电路区域上；
层间绝缘层，在第一基底上覆盖第一晶体管；
第一接触插塞，被设置为穿透层间绝缘层并且连接到第一晶体管；
第一接触线，位于第一接触插塞上；
第二基底，设置在层间绝缘层上，第二基底包括分别与第一外围电路区域和第二外围电路区域竖直地叠置的第一区域和第二区域；
栅电极，设置在第二基底与层间绝缘层之间并且堆叠在第二基底的第二区域上；以及
垂直沟道部分，穿透栅电极，
其中，第一接触线中的相邻的第一接触线构成电容器的电极。
20.根据权利要求19所述的三维半导体存储器装置，其中，第一基底还包括第三外围电路区域，
第二基底还包括与第一基底的第三外围电路区域竖直地叠置的第三区域，
栅电极延伸到第三区域上，
所述三维半导体存储器装置还包括：
第二晶体管，位于第一基底的第三外围电路区域上；
第二接触插塞，被设置为穿透层间绝缘层并且连接到第二晶体管；
单元接触插塞，设置在第二基底的第三区域上和栅电极的端部上，并且连接到第二接触插塞；
第二接触线，位于第二接触插塞上；以及
第三接触线，位于单元接触插塞与第二接触线之间，并且
其中，第二接触线接触第三接触线。
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