TWI790698B - 包括三維記憶體元件的積體電路 - Google Patents

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Abstract

本揭露提供一種積體電路，包括三維記憶體元件以及第一與第二字元線驅動電路。三維記憶體元件包括分離地沿行方向延伸的多個堆疊結構，各包括多條字元線的堆疊。堆疊結構具有在三維記憶體元件的第一側的第一階梯結構以及在第二側的第二階梯結構。字元線延伸至第一與第二階梯結構的台階。第一與第二字元線驅動電路設置於三維記憶體元件下方，且分別沿著所述第一與第二側延伸。各堆疊結構中的一些字元線經由第一階梯結構而被布線至第一字元線驅動電路，且各堆疊結構中的另一些字元線經由第二階梯結構而被布線至第二字元線驅動電路。

Description

包括三維記憶體元件的積體電路
本揭露關於一種包括三維記憶體元件的積體電路。
過去數十年來，對於資料儲存的需求上升，此導致了非揮發性記憶體的不斷微縮，且非揮發性記憶體中的胞元由單級胞元(single-level cell，SLC)演進到多級胞元(multi-level cell，MLC)。然而，此些進展仍受到二維設計的限制。非揮發性記憶體的所有胞元排列成多串，但僅限於在單一層中。此最終限制了非揮發性記憶體所能提供的儲存量能。
三維記憶體是一種新的演進，可突破非揮發性記憶體的儲存量能限制。藉由縱向堆疊胞元，可在不明顯增加非揮發性記憶體的佔據面積的情況下顯著地提高非揮發性記憶體的儲存量能。儘管如此，隨著三維記憶體的儲存量能的逐漸增加，三維記憶體與驅動元件之間的內連線變得更加複雜。
本揭露的一態樣提供一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第一側延伸，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而連接至所述第一字元線驅動電路；以及第二字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第二側延伸，其中所述第一字元線驅動電路與所述第二字元線驅動電路彼此側向間隔開，且各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而連接至所述第二字元線驅動電路。
本揭露的另一態樣提供一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第一階梯結構；多條第一字元線繞線，自所述多個第一階梯結構延伸至所述第一字元線驅動電路，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而藉由所述多條第一字元線繞線中的一部分連接至所述第一字元線驅 動電路；第二字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第二階梯結構；以及多條第二字元線繞線，自所述多個第二階梯結構延伸至所述第二字元線驅動電路，其中各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而藉由所述多條第二字元線繞線中的一部分連接至所述第二字元線驅動電路。
本揭露的又一態樣提供一種積體電路，包括：半導體基底；第一字元線驅動電路與第二字元線驅動電路，形成於所述半導體基底上，且彼此側向間隔開；以及三維記憶體元件，形成於所述第一字元線驅動電路與所述第二字元線驅動電路上方，且包括分離地沿行方向延伸的多個堆疊結構，其中各堆疊結構中的多條字元線的第一群組連接至所述第一字元線驅動電路，且各堆疊結構中的所述多條字元線的第二群組連接至所述第二字元線驅動電路。
10、10a:記憶體元件
100、600:基層
102、602:堆疊結構
104、104-1、104-2、104-3、104-4、604:字元線
106:隔離層
108、610:切換層
110:通道層
112:導體柱
114:隔離結構
116:隔離柱
118:絕緣結構
120、301:層間介電層
20、20a、20b:積體電路
30、30a:驅動電路
300:半導體基底
302、304、308、310:字元線驅動電路
306:源極線/位元線驅動電路
606:選擇線
608:通道柱
BE:BEOL結構
CH:通道
D:汲極端點
FE:FEOL結構
G:閘極端點
GD、612、614:閘介電層
GE:閘電極
IB302、IB304:內輪廓
L10、L302、L304、L306:長度
LE、LE1、LE2:側向延伸部分
MC、MC’:記憶體胞元
OB302、OBSC1、OB304、OBSC2:外輪廓
P1:第一部
P2:第二部
S:源極端點
SA:主動元件
SB、SB-1、SB-2:源極線/位元線
SBR-1、SBR-2:源極線/位元線繞線
SD:源極/汲極結構
SG1、SG2:選擇電晶體
SP:閘間隙壁
SC、SC1、SC2、SC1’、SC2’:階梯結構
T:電晶體
W302、WSC1、W304、WSC2:寬度
WR、WR1、WR1-1、WR1-3、WR2、WR2-2、WR2-4:字元線繞線
VE、VE1、VE2:縱向延伸部分
X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A是根據本揭露一些實施例繪示的三維記憶體元件的一部分的三維示意圖。
圖1B是參照圖1A所描述的三維記憶體元件的一部分的等效電路圖。
圖2是根據本揭露一些實施例繪示的相對兩側具有階梯結構的三維記憶體元件的三維示意圖。
圖3A是根據本揭露一些實施例繪示的包括三維記憶體元件的積體電路的示意圖。
圖3B是根據本揭露一些實施例繪示的積體電路中的驅動電路與三維記憶體元件的配置關係的示意圖。
圖3C是根據本揭露一些實施例繪示的用於同一堆疊結構中的字元線的繞線方案的剖視示意圖。
圖3D是根據本揭露一些實施例繪示的字元線繞線方案與源極線/位元線繞線方案的示意圖。
圖4A是繪示出參照圖3A與圖3C所描述的字元線繞線方案的另一示意圖。
圖4B是繪示出參照圖3D所描述的源極線/位元線繞線方案的另一示意圖。
圖5是根據本揭露的替代實施例繪示的積體電路的平面示意圖。
圖6A是根據本揭露一些實施例繪示將參照圖3A、圖3C與圖4A所描述的驅動電路與字元線繞線方案應用於另一三維記憶體的三維示意圖。
圖6B是圖6A所示的三維記憶體元件的一記憶體胞元串的剖 視示意圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同的實施例或實例。以下闡述組件及排列的具體實例，以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，在以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，且自身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「下方(在...below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向以外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1A是根據本揭露一些實施例繪示的三維記憶體元件 10的一部分的三維示意圖。
請參照圖1A，記憶體元件10為三維記憶體元件，且包括形成在基層100上的多個記憶體胞元MC的堆疊。在一些實施例中，基層100為形成於半導體基底(未繪示)上方的蝕刻停止層。舉例而言，半導體基底可為半導體晶圓或半導體上覆絕緣體(semiconductor-on-insulator，SOI)晶圓。在此些實施例中，在基層100與半導體晶圓(或SOI晶圓)之間可形成有主動元件(例如電晶體)與此些主動元件的內連線(均未示出)。
記憶體胞元MC的多個堆疊沿著多數行排列，且各行沿方向Y(或稱為行方向)延伸。此些記憶體胞元MC堆疊的行沿著與方向Y交錯的方向X(或稱為列方向)排列。為了清楚地繪示出各記憶體胞元MC堆疊中的構件，特別繪示出一行記憶體胞元MC堆疊中的一記憶體胞元MC堆疊單獨地立於基層100上。儘管未繪示，實際上此行記憶體胞元MC堆疊還具有其他記憶體胞元MC堆疊。如圖1A所示，各記憶體胞元MC堆疊包括形成於基層100上的堆疊結構102的一線段。多個堆疊結構102沿著行方向(亦即方向Y)延伸，且沿著列方向(亦即方向X)彼此側向件隔開。同一行的記憶體胞元MC堆疊共用相同堆疊結構102，且各堆疊結構102被相鄰行的記憶體胞元MC堆疊共用。
在各堆疊結構102中，字元線104與隔離層106沿著垂直方向Z交替堆疊。堆疊結構102中的最頂層可為一字元線104或一隔離層106。相似地，堆疊結構102中的最底層可為一字元線 104或一隔離層106。此外，所屬領域中具有通常知識者可調整各堆疊結構102中字元線104與隔離層106的數量，本揭露並不以此為限。字元線104可由導體材料構成，而隔離層106可由絕緣材料構成。舉例而言，導體材料可包括W、TiN、Ru、Mo、WN或其類似者，而絕緣材料可包括氧化矽、氮化矽、氮氧化矽或其類似者。
切換層108沿著堆疊結構102的側壁延伸，且側向接觸堆疊結構102中的字元線104與隔離層106。在一些實施例中，如圖1A所示，切換層108並未沿著相鄰堆疊結構102之間的基層100延伸。在此些實施例中，切換層108彼此側向間隔開。在替代實施例中，在相鄰堆疊結構102之間的切換層108彼此藉由沿著位於此相鄰堆疊結構102之間的基層100而側向延伸的部分而彼此相連。切換層108可由鐵電材料構成。舉例而言，鐵電材料可包括氧化鉿基材料(例如氧化鉿鋯(Hf1-xZrxO)、氧化鉿鉺(Hf1-xErxO)、氧化鉿鑭(Hf1-xLaxO)、氧化鉿釔(Hf1-xYxO)、氧化鉿釓(Hf1-xGdxO)、氧化鉿鋁(Hf1-xAlxO)、氧化鉿鈦(Hf1-xTixO)、氧化鉿組(Hf1-xTaxO)或其類似者)、鈦酸鋇(例如是BaTiO3)、鈦酸鉛(例如是PbTiO3)、鋯酸鉛(例如是PbZrO3)、鈮酸鋰(例如是LiNbO3)、鈮酸鈉(例如是NaNbO3)、鈮酸鉀(例如是KNbO3)、組酸鉀(例如是KTaO3)、鈧酸鉍(例如是BiScO3)、鐵酸鉍(例如是BiFeO3)、氮化鋁鈧(AlScN)、其類似者或其組合。作為替代地，切換層108可為多層結構，至少包括夾置於穿隧介電層與 閘介電層之間的電荷捕捉層。舉例而言，電荷捕捉層可由氮化矽構成，而穿隧介電層與閘介電層可分別由氧化矽構成。
通道層110覆蓋切換層108的側壁，且透過切換層108而側向接觸於堆疊結構102中的字元線104與隔離層106。在一些實施例中，各堆疊結構102的相對側壁分別被彼此側向分離的多個通道層110覆蓋，以使各通道層110可被一記憶體胞元MC堆疊獨佔地共用。在此些實施例中，可減少沿著方向Y排列的相鄰記憶體胞元MC堆疊之間的串擾(cross-talk)。此外，在一些實施例中，覆蓋相鄰堆疊結構102的彼此面對的側壁的通道層110彼此側向間隔開。在此些實施例中，通道層110可或可不沿著基層100的位於堆疊結構102之間的部分延伸，但各通道層110可不進一步延伸以接觸於另一通道層110。通道層110可由多晶矽或金屬氧化物半導體材料構成。金屬氧化物半導體材料可包括銦基氧化物材料，例如是銦鎵鋅氧化物(indium gallium zinc oxide，IGZO)。
多對導體柱112立於基層100的位於堆疊結構102之間的部分上。同一對的導體柱112彼此分離地位於覆蓋相鄰堆疊結構102的彼此面對的側壁的兩通道層110之間，且側向接觸此兩通道層110。再者，沿著方向Y排列的相鄰導體柱112對也彼此側向分離。在一些實施例中，隔離結構114分別填入於同一對的導體柱112之間，以使此兩導體柱112彼此隔離。此外，在一些實施例中，隔離柱116分別立於相鄰導體柱112對之間。在此些實施例中，隔離柱116可更延伸以側向接觸於切換層108，以將各 通道層110彼此分離。再者，在一些實施例中，在一堆疊結構102的一側的多對導體柱112相較於在此堆疊結構102的另一側的多對導體柱112而沿方向Y偏移。在此些實施例中，記憶體胞元MC可稱為以錯位配置來排列。導體柱112由導體材料構成，而隔離結構114與隔離柱116分別由絕緣材料構成。舉例而言，導體材料可包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或其類似者，而絕緣材料可包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氧化矽或其類似者。
一字元線104的一線段；側向接觸此字元線104的所述線段的一切換層108的一部分；透過此切換層108的所述部分而電容耦合至此字元線104的所述線段的一通道層110的一部分；以及接觸於此通道層110的一對導體柱112共同地形成場效電晶體。此字元線104的所述線段作為場效電晶體的閘極端點，且此導體柱112對作為場效電晶體的源極與汲極端點。當場效電晶體導通時，在此通道層110的所述部分中形成導電路徑，且此導電路徑延伸於此導體柱112對之間。另一方面，當場效電晶體處於關閉狀態時，導電路徑可被切斷或不存在。此切換層108的所述部分可用於實現此字元線104的所述線段與此通道層110的所述部分之間的電容耦合，且用於將場效電晶體的臨界電壓(threshold voltage)由較低值切換至較高值，或由較高值切換至較低值。在寫入操作期間，基於鐵電極化效應而在此切換層108中儲存偶極矩，或者基於穿隧效應而將電荷灌入此切換層108中。另一方面， 在抹除操作期間，可在此切換層108觀察到偶極矩的反轉或捕獲電荷的移除。藉由儲存反向的偶極矩或灌入/移除電荷，場效電晶體可具有較高的臨界電壓或較低的臨界電壓，因此可在場效電晶體中儲存高邏輯態與低邏輯態。如此一來，場效電晶體能夠儲存資料，且在本文中稱為記憶體胞元MC。
如圖1A所示，同一堆疊中的記憶體胞元MC可共用同一切換層108、同一通道層110以及同一對導體柱112，而由同一堆疊結構102中的不同字元線104控制。位於一對導體柱112的相對兩側的相鄰記憶體胞元MC堆疊可共用此導體柱112對，而具有不同的通道層110且由不同堆疊結構102中的字元線104控制。在一堆疊結構102的相對兩側的相鄰記憶體胞元MC堆疊共用此堆疊結構102中的字元線104，而具有不同切換層108、不同通道層110與不同對導體柱112。此外，同一行的記憶體胞元MC堆疊共用相同的切換層108與同一堆疊結構102中的字元線104，而具有不同的通道層110與不同對導體柱112。
圖1B是參照圖1A所描述的三維記憶體元件10的一部分的等效電路圖。
請參照圖1A與圖1B，字元線104沿著垂直方向Z堆疊。各字元線104連接兩側向相鄰行的記憶體胞元MC的閘極端點G。此外，各導體柱112對連接一記憶體胞元MC堆疊的源極端點S與汲極端點D。各記憶體胞元MC堆疊的閘極端點G分別連接到 一條字元線104。再者，各記憶體胞元MC堆疊的源極端點S經由一導體柱112而彼此連接，且各記憶體胞元MC堆疊的汲極端點D經由另一導體柱112而彼此連接。如此一來，各記憶體胞元MC堆疊的延伸於源極端點S與汲極端點D之間的通道CH彼此並聯連接。
請再次參照圖1A，堆疊結構102的末端部分被圖案化為階梯結構SC，且字元線104延伸至階梯結構SC的台階。由於各字元線104可延伸至一台階，字元線104可被獨立地往外布線。需注意的是，圖1A僅繪示出在三維記憶體元件10的單一側的階梯結構SC。如將參照圖2所描述，各堆疊結構102的相對兩側可分別被圖案化而各形成一階梯結構SC。
圖2是根據本揭露一些實施例繪示的相對兩側具有階梯結構SC1、SC2的三維記憶體元件10的三維示意圖。
請參照圖2，各堆疊結構102的相對兩側分別被圖案化而各形成一階梯結構SC。在三維記憶體元件10的一側的階梯結構SC稱為階梯結構SC1，而在三維記憶體元件10的另一側的階梯結構SC稱為階梯結構SC2。再者，三維記憶體元件10的記憶體胞元MC堆疊所形成之處可稱為陣列區。一堆疊結構102的各字元線104(除了最頂層字元線104之外)的相對兩末端部分相對於同一堆疊結構102中上覆的字元線104的末端部分而沿著行方向(亦即方向Y)側向地外凸，以在此堆疊結構102的相對兩端形成同層級的台階。此外，一堆疊結構102的最頂層字元線104的 末端部分可定義出在此堆疊結構102的相對兩端的階梯結構SC1、SC2的最頂層台階。如此一來，各字元線104可具有未被其他字元線104覆蓋的末端部分，因此可獨立地被往外布線。在一些實施例中，一堆疊結構102中的各隔離層106的末端部分對齊於上覆字元線104的末端部分，且各自定義出一台階的底部。在此些實施例中，一階梯結構SC的各台階由一字元線104與一下伏的隔離層106的末端部分構成。再者，雖然並未示出，相鄰堆疊結構102之間的構件(除了導體柱112與通道層110之外)可更延伸於相鄰階梯結構SC1之間與相鄰階梯結構SC2之間。此外，相似於將參照圖3C所描述的絕緣結構118，階梯結構SC1、SC2可被絕緣結構覆蓋，且此絕緣結構的頂面實質上共面於或高於堆疊結構102的頂面。
圖3A是根據本揭露一些實施例繪示的包括三維記憶體元件10的積體電路20的示意圖。
請參照圖3A，積體電路20包括三維記憶體元件10，且更包括經配置以驅動三維記憶體元件10的驅動電路30。在一些實施例中，驅動電路30設置於三維記憶體元件10下方。驅動電路30可包括形成於半導體基底300的表面的主動元件，且可包括延伸於主動元件上方且經配置以內連主動元件的內連線。半導體基底300例如是半導體晶圓(例如是矽晶圓)或半導體上覆絕緣體(semiconductor-on-insulator，SOI)晶圓(例如是矽上覆絕緣體晶圓)。主動元件可例如是包括金屬氧化物半導體 (metal-oxide-semiconductor，MOS)電晶體。再者，主動元件可為積體電路20中的前段製程(front-end-of-line，FEOL)結構(例如是將參照圖3C所描述的FEOL結構FE)的一部分，且內連線可被整合至形成於FEOL結構上方的後段製程(back-end-of-line，BEOL)結構(例如是將參照圖3C所描述的BEOL結構BE)中。在一些實施例中，三維記憶體元件10也被整合於BEOL結構中，且位於驅動電路30的內連線上方。在一些實施例中，驅動電路30包括字元線驅動電路302、304。三維記憶體元件10中的字元線104從階梯結構SC1、SC2的台階而被繞線至字元線驅動電路302、304，且可由字元線驅動電路302、304所控制。字元線驅動電路302、304中的每一者可包括多個電晶體T，其分別連接至一字元線104。在一些實施例中，字元線104被分別繞線至一電晶體T的源極/汲極(source/drain，S/D)端點。儘管只繪示出幾個電晶體T，字元線驅動電路302、304中的每一者可包括更多電晶體T，且此些電晶體T可在字元線驅動電路302、304的每一者中被排列成多數列與多數行。
圖3B是根據本揭露一些實施例繪示的驅動電路30與三維記憶體元件10的配置關係的示意圖。
請參照圖3A與圖3B，在一些實施例中，在三維記憶體元件10的相對兩側的階梯結構SC1、SC2分別交疊於字元線驅動電路302、304中的一者。舉例而言，階梯結構SC1可交疊於字元線驅動電路302，而階梯結構SC2可交疊於字元線驅動電路304。 字元線驅動電路302可沿著三維記憶體元件10的其中堆疊結構102被圖案化形成階梯結構SC1的一側延伸。字元線驅動電路302的沿方向X量測的長度L302可實質上等於三維記憶體元件10的沿相同方向量測的長度L10。在一些實施例中，字元線驅動電路302的外輪廓OB302實質上對齊於上覆的階梯結構SC1的外輪廓OBSC1，其中階梯結構SC1的外輪廓OBSC1可由階梯結構SC1的最底層台階的側壁所定義。再者，字元線驅動電路302由外輪廓OB302沿著行方向(亦即方向Y)延展至內輪廓IB302。在一些實施例中，字元線驅動電路302的佔據面積大於階梯結構SC1的佔據面積，且自外輪廓OB302量測至內輪廓IB302的寬度W302大於階梯結構SC1自外輪廓OBSC1往內延展的寬度WSC1。在此些實施例中，實質上整個階梯結構SC1可交疊於字元線驅動電路302。此外，字元線驅動電路302的外側部分可交疊於階梯結構SC1，而字元線驅動電路302的內側部分可交疊於三維記憶體元件10的位在階梯結構SC1、SC2之間的陣列區。
另一方面，字元線驅動電路304可沿著三維記憶體元件10的其中堆疊結構102被圖案化形成階梯結構SC2的一側延伸。字元線驅動電路304的沿方向X量測的長度L304可實質上等於三維記憶體元件10的沿相同方向量測的長度L10。在一些實施例中，字元線驅動電路304的外輪廓OB304實質上對齊於上覆的階梯結構SC2的外輪廓OBSC2，其中階梯結構SC2的外輪廓OBSC2可由階梯結構SC2的最底層台階的側壁所定義。再者，字元線驅動電路304 由外輪廓OB304沿著行方向(亦即方向Y)延展至內輪廓IB304。在一些實施例中，字元線驅動電路304的佔據面積大於階梯結構SC2的佔據面積，且自外輪廓OB304量測至內輪廓IB304的寬度W304大於階梯結構SC2自外輪廓OBSC2往內延展的寬度WSC2。在此些實施例中，實質上整個階梯結構SC2可交疊於字元線驅動電路304。此外，字元線驅動電路304的外側部分可交疊於階梯結構SC2，而字元線驅動電路304的內側部分可交疊於三維記憶體元件10的位在階梯結構SC1、SC2之間的陣列區。
如圖3A所示，字元線104經由字元線繞線WR而被連接至字元線驅動電路302、304。各字元線繞線WR可具有縱向延伸部分VE與側向延伸部分LE的組合，以將一字元線104連接至字元線驅動電路302、304中的一對應電晶體T。一字元線繞線WR的側向延伸部分LE延伸於BEOL結構(例如是將參照圖3C所描述的BEOL結構BE)中的一層間介電層上方，且可稱為導電跡線。另一方面，字元線繞線WR的縱向延伸部分VE貫穿BEOL結構中的一或多個層間介電層，以建立與同一字元線繞線WR中的一或多個側向延伸部分LE之間的電性連接，且可包括一或多個導電通孔。如將參照圖3C所說明，階梯結構SC可被絕緣結構(例如是圖3C所示的絕緣結構118)覆蓋。為了從一階梯結構SC的一台階將一字元線104往外布線，對應的字元線繞線WR的第一部P1可藉由縱向延伸部分VE(稱為縱向延伸部分VE1)而從此台階延伸穿過所述絕緣結構，至位於三維記憶體元件10上方的側向 延伸部分LE(稱為側向延伸部分LE1)。第一部P1的側向延伸部分LE1可沿著列方向(亦即方向X)延伸，至位於此階梯結構SC的一側的端點。此字元線繞線WR的第二部P2可從第一部P1的側向延伸部分LE1的所述端點延伸至位於三維記憶體元件10下方的對應電晶體T。此電晶體T的對應著陸端點(亦即一S/D端點)可相對於第一部P1的側向延伸部分LE1的所述端點而沿著行方向(亦即方向Y)側向偏移，以使得此字元線繞線WR的第二部P2可包括沿著行方向(亦即方向Y)延伸的側向延伸部分LE(稱為側向延伸部分LE2)，且可包括連接至側向延伸部分LE2的相對兩端的縱向延伸部分VE(稱為縱向延伸部分VE2)。一縱向延伸部分VE2將側向延伸部分LE2連接至此字元線繞線WR的第一部P1，且另一縱向延伸部分VE2將側向延伸部分LE2連接至對應電晶體T。
請參照圖3A與圖3B，由階梯結構SC1的台階延伸至字元線驅動電路302中的電晶體T的字元線繞線WR可稱為字元線繞線WR1。字元線驅動電路302中的電晶體T在寬度W302內而自外輪廓OB302排列至內輪廓IB302。其中，外輪廓OB302可實質上對齊於階梯結構SC1的外輪廓OBSC1，且寬度W302大於階梯結構SC1的寬度WSC1。此外，字元線驅動電路302中的電晶體T排列成沿著方向Y的多數行。自一階梯結構SC1延伸出來的字元線繞線WR1可連接至一行的電晶體T。自一階梯結構SC1的較高台階延伸出來的字元線繞線WR1可連接至較遠離外輪廓OB302的電晶 體T。相較於此，自同一階梯結構SC1的較低台階延伸出來的字元線繞線WR1可連接至較靠近外輪廓OB302的電晶體T。再者，同一行的電晶體T之間的節距(pitch)可明顯大於階梯結構SC1的沿行方向(亦即方向Y)量測的台階寬度。因此，一階梯結構SC1中的較高台階相對於對應的電晶體T而沿方向Y偏移的距離可大於較低台階相對於對應的電晶體T所偏移的距離。如此一來，為了補償此側向偏移，至少一些字元線繞線WR1可具有遠離外輪廓OB302且沿行方向(亦即方向Y)延伸的側向延伸部分LE2。此外，連接自較高台階的字元線繞線WR1可具有延伸較長距離的側向延伸部分LE2。相較於此，連接自較低台階的字元線繞線WR1可具有延伸較短距離的側向延伸部分LE2(如圖3C與圖3D所示)。
另一方面，由階梯結構SC2的台階延伸至字元線驅動電路304中的電晶體T的字元線繞線WR可稱為字元線繞線WR2。字元線驅動電路304中的電晶體T在寬度W304內而自外輪廓OB304排列至內輪廓IB304。其中，外輪廓OB304可實質上對齊於階梯結構SC2的外輪廓OBSC2，且寬度W304大於階梯結構SC2的寬度WSC2。此外，字元線驅動電路304中的電晶體T排列成沿著方向Y的多數行。自一階梯結構SC2延伸出來的字元線繞線WR2可連接至一行的電晶體T。自一階梯結構SC2的較高台階延伸出來的字元線繞線WR2可連接至較遠離外輪廓OB304的電晶體T。相較於此，自同一階梯結構SC2的較低台階延伸出來的字元線繞線WR2可連接至較靠近外輪廓OB304的電晶體T。再者，同一行的 電晶體T之間的節距(pitch)可明顯大於階梯結構SC2的沿行方向(亦即方向Y)量測的台階寬度。因此，一階梯結構SC2中的較高台階相對於對應的電晶體T而沿方向Y偏移的距離可大於較低台階相對於對應電晶體T所偏移的距離。如此一來，為了補償此側向偏移，至少一些字元線繞線WR2可具有遠離外輪廓OB304且沿行方向(亦即方向Y)延伸的側向延伸部分LE2。此外，連接自較高台階的字元線繞線WR2可具有延伸較長距離的側向延伸部分LE2。相較於此，連接自較低台階的字元線繞線WR2可具有延伸較短距離的側向延伸部分LE2(如圖3C與圖3D所示)。
字元線繞線WR必須彼此間隔開。為了分開自同一階梯結構SC1/SC2的台階延伸出來的字元線繞線WR，此些字元線繞線WR的側向延伸部分LE2可設置於BEOL結構(例如將參照圖3C所描述的BEOL結構BE)中的不同層間介電層上。換言之，自同一階梯結構SC1/SC2的台階延伸出來的字元線繞線WR的側向延伸部分LE2可形成在不同階層的金屬化層。舉例而言，此些側向延伸部分LE2中的一者可為第n層金屬化層的一部分，而此些側向延伸部分LE2中的相鄰一者可為第n+1層金屬化層的一部分。隨著各堆疊結構102中字元線104數量的增加，BEOL結構需要更多層金屬化層。在一些實施例中，一堆疊結構102中的一些字元線104由一些字元線繞線WR1自階梯結構SC1布線至字元線驅動電路302，而此堆疊結構102中的另一些字元線104由一些字元線繞線WR2自階梯結構SC2布線至字元線驅動電路304。由於 字元線繞線WR1與字元線繞線WR2位於三維記憶體元件10的相對兩側，字元線繞線WR1的側向延伸部分LE2與字元線繞線WR2的側向延伸部分LE2可充分地間隔開。因此，BEOL結構中的一金屬化層可被一些字元線繞線WR1中的側向延伸部分LE2以及一些字元線繞線WR2中的側向延伸部分LE2所共用。如此一來，可減少BEOL結構中的金屬化層的數量。作為替代地，各堆疊結構102可包括更多的字元線104。
圖3C是根據本揭露一些實施例繪示的用於同一堆疊結構102中的字元線104的繞線方案的剖視示意圖。
在一些實施例中，如圖3C中沿著字元線104的箭頭所示，同一堆疊結構102中的字元線104交替地布線至字元線驅動電路302與字元線驅動電路304。布線至字元線驅動電路302的字元線104連接於字元線繞線WR1，而布線至字元線驅動電路304的字元線104連接於字元線繞線WR2。在如圖3C所示的實例中，一堆疊結構102中的字元線104可包括依序堆疊於基層100上且由隔離層106彼此分離開的字元線104-1、104-2、104-3、104-4。字元線104-1、104-3經由對應的字元線繞線WR1而布線至字元線驅動電路302，且此些字元線繞線WR1可包括字元線繞線WR1-1、WR1-3。字元線104-2、104-4經由對應的字元線繞線WR2而布線至字元線驅動電路304，且此些字元線繞線WR2可包括字元線繞線WR2-2、WR2-4。需注意的是，圖3C僅部分地繪示字元線繞線WR1-1、WR1-3、WR2-2、WR2-4中的每一者，此些字元 線繞線WR1-1、WR1-3、WR2-2、WR2-4可實際上類似於圖3A所繪示的字元線繞線WR1、WR2。字元線繞線WR1-1可具有作為第n層金屬化層的一部分的側向延伸部分LE2，且字元線繞線WR1-3可具有作為在第n層金屬化層上方的第n+1層金屬化層的一部分的側向延伸部分LE2。由於字元線繞線WR2-2、WR2-4位於三維記憶體元件10的另一側，不需將字元線繞線WR2-2、WR2-4的側向延伸部分LE2形成在與字元線繞線WR1-1、WR1-3的側向延伸部分LE2不同的金屬化層中，也能夠與字元線繞線WR1-1、WR1-3的側向延伸部分LE2分隔開。在一些實施例中，字元線繞線WR2-2的側向延伸部分LE2可為第n層金屬化層的另一部分，且字元線繞線WR2-4的側向延伸部分LE2可為第n+1層金屬化層的另一部分。換言之，字元線繞線WR1-1、WR2-2的側向延伸部分LE2可共用第n層金屬化層，且字元線繞線WR1-3、WR2-4可共用第n+1層金屬化層。因此，可大幅減少BEOL結構中金屬化層的數量。
如圖3C所示，絕緣結構118覆蓋階梯結構SC1、SC2，且層間介電層120覆蓋絕緣結構118與三維記憶體元件10。此外，層間介電層301的堆疊設置於三維記憶體元件10的基層100下方。電晶體T形成於半導體基底300的表層區域上，且被層間介電層301覆蓋。各電晶體T可包括閘電極GE。閘電極GE位於半導體基底300上，且透過閘介電層GD而電容耦合至半導體基底300。此外，各電晶體T還包括源極/汲極結構SD。源極/汲極結構SD位在包括閘電極GE與閘介電層GD的閘極堆疊結構的相對兩 側。在一些實施例中，閘間隙壁SP側向環繞閘極堆疊結構。需注意的是，儘管電晶體T被繪示為平面型場效電晶體，但在本揭露的其他實施例中，電晶體T可替代地被形成為鰭式場效電晶體(fin-FET)或閘極全環繞(gate-all-around，GAA)場效電晶體。半導體基底300以及形成於半導體基底300的表面上的構件(包括電晶體T)稱為FEOL結構FE。此外，形成於FEOL結構上的構件稱為BEOL結構BE。字元線繞線WR與三維記憶體元件10整合於BEOL結構BE中，且字元線繞線WR的底部可被認為延伸至FEOL結構FE。
請再次參照圖3A與圖3B，驅動電路30更可包括源極線/位元線驅動電路306。源極線/位元線驅動電路306可形成於字元線驅動電路302、304之間。源極線/位元線驅動電路306的沿方向X量測的長度L306可實質上等於三維記憶體10的沿同一方向量測的長度L10。在一些實施例中，源極線/位元線驅動電路306與字元線驅動電路302、304側向間隔開。在此些實施例中，緩衝電路、列/行解碼器、電源產生電路、其類似者或其組合可形成於源極線/位元線驅動電路306與字元線驅動電路302、304之間的間隙中。在替代實施例中，源極線/位元線驅動電路306可緊鄰字元線驅動電路302、304，而沒有額外的電路(例如是緩衝電路、列/行解碼器、電源產生電路或其類似者)位於其間。儘管在圖3A未繪示出，在三維記憶體電路10中的各對導體柱112分別連接於一源極線與一位元線。源極線與位元線分別位於三維記憶體10上方或下方， 且被布線至源極線/位元線驅動電路306。
圖3D是根據本揭露一些實施例繪示的字元線繞線方案與源極線/位元線繞線方案的示意圖。
請參照圖3A與圖3D，部分地顯示於圖3D中的字元線繞線WR延伸於階梯結構SC與字元線驅動電路302、304之間。在一些實施例中，源極線/位元線SB配置於三維記憶體元件10下方，且經由穿過基層100的導電穿孔(未繪示)連接至導體柱112。源極線/位元線SB可沿著列方向(亦即方向X)延伸，且可沿行方向(亦即方向Y)排列。一些源極線/位元線SB交疊於源極線/位元線驅動電路306，且可稱為源極線/位元線SB-1。源極線/位元線SB-1經由源極線/位元線繞線SBR-1而被布線至下伏的源極線/位元線驅動電路306。源極線/位元線繞線SBR-1可沿垂直方向Z延伸，且分別包括縱向延伸部分。此縱向延伸部分可包括一或多個導電通孔，各貫穿至少一層間介電層(例如是參照圖3C所說明的層間介電層301)。在一些實施例中，源極線/位元線繞線SBR-1分別連接至源極線/位元線驅動電路306的一主動元件SA。主動元件SA可為感測放大器、位元線選擇器(bit line selector)或其類似者。另一方面，其他源極線/位元線SB並未交疊於源極線/位元線驅動電路306，且可稱為源極線/位元線SB-2。如同源極線/位元線SB-1，源極線/位元線SB-2被布線至源極線/位元線驅動電路306的主動元件SA。由於源極線/位元線SB-2側向偏離源極線/位元線驅動電路306，自源極線/位元線SB-2延伸至主動元件SA的源極 線/位元線繞線SBR-2可分別包括側向延伸部分LE，以補償所述側向偏離。類似於字元線繞線WR的側向延伸部分LE2，源極線/位元線繞線SBR-2的側向延伸部分LE可分別延伸於同一源極線/位元線繞線SBR-2中的兩縱向延伸部分之間。在一些實施例中，源極線/位元線繞線SBR-2的側向延伸部分LE沿著行方向(亦即方向Y)延伸。再者，在一些實施例中，源極線/位元線繞線SBR-2的側向延伸部分LE可設置於字元線繞線WR的側向延伸部分LE的上方或下方。然而，在替代實施例中，源極線/位元線繞線SBR-2的側向延伸部分LE以及字元線繞線WR的側向延伸部分LE2共用金屬化層，只要能夠彼此間隔開。
在其他實施例中，源極線及/或位元線延伸於三維記憶體元件10上方。在此些實施例中，位於三維記憶體元件10上方的源極線及/或位元線經由三維記憶體元件10側邊的縱向路徑以及三維記憶體元件10下方的橫向與縱向路徑而被布線至源極線/位元線驅動電路306，其中位於三維記憶體元件10下方的橫向與縱向路徑延伸至源極線/位元線驅動電路306中的主動元件SA。再者，與其被連接至主動元件SA，一些源極線/位元線SB(例如是源極線)可被連接至源極線/位元線驅動電路306中的接地端點。
圖4A是繪示出參照圖3A與圖3C所描述的字元線繞線方案的另一示意圖。
請參照圖3A與圖4A，三維記憶體元件10交疊於下伏的驅動電路30，且僅其中的階梯結構SC1、SC2與字元線104被繪 示出以說明三維記憶體元件10的位置。階梯結構SC1、SC2設置於三維記憶體元件10的相對兩側。階梯結構SC1交疊於下伏的字元線驅動電路302的外側部分，而階梯結構SC2交疊於下伏的字元線驅動電路304的外側部分。字元線104延伸於三維記憶體元件10的相對兩側之間，而至階梯結構SC1、SC2的台階。各字元線104的堆疊被繪示為一雙箭頭，以說明各堆疊中的一些字元線104由三維記憶體元件10一側的一階梯結構SC1而被往外布線，而各堆疊中的其他字元線104由三維記憶體元件10的另一側的一階梯結構SC2而被往外布線。被虛線包圍且指向階梯結構SC1的區域描繪出自階梯結構SC1延伸至字元線驅動電路302中的電晶體T的字元線繞線WR1。另一方面，被虛線包圍且指向階梯結構SC2的區域描繪出自階梯結構SC2延伸至字元線驅動電路304中的電晶體T的字元線繞線WR2。如參照圖3A與圖3C所說明，藉由使用此雙向的字元線繞線方案，可大幅減少BEOL結構BE中的金屬化層的數量。
圖4B是繪示出參照圖3D所描述的源極線/位元線繞線方案的另一示意圖。
請參照圖3D與圖4B，三維記憶體元件10交疊於下伏的驅動電路30，且僅其中的階梯結構SC1、SC2與源極線/位元線SB被繪示出以說明三維記憶體元件10的位置。需注意的是，以簡潔起見，圖4B省略繪示字元線104與字元線繞線WR。源極線/位元線SB-1交疊於源極線/位元線驅動電路306，且經由源極線/位元 線繞線SBR-1(在圖4B中以實心點繪示)連接至源極線/位元線驅動電路306。另一方面，源極線/位元線SB-2並未交疊於源極線/位元線驅動電路306，且經由源極線/位元線繞線SBR-2(在圖4B中以L形線段繪示)連接至源極線/位元線驅動電路306。
圖5是根據本揭露的替代實施例繪示的積體電路20a的平面示意圖。積體電路20a類似於參照圖3A至圖3D、圖4A與圖4B所描述的積體電路20。因此，接下來僅描述積體電路20、20a的差異處。積體電路20、20a的相同或相似處則不再贅述。
請參照圖5，除字元線驅動電路302、304之外，積體電路20a更可包括額外的字元線驅動電路308、310。字元線驅動電路302、304以及額外的字元線驅動電路308、310可側向環繞源極線/位元線驅動電路306。在一些實施例中，額外的字元線驅動電路308、310緊鄰源極線/位元線驅動電路306，而沒有其他電路(例如是緩衝電路、列/行解碼器、電源產生電路或其類似者)位於其間。在替代實施例中，所述其他電路可設置於源極線/位元線驅動電路306與額外的字元線驅動電路308、310之間。再者，額外的字元線驅動電路308、310可或可不交疊於三維記憶體元件10。雖然並未繪示出，各堆疊中的一些字元線104可藉由字元線繞線WR1、WR2連接至字元線驅動電路302、304，且各堆疊中的另一些字元線104可藉由額外的字元線繞線連接至額外的字元線驅動電路308、310。如此一來，連接至字元線驅動電路302、304、308、310中的每一者的字元線繞線的數量更可進一步減少。由於 字元線驅動電路302、304、308、310位於三維記憶體元件10的不同側，字元線繞線的位於相同層級的側向延伸部分可在保持分離的情況下共用相同的金屬化層。
圖6A是根據本揭露一些實施例繪示將參照圖3A、圖3C與圖4A所描述的驅動電路與字元線繞線方案應用於另一三維記憶體10a的三維示意圖。圖6B是圖6A所示的三維記憶體元件的一記憶體胞元MC’串的剖視示意圖。如圖6A所示的積體電路20b相似於參照圖3A所描述的積體電路20。因此，接下來僅描述積體電路20、20b之間的差異，兩者相同或相似處則不再贅述。
請參照圖6A，三維記憶體元件10a可包括形成於基層600上的多個堆疊結構602。基層600相似於參照圖1A所描述的基層100，且可為設置於半導體基底300上方的蝕刻停止層。堆疊結構602沿著行方向(亦即方向Y)延伸，且彼此分離地沿著列方向(亦即方向X)排列。各堆疊結構602包括沿著垂直方向Z交替堆疊的字元線604以及隔離層(未繪示)。字元線604相似於參照圖1A所描述的字元線104，但寬度(沿著方向X的尺寸)可大於字元線104的寬度。相似地，隔離層相似於參照圖1A所描述的隔離層106，但寬度(沿著方向X的尺寸)可大於隔離層106的寬度。再者，多條選擇線606設置於各堆疊結構602中的字元線604上。選擇線606沿著行方向(亦即方向Y)延伸，且彼此分離地沿著列方向(亦即方向X)排列。選擇線606可在材料方面與字元線604相同，但寬度(沿著方向X的尺寸)可小於字元線604的寬 度。
各堆疊結構602的第一側可被圖案化而形成階梯結構SC1’，且各堆疊結構602的第二側可被圖案化而形成階梯結構SC2’。相似於參照圖2所描述的階梯結構SC1、SC2，各堆疊結構602中的字元線604延伸至階梯結構SC1’、SC2’的台階。各堆疊結構602中的選擇線606的相對兩端相對於同一堆疊結構602中的最頂層字元線604的相對兩端而側向內縮，而形成階梯結構SC1’、SC2’的最頂層台階。儘管未示出，各自延伸於一字元線604下方的隔離層可分別具有實質上對齊於上覆字元線604的相對兩端的末端。相似地，各堆疊結構602中的延伸於選擇線606下方的隔離層可具有實質上對齊於上覆的選擇線606的相對兩端的末端。
多個通道柱608沿著垂直方向Z貫穿堆疊結構602，且位於三維記憶體元件60的階梯結構SC1’、SC2’之間的陣列區內。通道柱608可沿多數行(沿方向Y延伸)與多數列(沿方向X延伸)排列。在一些實施例中，各堆疊結構602被多行通道柱608(例如是4至8行通道柱608)貫穿。在此些實施例中，一堆疊結構602的各選擇線606被一行通道柱608貫穿。
請參照圖6A與圖6B，可由半導體材料構成的各通道柱608分別被一字元線604堆疊及上覆的選擇線606環繞。切換層610沿著通道柱608的側壁延伸，且將通道柱608自環繞的字元線604(除最底層字元線604之外)間隔開。類似於參照圖1A所描 述的切換層108，切換層610可由鐵電材料構成，或可為至少包括夾置在穿遂介電層與閘介電層之間的電荷捕捉層的多層結構。各字元線604(除最底層字元線604之外)、貫穿其中的通道柱608以及位於兩者之間的切換層610可形成儲存電晶體(storage transistor)，其可稱為記憶體胞元MC’。如此一來，沿著通道柱608形成一記憶體胞元MC’串。通道柱608的頂端與底端作為記憶體胞元MC’串的共用源極與共用汲極。在一些實施例中，各通道柱608的頂端連接於一位元線(未繪示)，而各通道柱608的底端連接於一源極線/面(未繪示)。
在一些實施例中，閘介電層612延伸於導體柱608與圍繞的選擇線606之間。選擇線606、貫穿此選擇線606的一通道柱608以及延伸於兩者之間的閘介電層612形成頂部選擇電晶體SG1。頂部選擇電晶體SG1控制一記憶體胞元MC’串的其中一共用源極/汲極。再者，在一些實施例中，閘介電層614延伸於通道柱608與圍繞閘通道柱608的最底層字元線604之間。最底層字元線604、貫穿此最底層字元線604的一通道柱608以及延伸於兩者之間的閘介電層614形成底部選擇電晶體SG2。底部選擇電晶體SG2控制一記憶體胞元MC’串的另一共用源極/汲極。因此，位於各通道柱608的相對兩側的頂部選擇電晶體SG1與底部選擇電晶體SG2控制各通道柱608的存取。
請再次參照圖6A，三維記憶體元件10a可形成於驅動電路30上方，且嵌入於積體電路20b的BEOL結構(類似於參照圖 3C所描述的BEOL結構)中。字元線驅動電路302、304經配置以驅動三維記憶體元件10a中的字元線604。驅動電路30中的字元線驅動電路302沿著三維記憶體元件10a的其中堆疊結構602被圖案化為階梯結構SC1’的一側延伸，而驅動電路30中的字元線驅動電路304沿著三維記憶體元件10a的其中堆疊結構602被圖案化為階梯結構SC2’的另一側延伸。在一些實施例中，字元線驅動電路302的較靠近外輪廓OB302的外側部分交疊於階梯結構SC1’，而字元線驅動電路302的較靠近內輪廓IB302的內側部分交疊於三維記憶體元件10a的位在階梯結構SC1’、SC2’之間的陣列區。相似地，字元線驅動電路304的較靠近外輪廓OB304的外側部分交疊於階梯結構SC2’，而字元線驅動電路304的較靠近內輪廓IB304的內側部分交疊於三維記憶體元件10a的陣列區。類似於參照圖3A、圖3C、圖4A所描述的繞線方案，各堆疊結構602中的一些字元線604經由階梯結構SC1’而被繞線至字元線驅動電路302，而同一堆疊結構602中的其他字元線604經由階梯結構SC2’而被繞線至字元線驅動電路304。在一些實施例中，各堆疊結構602中的字元線604交替地經由階梯結構SC1’、SC2’而被繞線至字元線驅動電路302、304。儘管未繪示，第一字元線繞線延伸於階梯結構SC1’與字元線驅動電路302之間，且第二字元線繞線延伸於階梯結構SC2’與字元線驅動電路304之間。由於第一與第二字元線繞線在三維記憶體元件10a的相對兩側延伸，第一字元線繞線的側向延伸部分可與第二字元線的側向延伸部分共用相同的 金屬化層，同時保持與第二字元線的側向延伸部分件隔開。如此一來，可顯著地減少BEOL結構中的金屬化層的數量。
源極線/位元線驅動電路306位於字元線驅動電路302、304之間，且經配置以驅動連接於三維記憶體元件10a的通道柱608的位元線及/或源極線/面(未繪示)。在一些實施例中，源極面(未繪示)設置於基層600下方，而位元線(同樣未繪示)延伸於三維記憶體元件10a上方。在此些實施例中，位元線可經由三維記憶體元件10a一側的縱向路徑以及在三維記憶體元件10a下方延伸的側向與縱向路徑而連接至源極線/位元線驅動電路306。
在其他實施例中，參照圖5所描述的驅動電路30a經應用以驅動如參照圖6A與圖6B所描述的三維記憶體元件10a，且可設置額外的字元線繞線以將字元線604自階梯結構SC1’、SC2’布線至額外的字元線驅動電路308、310。
綜上所述，根據本揭露實施例的字元線繞線方案包括沿著上方的三維記憶體元件的其中堆疊結構被圖案化成為階梯結構的相對兩側設置兩字元線驅動電路。各堆疊結構中的字元線的第一群組被布線至其中一字元線驅動電路，而同一堆疊結構中的字元線的第二群組被布線至另一字元線驅動電路。自三維記憶體元件一側的階梯結構延伸的第一字元線繞線充分地與自三維記憶體元件的另一側的階梯結構延伸的第二字元線繞線間隔開。因此，第一字元線繞線的側向延伸部分與第二字元線繞線的側向延伸部 分可共用相同的金屬化層，同時保持彼此間隔開。如此一來，字元線繞線所需的金屬化層大幅減少，且製造成本可顯著地降低。
需注意的是，上述的字元線繞線方案可應用於各種三維記憶體元件。本揭露僅提供兩種可能的三維記憶體元件10、10a。然而，其他在相對兩側具有階梯結構的三維記憶體元件應可適用於所述字元線繞線方案。
本揭露的一態樣提供一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第一側延伸，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而連接至所述第一字元線驅動電路；以及第二字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第二側延伸，其中所述第一字元線驅動電路與所述第二字元線驅動電路彼此側向間隔開，且各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而連接至所述第二字元線驅動電路。
在一些實施例中，各堆疊結構中的所述多條字元線交替地連接至所述第一字元線驅動電路與所述第二字元線驅動電路。在一些實施例中，所述第一字元線驅動電路的沿交錯於所述行方 向的列方向量測的長度實質上等於三維記憶體元件的沿所述列方向量測的長度，且所述第二字元線驅動電路的沿所述列方向量測的長度亦實質上等於所述三維記憶體元件的所述長度。在一些實施例中，所述多個第一階梯結構完全地交疊於所述第一字元線驅動電路，且所述多個第二階梯結構完全地交疊於所述第二字元線驅動電路。在一些實施例中，所述第一字元線驅動電路的沿交錯於所述行方向的列方向的外輪廓實質上對齊於所述多個第一階梯結構的沿所述列方向的外輪廓，且所述第二字元線驅動電路的沿所述列方向的外輪廓實質上對齊於所述多個第二階梯結構的沿所述列方向的外輪廓。在一些實施例中，所述第一字元線驅動電路沿所述行方向自所述第一字元線驅動電路的所述外輪廓所延伸的寬度大於所述多個第一階梯結構沿所述行方向自所述多個第一階梯結構的所述外輪廓延伸的寬度，且所述第二字元線驅動電路沿所述行方向自所述第二字元線驅動電路的所述外輪廓所延伸的寬度大於所述多個第二階梯結構沿所述行方向自所述多個第二階梯結構的所述外輪廓延伸的寬度。在一些實施例中，所述第一字元線驅動電路的外側部分交疊於所述多個第一階梯結構，且所述第一字元線驅動電路的內側部分交疊於所述三維記憶體元件的位於所述多個第一階梯結構與所述多個第二階梯結構之間的陣列區，且所述第二字元線驅動電路的外側部分交疊於所述多個第二階梯結構，且所述第二字元線驅動電路的內側部分交疊於所述三維記憶體元件的所述陣列區。在一些實施例中，積體電路更包括：第 三字元線驅動電路，在所述三維記憶體元件下方沿所述行方向延伸，且位於所述三維記憶體元件的第三側；以及第四字元線驅動電路，在所述三維記憶體元件下方沿所述行方向延伸，且位於所述三維記憶體元件的第四側。在一些實施例中，各堆疊結構中的所述多條字元線的第三群組連接至所述第三字元線驅動電路，且各堆疊結構中的所述多條字元線的第四群組連接至所述第四字元線驅動電路。
本揭露的另一態樣提供一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第一階梯結構；多條第一字元線繞線，自所述多個第一階梯結構延伸至所述第一字元線驅動電路，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而藉由所述多條第一字元線繞線中的一部分連接至所述第一字元線驅動電路；第二字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第二階梯結構；以及多條第二字元線繞線，自所述多個第二階梯結構延伸至所述第二字元線驅動電路，其中各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而藉由所述多條第二字元線繞線中的一部分連接至所述第二字元線驅動電路。
在一些實施例中，各第一字元線繞線的下部位於所述三維記憶體元件下方，且具有沿著所述行方向延伸的側向延伸部分，且自各堆疊結構延伸出的所述多條第一字元線繞線的所述部分的多個所述側向延伸部分彼此縱向間隔開，且各第二字元線繞線的下部位於所述三維記憶體元件下方，且具有沿著所述行方向延伸的側向延伸部分，且自各堆疊結構延伸出的所述多條第二字元線繞線的所述部分的多個所述側向延伸部分彼此縱向間隔開。在一些實施例中，自所述多個堆疊結構中的一者延伸出的所述多條第一字元線繞線中的一者的所述側向延伸部分以及自所述多個堆疊結構中的所述一者延伸出的所述多條第二字元線繞線中的一者的所述側向延伸部分位於同一水平階層。在一些實施例中，所述多條第一字元線繞線的多個所述側向延伸部分與所述多條第二字元線繞線的所述多個側向延伸部分側向間隔開，且至少部分地與所述多條第二字元線繞線的多個所述側向延伸部分位在相同的多個水平階層。
本揭露的又一態樣提供一種積體電路，包括：半導體基底；第一字元線驅動電路與第二字元線驅動電路，形成於所述半導體基底上，且彼此側向間隔開；以及三維記憶體元件，形成於所述第一字元線驅動電路與所述第二字元線驅動電路上方，且包括分離地沿行方向延伸的多個堆疊結構，其中各堆疊結構中的多條字元線的第一群組連接至所述第一字元線驅動電路，且各堆疊結構中的所述多條字元線的第二群組連接至所述第二字元線驅動 電路。
在一些實施例中，所述第一字元線驅動電路的內連線、所述第二字元線驅動電路的內連線以及所述三維記憶體元件嵌入於形成在所述半導體基底上方的後段製程結構中。在一些實施例中，將各堆疊結構中的所述多條字元線的所述第一群組連接至所述第一字元線驅動電路的多條第一字元線繞線以及將各堆疊結構中的所述多條字元線的所述第二群組連接至所述第二字元線驅動電路的多條第二字元線繞線嵌入於所述後段製程結構中。在一些實施例中，所述多條第一字元線繞線具有延伸於所述三維記憶體元件下方的多個側向延伸部分，所述多條第二字元線繞線具有延伸於所述三維記憶體下方的多個側向延伸部分，且所述多條第一字元線繞線的所述多個側向延伸部分與所述多條第二字元線繞線的所述多個側向延伸部分共用所述後段製程結構中的多個金屬化層。在一些實施例中，所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構，且具有在所述三維記憶體元件的第二側的多個第二階梯結構。在一些實施例中，所述第一字元線驅動電路沿著所述三維記憶體元件的所述第一側延伸，且交疊於所述多個第一階梯結構，且所述第二字元線驅動電路沿著所述三維記憶體元件的所述第二側延伸，且交疊於所述多個第二階梯結構。在一些實施例中，各堆疊結構中的所述多條字元線沿垂直方向堆疊，且彼此縱向地間隔開。
以上概述了若干實施例的特徵，以使熟習此項技術者可 更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:記憶體元件
100:基層
102:堆疊結構
104、104-1、104-2、104-3、104-4:字元線
106:隔離層
120、302:層間介電層
20:積體電路
300:半導體基底
302、304:字元線驅動電路
BE:BEOL結構
FE:FEOL結構
GD:閘介電層
GE:閘電極
LE2:側向延伸部分
SD:源極/汲極結構
SP:閘間隙壁
SC1、SC2:階梯結構
T:電晶體
WR1、WR1-1、WR1-3、WR2、WR2-2、WR2-4:字元線繞線
Y、Z:方向

Claims (11)

  1. 一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第一側延伸，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而連接至所述第一字元線驅動電路；以及第二字元線驅動電路，設置於所述三維記憶體元件下方且沿所述三維記憶體元件的所述第二側延伸，其中所述第一字元線驅動電路與所述第二字元線驅動電路彼此側向間隔開，且各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而連接至所述第二字元線驅動電路。
  2. 如請求項1所述的積體電路，其中各堆疊結構中的所述多條字元線交替地連接至所述第一字元線驅動電路與所述第二字元線驅動電路。
  3. 如請求項1所述的積體電路，其中所述第一字元線驅動電路的沿交錯於所述行方向的列方向量測的長度實質上等於三維記憶體元件的沿所述列方向量測的長度，且所述第二字元線驅 動電路的沿所述列方向量測的長度亦實質上等於所述三維記憶體元件的所述長度。
  4. 如請求項1所述的積體電路，其中所述多個第一階梯結構完全地交疊於所述第一字元線驅動電路，且所述多個第二階梯結構完全地交疊於所述第二字元線驅動電路。
  5. 如請求項1所述的積體電路，其中所述第一字元線驅動電路的沿交錯於所述行方向的列方向的外輪廓實質上對齊於所述多個第一階梯結構的沿所述列方向的外輪廓，且所述第二字元線驅動電路的沿所述列方向的外輪廓實質上對齊於所述多個第二階梯結構的沿所述列方向的外輪廓。
  6. 如請求項5所述的積體電路，其中所述第一字元線驅動電路沿所述行方向自所述第一字元線驅動電路的所述外輪廓所延伸的寬度大於所述多個第一階梯結構沿所述行方向自所述多個第一階梯結構的所述外輪廓延伸的寬度，且所述第二字元線驅動電路沿所述行方向自所述第二字元線驅動電路的所述外輪廓所延伸的寬度大於所述多個第二階梯結構沿所述行方向自所述多個第二階梯結構的所述外輪廓延伸的寬度。
  7. 如請求項6所述的積體電路，其中所述第一字元線驅動電路的外側部分交疊於所述多個第一階梯結構，且所述第一字元線驅動電路的內側部分交疊於所述三維 記憶體元件的位於所述多個第一階梯結構與所述多個第二階梯結構之間的陣列區，且所述第二字元線驅動電路的外側部分交疊於所述多個第二階梯結構，且所述第二字元線驅動電路的內側部分交疊於所述三維記憶體元件的所述陣列區。
  8. 如請求項1所述的積體電路，更包括：第三字元線驅動電路，在所述三維記憶體元件下方沿所述行方向延伸，且位於所述三維記憶體元件的第三側；以及第四字元線驅動電路，在所述三維記憶體元件下方沿所述行方向延伸，且位於所述三維記憶體元件的第四側。
  9. 如請求項8所述的積體電路，其中各堆疊結構中的所述多條字元線的第三群組連接至所述第三字元線驅動電路，且各堆疊結構中的所述多條字元線的第四群組連接至所述第四字元線驅動電路。
  10. 一種積體電路，包括：三維記憶體元件，包括分離地沿行方向延伸的多個堆疊結構，其中所述多個堆疊結構具有在所述三維記憶體元件的第一側的多個第一階梯結構以及在所述三維記憶體元件的第二側的多個第二階梯結構；第一字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第一階梯結構；多條第一字元線繞線，自所述多個第一階梯結構延伸至所述 第一字元線驅動電路，其中各堆疊結構中的多條字元線的第一群組經由所述多個第一階梯結構中的一者而藉由所述多條第一字元線繞線中的一部分連接至所述第一字元線驅動電路；第二字元線驅動電路，設置於所述三維記憶體元件下方且交疊於所述多個第二階梯結構；以及多條第二字元線繞線，自所述多個第二階梯結構延伸至所述第二字元線驅動電路，其中各堆疊結構中的所述多條字元線的第二群組經由所述多個第二階梯結構中的一者而藉由所述多條第二字元線繞線中的一部分連接至所述第二字元線驅動電路。
  11. 一種積體電路，包括：半導體基底；第一字元線驅動電路與第二字元線驅動電路，形成於所述半導體基底上，且彼此側向間隔開；以及三維記憶體元件，形成於所述第一字元線驅動電路與所述第二字元線驅動電路上方，且包括分離地沿行方向延伸的多個堆疊結構，其中各堆疊結構中的多條字元線的第一群組連接至所述第一字元線驅動電路，且各堆疊結構中的所述多條字元線的第二群組連接至所述第二字元線驅動電路。
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