KR20230005500A - BiCS 구조의 저항 변화 메모리 - Google Patents

BiCS 구조의 저항 변화 메모리 Download PDF

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Abstract

BiCS 구조의 저항 변화 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따른 저항 변화 메모리는 수평 방향으로 연장 형성되며 서로 이격되어 배치되는 복수의 수평 전극층들; 및 상기 복수의 수평 전극층들을 관통하며 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 수직 전극층 및 상기 수직 전극층을 감싸도록 상기 수직 방향으로 연장 형성되는 저항성 물질층을 포함하고, 상기 저항성 물질층은 상기 수평 전극층들에 대응하는 영역들로 복수의 메모리 셀들을 구성함-;을 포함할 수 있다.

Description

BiCS 구조의 저항 변화 메모리{RRAM BASED ON BiCS STRUCTURE}
아래의 실시예들은 저항 변화 메모리(Resistive memory; RRAM)에 관한 것으로 보다 상세하게는 BiCS(Bit cost scalable) 구조를 갖는 저항 변화 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Progra1mmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
최근 빠른 판독 동작 및 프로그램 동작이 가능하며 비휘발성을 갖고 리프레쉬 동작이 불필요하며 동작 전압이 낮은 차세대 메모리 장치들에 대한 연구가 활발히 진행되고 있다. 일례로, 상변화 랜덤 액세스 메모리(Phase random access memory; PRAM), 자기 RAM(Magnetic RAM; MRAM) 또는 저항 변화 메모리(Resistance RAM; RRM) 등은 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치들이다.
그러나 현재 차세대 메모리 장치들에 대한 기술은 아직 양산 단계로 진입되지 못하고 있는 실정이다.
이에 아래의 실시예들은 저항 변화 메모리의 세부적인 구조 및 동작 방법에 대한 기술을 제안하고자 한다.
일 실시예들은 리프레쉬 동작이 불필요하며 동작 전압이 낮은 차세대 메모리로서, 3차원 BiCS(Bit cost scalable) 구조를 갖는 저항 변화 메모리 및 그 동작 방법을 제안하고자 한다.
일 실시예에 따르면, 저항 변화 메모리는, 수평 방향으로 연장 형성되며 서로 이격되어 배치되는 복수의 수평 전극층들; 및 상기 복수의 수평 전극층들을 관통하며 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 수직 전극층 및 상기 수직 전극층을 감싸도록 상기 수직 방향으로 연장 형성되는 저항성 물질층을 포함하고, 상기 저항성 물질층은 상기 수평 전극층들에 대응하는 영역들로 복수의 메모리 셀들을 구성함-;을 포함할 수 있다.
일 측면에 따르면, 상기 메모리 셀들 각각은, 상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류에 의한 셋(Set) 상태 및 리셋(Reset) 상태 사이에서의 저항 변화로 데이터를 저장하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 메모리 셀들 각각은, 상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류의 방향에 따라 상기 셋 상태 및 상기 리셋 상태를 구현하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 메모리 셀들 각각은, 상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류의 크기에 따라 상기 셋 상태 및 상기 리셋 상태를 구현하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 셀 스트링들은, 컬럼(Column) 또는 로우(Row) 별로 셀 스트링 세트를 형성하고, 상기 셀 스트링 세트의 상부에는, 상기 셀 스트링 세트에 포함되는 셀 스트링들의 수직 전극층들과 각각 연결되는 복수의 비트 라인들이 배치되는 것을 특징으로 할 수 있다.
일 실시예들은 리프레쉬 동작이 불필요하며 동작 전압이 낮은 차세대 메모리로서, 3차원 BiCS(Bit cost scalable) 구조를 갖는 저항 변화 메모리 및 그 동작 방법을 제안할 수 있다.
도 1a 내지 1b는 일 실시예에 따른 저항 변화 메모리의 구조를 도시한 평면도이다.
도 2은 일 실시예에 따른 저항 변화 메모리의 구조를 도시한 단면도로, 도 1a를 A-A'선으로 자른 단면에 해당된다.
도 3은 일 실시예에 따른 저항 변화 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 단면도이다.
도 4는 일 실시예에 따른 저항 변화 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 5a 내지 5b는 다른 실시예에 따른 저항 변화 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 단면도이다.
도 6은 실시예들에 따른 저항 변화 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 3차원 BiCS(Bit cost scalable) 구조를 갖는 저항 변화 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1a 내지 1b는 일 실시예에 따른 저항 변화 메모리의 구조를 도시한 평면도이고, 도 2은 일 실시예에 따른 저항 변화 메모리의 구조를 도시한 단면도로, 도 1a를 A-A'선으로 자른 단면에 해당된다.
도 1a 및 도 2를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수도 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 수평 전극층들(EL1, EL2, ELn), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
수평 전극층들(EL1, EL2, ELn) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 수평 전극층들(EL1, EL2, ELn) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 수평 전극층들(EL1, EL2, ELn) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 수평 전극층들(EL1, EL2, ELn) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
수평 전극층들(EL1, EL2, ELn) 각각은 메모리 셀들(210, 220, 230)을 제어하는 워드 라인들에 해당될 수 있다. 도시되지는 않았으나, 수평 전극층들(EL1, EL2, ELn) 중 최상단에 위치하는 적어도 하나의 수평 전극층은 복수의 셀 스트링들(CSTR) 중 동작의 대상이 될 셀 스트링을 선택하는데 사용되는 적어도 하나의 셀 스트링 선택 라인(SSL)으로 사용될 수 있으며, 수평 전극층들(EL1, EL2, ELn) 중 최하단에 위치하는 적어도 하나의 수평 전극층은 접지 선택에 사용되는 적어도 하나의 접지 선택 라인(GSL)으로 사용될 수 있다.
또한 도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 수평 전극층들(EL1, EL2, ELn)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 최상단에 존재하는 수평 전극층(EL1)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 최하단에 위치하는 수평 전극층(ELn)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 수평 전극층들(EL1, EL2, ELn) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 수평 전극층들(EL1, EL2, ELn)과 교번하며 배치되어 수평 전극층들(EL1, EL2, ELn) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 수직 홀들(VH)이 제공될 수 있다. 수직 홀들(VH) 내에는 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS)은 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 구조체들(VS)의 컬럼(Column) 또는 로우(Row) 별로 셀 스트링 세트를 형성하며 복수로 제공될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이 4개의 수직 구조체들(VS) 중 동일 로우에 위치하는 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)가 하나의 로우 세트를 이루고, 동일 로우에 위치하는 제3 수직 구조체(VS3) 및 제4 수직 구조체(VS4)가 하나의 로우 세트를 이룰 수 있다. 그러나 수직 구조체들(VS)이 세트를 이루는 것은 이에 제한되거나 한정되지는 않는다.
수직 구조체들(VS)은 로우 별로 제2 방향(D2)으로 시프트(shift)될 수 있다. 즉, 평면적 관점에서, 수직 구조체들(VS)이 형성하는 로우 세트들은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 구조체들(VS)은 컬럼 별로 제1 방향(D1)으로 시프트될 수도 있다.
수직 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 수직 홀들(VH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 구조체들(VS) 각각은 수직 전극층(VE) 및 저항성 물질층(RM)을 포함할 수 있다. 수직 구조체들(VS) 각각에서 저항성 물질층(RM)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 전극층(VE)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 이에, 저항성 물질층(RM)은 수직 전극층(VE)을 감싸며 수직 방향(제3 방향(D3))으로 연장 형성될 수 있으며, 수직 전극층(VE)은 저항성 물질층(RM)의 내부 공간을 채울 수 있다.
저항성 물질층(RM)은 수직 홀들(VH) 각각의 내측벽을 덮은 채 내측으로는 수직 전극층(VE)과 접촉하며 외측으로는 수평 전극층들(EL1, EL2, ELn)의 측벽들과 접촉할 수 있다. 이에, 저항성 물질층(RM) 중 수평 전극층들(EL1, EL2, ELn)에 대응하는 영역들은 수평 전극층들(EL1, EL2, ELn) 및 수직 전극층(VE) 사이에 흐르는 전류에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 복수의 메모리 셀들을 구성할 수 있다.
저항성 물질층(RM)은 수평 전극층들(EL1, EL2, ELn) 및 수직 전극층(VE) 사이에 흐르는 전류 또는 인가되는 전압에 의해 전도성 필라멘트를 형성하는 셋(Set) 상태와 전도성 필라멘트가 일부분 단절되는 리셋(Reset) 상태 사이에서 변화되는 바, 저항성 물질층(RM)이 구성하는 메모리 셀들은 셋 상태와 리셋 상태 사이에서의 저항 변화로 데이터를 저장할 수 있다(예컨대, 저 저항 상태로 "1"의 데이터를 구현하고, 고 저항 상태로 "0"의 데이터를 구현함). 따라서, 저항성 물질층(RM)의 저항 변화로 데이터를 저장하는 저항 변화 메모리는 RRAM에 해당될 수 있다.
저항성 물질층(RM)으로는 HfO2가 사용될 수 있으나, 이에 제한되거나 한정되지 않고 NiO, TiO2 또는 Ta2O5 등의 물질과 같이 전류 또는 전압에 의한 셋 상태 및 리셋 상태 사이에서의 저항 변화를 갖는 다양한 물질이 사용될 수 있다.
수직 전극층(VE)은 수평 전극층들(EL1, EL2, ELn)과 함께 저항성 물질층(RM)에 전류를 흐르게 하거나 전압을 인가하기 위한 구성요소로서, 도전성 물질로 형성될 수 있다. 예컨대, 수직 전극층(VE)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 수직 전극층(VE)은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
수직 구조체들(VS) 각각의 상면에는 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 전극층(VE)의 상부 및 저항성 물질층(RM)의 상부와 연결될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 도전 패드(PAD)는 수직 전극층(VE)의 상부와 연결되도록 수직 전극층(VE)의 상면에 형성되는 가운데 그 측벽이 저항성 물질층(RM)에 의해 둘러싸일 수 있다.
도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 제2 도전형 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 또한, 도전 패드(PAD)는 후술하는 비트 라인들(BL1, BL2)과 수직 구조체들(VS) 사이의 접촉 저항을 줄이는 기능을 담당할 수 있다.
이상, 수직 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 전극층(VE)과 간접적으로 접촉하며 전기적으로 연결되는 대신에, 수직 전극층(VE)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에는 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인들(BL1, BL2)이 제공될 수 있다. 비트 라인들(BL1, BL2) 각각은 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인들(BL1, BL2) 각각을 구성하는 도전성 물질은 전술된 수평 전극층들(EL1, EL2, ELn) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인들(BL1, BL2) 각각은 비트 라인 콘택 플러그(BLPG)를 통해 수직 구조체들(VS) 각각과 전기적으로 연결될 수 있다. 여기서 비트 라인들(BL1, BL2) 각각이 수직 구조체들(VS) 각각과 연결된다는 것은, 수직 구조체들(VS) 각각에 포함되는 수직 전극층(VE)과 연결되는 것을 의미할 수 있다.
특히, 비트 라인들(BL1, BL2)은 셀 스트링들(CSTR)이 컬럼 또는 로우 별로 형성하는 셀 스트링 세트 내 상부에 복수 개로 배치될 수 있다. 보다 상세하게, 셀 스트링들(CSTR)이 컬럼 또는 로우 별로 셀 스트링 세트를 형성하고, 셀 스트링 세트의 상부에 셀 스트링 세트에 포함되는 셀 스트링들(CSTR)의 수직 전극층들(VE)과 각각 연결되는 비트 라인들(BL1, BL2)이 배치될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이 제1 로우에 배치되는 제1 셀 스트링(111) 및 제2 셀 스트링(112)이 제1 로우 셀 스트링 세트(110)를 형성하고, 제2 로우에 배치되는 제3 셀 스트링(121) 및 제4 셀 스트링(122)이 제2 로우 셀 스트링 세트(120)를 형성하는 경우, 제1 로우 셀 스트링 세트(110)에 포함되는 제1 셀 스트링(111) 및 제2 셀 스트링(112) 각각의 상부에는 제1 셀 스트링(111)과 연결되는 제1 비트 라인(BL1) 및 제2 셀 스트링(112)과 연결되는 제2 비트 라인(BL2) 모두가 제2 방향(D2)으로 연장 형성된 채 지나갈 수 있으며, 제2 로우 셀 스트링 세트(120)에 포함되는 제3 셀 스트링(121) 및 제4 셀 스트링(122) 각각의 상부에도 제3 셀 스트링(121)과 연결되는 제1 비트 라인(BL1) 및 제4 셀 스트링(122)과 연결되는 제2 비트 라인(BL2)이 제2 방향(D2)으로 연장 형성된 채 지나갈 수 있다.
이 때, 셀 스트링 세트 내에서 어느 하나의 셀 스트링(CSTR)의 상부에 비트 라인들(BL1, BL2) 중 어느 하나의 비트 라인이 형성되는 위치는, 셀 스트링 내에서 다른 하나의 셀 스트링(CSTR)의 상부에 비트 라인들(BL1, BL2) 중 다른 하나의 비트 라인이 형성되는 위치와 어긋나도록 결정될 수 있다. 예를 들어, 제1 로우 셀 스트링 세트(110) 내에서 제1 셀 스트링(111)의 상부에 비트 라인(BL1)이 형성되는 위치는, 제1 로우 셀 스트링 세트(110) 내에서 제2 셀 스트링(112)의 상부에 제2 비트 라인(BL2)이 형성되는 위치와 어긋나도록 결정될 수 있다.
도 1a 상에는 셀 스트링 세트 내 셀 스트링들(CSTR)의 상부에 두 개의 비트 라인들(BL1, BL2)이 지나가며 배치되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 셀 스트링 세트 내 포함되는 셀 스트링들(CSTR)의 개수에 따라 상부에 지나가는 비트 라인들(BL1, BL2)의 개수가 조절될 수 있다. 예컨대, 도 1b에 도시된 바와 같이 셀 스트링 세트(130) 내에 셀 스트링들(CSTR)이 3개 포함되는 경우, 셀 스트링 세트(130) 내 셀 스트링들(CSTR)의 상부를 지나가며 3개의 셀 스트링들(CSTR)과 각각 연결되는 비트 라인들(BL1, BL2, BL3)은 셀 스트링들(CSTR)의 개수와 동일하게 3개 구비될 수 있다.
이와 같은 BiCS 구조의 저항 변화 메모리는, 수평 전극층들(EL1, EL2, ELn) 및 수직 전극층(VE)에 인가되는 전압을 기초로 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예를 들어, 메모리 셀들은 수평 전극층들(EL1, EL2, ELn) 각각과 수직 전극층(VE) 사이에 흐르는 전류의 크기에 따라 셋 상태 및 리셋 상태를 구현함으로써, 프로그램 동작 및 소거 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 3 내지 4를 참조하여 기재하기로 한다. 다른 예를 들면, 메모리 셀들은 수평 전극층들(EL1, EL2, ELn) 각각과 수직 전극층(VE) 사이에 흐르는 전류의 방향에 따라 셋 상태 및 리셋 상태를 구현함으로써, 프로그램 동작 및 소거 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 5a 내지 5b를 참조하여 기재하기로 한다.
도 3은 일 실시예에 따른 저항 변화 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 단면도이다.
도 3을 참조하면, 일 실시예에 따른 저항 변화 메모리에서는 수평 전극층들(EL1, EL2, ELn) 각각과 수직 전극층(VE) 사이에서 전류가 한 방향으로 흐르는 것을 전제로 하며, 메모리 셀들 각각은 대응하는 수평 전극층과 수직 전극층 사이에서 한 방향으로 흐르는 전류의 크기에 따라 셋 상태 또는 리셋 상태로 설정됨으로써, 셋 상태로 설정되는 프로그램 동작을 구현하고, 리셋 상태로 설정되는 소거 동작을 구현할 수 있다(유니폴라(Unipolar) 프로그램 및 소거 동작). 예를 들어, 메모리 셀들 각각은 제1 전류 크기의 셋 펄스가 흐르게 되는 경우 셋 상태로 설정되고, 제2 전류 크기의 리셋 펄스가 흐르게 되는 경우 리셋 상태로 설정될 수 있다. 이 경우, 셋 펄스 및 리셋 펄스 모두는 동일한 방향(수직 전극층으로부터 수평 전극층으로)으로 흐르게 된다.
도면에는 수직 전극층으로부터 수평 전극층으로 전류가 흐르는 것으로 도시되었으나, 셋 펄스 및 리셋 펄스의 흐름 방향이 동일한 것을 전제로 그 방향은 자유롭게 설정될 수 있다.
도 4는 일 실시예에 따른 저항 변화 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 4를 참조하면, 일 실시예에 따른 저항 변화 메모리는 메모리 셀들 각각에 대해 개별적으로 소거 동작을 수행하는 대신에, 셀 스트링(CSTR) 내에 위치하는 메모리 셀들에 대해 통합적으로 소거 동작을 수행할 수 있다. 도면에는 소거 동작 시 리셋 펄스가 수평 전극층으로부터 수직 전극층으로 흐르는 것으로 도시되었으나 이에 제한되거나 한정되지 않고 셋 펄스와 동일한 방향으로 흐르는 것을 전제로 그 흐름 방향이 자유롭게 설정될 수 있다.
또한, 소거 동작은 셀 스트링(CSTR) 별로 수행되는 대신에 셀 스트링들(CSTR)이 형성하는 셀 스트링 세트 별로 수행되거나, 셀 스트링 세트들이 구성하는 셀 스트링 블록 단위로 수행될 수도 있다.
도 5a 내지 5b는 다른 실시예에 따른 저항 변화 메모리의 프로그램 동작 및 소거 동작을 설명하기 위한 단면도이다.
도 5a 내지 5b를 참조하면, 다른 실시예에 따른 저항 변화 메모리에서는 수평 전극층들(EL1, EL2, ELn) 각각과 수직 전극층(VE) 사이에서 전류가 양 방향으로 흐르는 것을 전제로 하며, 메모리 셀들 각각은 대응하는 수평 전극층과 수직 전극층 사이에서 한 방향으로 흐르는 전류의 방향에 따라 셋 상태 또는 리셋 상태로 설정됨으로써, 셋 상태로 설정되는 프로그램 동작을 구현하고, 리셋 상태로 설정되는 소거 동작을 구현할 수 있다(바이폴라(Bipolar) 프로그램 및 소거 동작). 예를 들어, 메모리 셀들 각각은 도 5a에 도시된 바와 같이 셋 펄스가 제1 방향(수직 전극층으로부터 수평 전극층으로 향하는 방향)으로 흐르는 경우 셋 상태로 설정되고, 도 5b에 도시된 바와 같이 리셋 펄스가 제2 방향(수평 전극층으로부터 수직 전극층으로 향하는 방향)으로 흐르는 경우 리셋 상태로 설정될 수 있다. 이 경우, 셋 펄스 및 리셋 펄스는 각기 다른 전류 크기를 가질 수 있다.
도면 상 셋 펄스 및 리셋 펄스 각각이 흐르는 방향은 예시에 지나지 않으며, 서로 반대되는 방향인 것을 전제로 그 방향이 자유롭게 설정될 수 있다.
또한, 이와 같이 리셋 펄스와 셋 펄스가 반대되는 방향으로 각기 흐름에 따라 프로그램 동작 및 소거 동작이 구현되는 경우에서, 소거 동작은 도 4를 참조하여 설명된 바와 같이 셀 스트링(CSTR) 단위로 수행되거나, 셀 스트링들(CSTR)이 형성하는 셀 스트링 세트 별로 수행되거나, 셀 스트링 세트들이 구성하는 셀 스트링 블록 단위로 수행될 수 있다.
도 6은 실시예들에 따른 저항 변화 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 6을 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(600)은 메인 기판(601)과, 메인 기판(601)에 실장되는 컨트롤러(602), 하나 이상의 반도체 패키지(603) 및 DRAM(604)을 포함할 수 있다.
반도체 패키지(603) 및 DRAM(604)은 메인 기판(601)에 제공되는 배선 패턴들(605)에 의해 컨트롤러(602)와 서로 연결될 수 있다.
메인 기판(601)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(606)를 포함할 수 있다. 커넥터(606)에서 복수의 핀들의 개수와 배치는, 전자 시스템(600)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(600)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(600)은 예를 들어, 커넥터(606)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(600)은 외부 호스트로부터 공급받는 전원을 컨트롤러(602) 및 반도체 패키지(603)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(602)는 반도체 패키지(603)에 데이터를 기록하거나, 반도체 패키지(603)로부터 데이터를 읽어올 수 있으며, 전자 시스템(600)의 동작 속도를 개선할 수 있다.
DRAM(604)은 데이터 저장 공간인 반도체 패키지(603)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(600)에 포함되는 DRAM(604)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(603)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(600)에 DRAM(604)이 포함되는 경우, 컨트롤러(602)는 반도체 패키지(603)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(604)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(603)는 서로 이격된 제1 및 제2 반도체 패키지들(603a, 603b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(603a, 603b)은 각각 복수의 반도체 칩들(620)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(603a, 603b) 각각은, 패키지 기판(610), 패키지 기판(610) 상의 반도체 칩들(620), 반도체 칩들(620) 각각의 하부면에 배치되는 접착층들(630), 반도체 칩들(620)과 패키지 기판(610)을 전기적으로 연결하는 연결 구조체들(640) 및 패키지 기판(610) 상에서 반도체 칩들(620) 및 연결 구조체들(640)을 덮는 몰딩층(650)을 포함할 수 있다.
패키지 기판(610)은 패키지 상부 패드들(611)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(620)은 입출력 패드들(621)을 포함할 수 있다. 반도체 칩들(620) 각각은 도 1a 내지 5를 참조하여 전술된 저항 변화 메모리를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(620) 각각은 게이트 적층 구조체들(622) 및 수직 구조체들(VS)(623)을 포함할 수 있다.
연결 구조체들(640)은 예를 들어, 입출력 패드들(621)과 패키지 상부 패드들(611)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(603a, 603b)에서, 반도체 칩들(620)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(610)의 패키지 상부 패드들(611)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(603a, 603b)에서, 반도체 칩들(620)은 본딩 와이어 방식의 연결 구조체들(640) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(602)와 반도체 칩들(620)은 하나의 패키지에 포함될 수도 있다. 메인 기판(601)과 다른 별도의 인터포저 기판에 컨트롤러(602)와 반도체 칩들(620)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(602)와 반도체 칩들(620)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 수평 방향으로 연장 형성되며 서로 이격되어 배치되는 복수의 수평 전극층들; 및
    상기 복수의 수평 전극층들을 관통하며 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 수직 전극층 및 상기 수직 전극층을 감싸도록 상기 수직 방향으로 연장 형성되는 저항성 물질층을 포함하고, 상기 저항성 물질층은 상기 수평 전극층들에 대응하는 영역들로 복수의 메모리 셀들을 구성함-;
    을 포함하는 저항 변화 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀들 각각은,
    상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류에 의한 셋(Set) 상태 및 리셋(Reset) 상태 사이에서의 저항 변화로 데이터를 저장하는 것을 특징으로 하는 저항 변화 메모리.
  3. 제2항에 있어서,
    상기 메모리 셀들 각각은,
    상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류의 방향에 따라 상기 셋 상태 및 상기 리셋 상태를 구현하는 것을 특징으로 하는 저항 변화 메모리.
  4. 제2항에 있어서,
    상기 메모리 셀들 각각은,
    상기 복수의 수평 전극층들 각각과 상기 수직 전극층 사이에 흐르는 전류의 크기에 따라 상기 셋 상태 및 상기 리셋 상태를 구현하는 것을 특징으로 하는 저항 변화 메모리.
  5. 제1항에 있어서,
    상기 셀 스트링들은,
    컬럼(Column) 또는 로우(Row) 별로 셀 스트링 세트를 형성하고,
    상기 셀 스트링 세트의 상부에는,
    상기 셀 스트링 세트에 포함되는 셀 스트링들의 수직 전극층들과 각각 연결되는 복수의 비트 라인들이 배치되는 것을 특징으로 하는 저항 변화 메모리.
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US8710484B2 (en) * 2010-02-23 2014-04-29 Panasonic Corporation Method for manufacturing non-volatile memory device, non-volatile memory element, and non-volatile memory device
KR20120135858A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
JP2015176870A (ja) * 2014-03-12 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
US10497752B1 (en) * 2018-05-11 2019-12-03 International Business Machines Corporation Resistive random-access memory array with reduced switching resistance variability

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