CN109003977B - 包括不同类型的存储器单元的集成电路器件 - Google Patents

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Abstract

集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。

Description

包括不同类型的存储器单元的集成电路器件
[相关申请的交叉参考]
本申请主张在2017年6月7日在韩国知识产权局提出申请的韩国专利申请第10-2017-0070863号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本发明构思涉及电子领域，且更具体来说涉及集成电路芯片。
背景技术
集成电路器件(例如半导体器件)可分类成存储器器件及逻辑器件。存储器器件用于存储数据且可分类成易失性存储器器件及非易失性存储器器件。易失性存储器器件(例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)及静态随机存取存储器(Static Random Access Memory，SRAM))在其电源供应中断时(例如，在电源被关断时)会丢失所存储的数据。非易失性存储器器件(例如，可编程只读存储器(programmable ROM，PROM)、可擦可编程只读存储器(erasable PROM，EPROM)、电可擦可编程只读存储器(electrically EPROM，EEPROM)及闪速存储器器件)即使在其电源供应中断时也不会丢失所存储的数据。为了实现高性能及低功耗，近来正开发下一代存储器器件(例如，磁性随机存取存储器(magnetic random access memory，MRAM)及相变随机存取存储器(phasechange random access memory，PRAM))。下一代存储器器件包含根据被施加的电流及/或电压而具有不同电阻值的材料，且即使电源供应中断仍会维持所述电阻值。
发明内容
集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的所述上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。
集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；选择元件，被配置成控制流过所述可变电阻元件的电流；以及层间绝缘层，连续地延伸至与所述闪速存储器单元晶体管及所述选择元件二者交叠。
集成电路器件可包括：衬底；闪速存储器单元晶体管，包括设置在所述衬底上的单元栅极电极；以及外围晶体管，被配置成产生用于操作所述闪速存储器单元晶体管的信号。所述外围晶体管可包括外围栅极电极及设置在所述衬底中的外围源极/漏极区。所述集成电路器件还可包括：可变电阻元件，位于所述衬底上；以及选择晶体管，被配置成控制流过所述可变电阻元件的电流且可包括设置在所述衬底中的选择源极/漏极区。
附图说明
图1示出根据本发明构思示例性实施例的半导体器件的简化剖视图。
图2到图4示出根据本发明构思示例性实施例的图1所示第一存储器区段中的存储器单元阵列的电路图。
图5示出根据本发明构思示例性实施例的图1所示第二存储器区段中的单位存储器单元。
图6示出根据本发明构思示例性实施例的半导体器件的简化剖视图。
图7示出根据本发明构思示例性实施例的图6所示半导体器件的平面图。
图8示出根据本发明构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。
图9示出根据本发明构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。
图10示出根据本发明构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。
图11示出根据本发明构思示例性实施例的图6所示半导体器件的剖视图。
图12A及图12B示出根据本发明构思示例性实施例的可变电阻元件的剖视图。
图13示出根据本发明构思示例性实施例的半导体器件的简化剖视图。
图14示出根据本发明构思示例性实施例的图13所示半导体器件的平面图。
图15示出根据本发明构思示例性实施例的沿图14所示线I-I’、II-II’、及III-III’截取的剖视图。
图16示出根据本发明构思示例性实施例的图13所示半导体器件的剖视图。
图17示出根据本发明构思示例性实施例的图13所示半导体器件的平面图。
图18示出沿图7所示线I-I’截取的剖视图。
图19、图20及图21示出根据本发明构思示例性实施例的一种形成半导体器件的方法。
具体实施方式
将结合附图阐述本发明构思的示例性实施例。除非另外指明，否则在全部各图中相同的参考编号指代相同的元件。
本文中所使用的用语“及/或”包括相关联列出项中的一个或多个项的任意及所有组合。
应理解，“元件A覆盖元件B”(或类似语言)意味着元件A位于元件B上但未必意味着元件A完全覆盖元件B。还应理解，“元件C与元件D同时形成”(或类似语言)意味着元件C与元件D在近似(但未必完全)相同的时间利用同一工艺形成。
图1示出根据本发明构思示例性实施例的半导体器件的简化剖视图。
参照图1，半导体器件1000可包括并排设置的第一存储器区段10与第二存储器区段20。半导体器件1000可包括衬底100，衬底100包括第一存储器区100_10及第二存储器区100_20。包括第一存储器区100_10及第二存储器区100_20的衬底100可为单个晶片(例如，由单晶半导体材料形成的单个晶片)的一部分，且更具体来说，包括第一存储器区100_10及第二存储器区100_20的衬底100可为包括在单个芯片中的单个晶片的一部分。因此，衬底100可具有连续的晶体结构且可具有一体结构。第一存储器区100_10与第二存储器区100_20可彼此连接，在一些实施例中直接彼此连接而无任何中间元件，且在第一存储器区100_10与第二存储器区100_20之间不存在晶体结构的中断。如图1所示，第一存储器区100_10的上表面U100_10与第二存储器区100_20的上表面U100_20可直接彼此连接以使得连续延伸。
第一存储器区段10可包括闪速存储器单元结构，且衬底100的第一存储器区100_10可被称为闪速存储器区。第二存储器区段20可包括可变电阻存储器单元结构，且衬底100的第二存储器区100_20可被称为可变电阻存储器区。在一些实施例中，第一存储器区段10及第二存储器区段20中的每一者可用作主存储器。在一些实施例中，第一存储器区段10可用作主存储器，且第二存储器区段20可充当缓冲存储器。
图2到图4示出根据本发明构思示例性实施例的图1所示第一存储器区段10中的存储器单元阵列的电路图。
参照图2，在一些实施例中，第一存储器区段10可包括二维与非(NAND)闪速存储器单元阵列(例如，平面与非闪速存储器单元阵列)。举例来说，第一存储器区段10可包括多个单元串CSTR。所述多个单元串CSTR中的每一者可包括连接到串选择线SSL的串选择晶体管SST、分别连接到多条字线WL0到WLn(其中n是自然数)的多个存储器单元晶体管MCT以及连接到地选择线GSL的地选择晶体管GST。串选择晶体管SST可连接到多条位线BL0到BLm(其中m是自然数)中的一者，且地选择晶体管GST可连接到共源极线CSL。位线BL0到BLm可在第一方向D1上延伸，且串选择线SSL、字线WL0到WLn及地选择线GSL可在与第一方向D1交叉的第二方向D2上延伸。第一方向D1与第二方向D2可平行于衬底100的顶表面。应理解，第一方向D1及第二方向D2可分别被称为第一水平方向及第二水平方向。
在一些实施例中，串选择线SSL、字线WL0到WLn及地选择线GSL可设置在距衬底100实质上相同的水平高度处。串选择线SSL、字线WL0到WLn及地选择线GSL可分别为串选择晶体管SST的栅极电极、存储器单元晶体管MCT的栅极电极及地选择晶体管GST的栅极电极。存储器单元晶体管MCT中的每一者可包括数据存储元件(例如，浮栅(floating gate)及电荷捕获层(charge trapping layer))。
参照图3，在一些实施例中，第一存储器区段10可包括三维与非闪速存储器单元阵列(例如，垂直与非闪速存储器单元阵列)。举例来说，第一存储器区段10可包括共源极线CSL、多条位线BL以及位于共源极线CSL与位线BL之间的多个单元串CSTR。共源极线CSL可为设置在图1所示衬底100上的导电薄层或形成在衬底100中的杂质区。位线BL可为设置在衬底100上且在第三方向D3上与衬底100间隔开的导电图案(例如，金属线)，第三方向D3垂直于衬底100的顶表面。应理解，第三方向D3可被称为垂直方向。在一些实施例中，如图3所示，位线BL可在第二方向上D2上延伸且可在第一方向D1上彼此间隔开，并且多个单元串CSTR可并联连接到位线BL中的一者。多个单元串CSTR可共同连接到单条共源极线CSL。在一些实施例中，可提供以二维方式排列的多条共源极线CSL。各条共源极线CSL可被供应相同的电压或被单独地进行电控制。
单元串CSTR中的每一者可包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST以及位于地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST及存储器单元晶体管MCT可串联连接。单条共源极线CSL可共同连接到各个地选择晶体管GST的源极。在共源极线CSL与位线BL之间可设置多条地选择线GSL、多条字线WL0到WL3及多条串选择线SSL，所述多条地选择线GSL、所述多条字线WL0到WL3及所述多条串选择线SSL可分别用作地选择晶体管GST的栅极电极、存储器单元晶体管MCT的栅极电极及串选择晶体管SST的栅极电极。存储器单元晶体管MCT中的每一者可包括数据存储元件。
参照图4，在一些实施例中，第一存储器区段10可包括三维与非闪速存储器单元阵列。举例来说，第一存储器区段10可包括共源极线CSL、位线BL以及位于共源极线CSL与位线BL之间的单元串CSTR。共源极线CSL可为设置在图1所示衬底100上的导电薄层(或导电图案)，且位线BL可为设置在衬底100上的导电图案(例如，金属线)。单元串CSTR可包括连接到位线BL的上串CSTR1及连接到共源极线CSL的下串CSTR2。上串CSTR1可通过后栅极晶体管BGT连接到下串CSTR2。后栅极晶体管BGT可通过设置在图1所示衬底100上的后栅极线BG来控制。上串CSTR1可包括连接到位线BL的串选择晶体管SST以及位于串选择晶体管SST与后栅极晶体管BGT之间的多个上存储器单元晶体管MCT1。串选择晶体管SST与上存储器单元晶体管MCT1可串联连接，如图4所示。下串CSTR2可包括连接到共源极线CSL的地选择晶体管GST以及位于地选择晶体管GST与后栅极晶体管BGT之间的多个下存储器单元晶体管MCT2。地选择晶体管GST与下存储器单元晶体管MCT2可串联连接，如图4所示。上存储器单元晶体管MCT1及下存储器单元晶体管MCT2中的每一者可包括数据存储元件。
图5示出根据本发明构思示例性实施例的图1所示第二存储器区段20中的单位存储器单元。
参照图5，第二存储器区段20可包括可变电阻存储器单元阵列。可变电阻存储器单元阵列可包括磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)单元阵列、相变随机存取存储器(PRAM)单元阵列及电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)单元阵列中的一者或多者。可变电阻存储器单元阵列可包括以二维方式或三维方式排列在图1所示衬底100上的存储器单元MC。存储器单元MC中的每一者可连接在彼此交叉的字线WL_20与位线BL_20之间。存储器单元MC中的每一者可包括可变电阻元件VR及选择元件SE。可变电阻元件VR可连接在位线BL_20与选择元件SE之间，且选择元件SE可连接在可变电阻元件VR与字线WL_20之间。
可变电阻元件VR可包括数据存储元件。当对可变电阻元件VR施加电信号时，可变电阻元件VR可在两种电阻状态之间进行切换。可变电阻元件VR可被形成为具有薄膜结构，所述薄膜结构的电阻可通过流过可变电阻元件VR的电流的自旋转移现象来改变。可变电阻元件VR可包括被配置成表现出磁阻性质的薄膜结构，且可包含至少一种铁磁材料及/或至少一种反铁磁材料。选择元件SE可被配置成控制流过可变电阻元件VR的电流。举例来说，选择元件SE可为二极管、PNP双极晶体管、NPN双极晶体管、N沟道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)场效应晶体管及P沟道金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)场效应晶体管中的一者。如果选择元件SE是三端子式器件(例如双极晶体管或金属氧化物半导体场效应晶体管)，则可将附加连接线连接到选择元件SE。
图6示出根据本发明构思示例性实施例的半导体器件的简化剖视图。
参照图6，半导体器件1000可包括第一存储器区段10、第二存储器区段20，且还可包括位于衬底100与第一存储器区段10之间的外围电路区段30。外围电路区段30与第一存储器区段10可依序堆叠在衬底100上且可设置在第二存储器区段20的一侧上。
第一存储器区段10可包括以二维方式或三维方式排列在衬底100上的第一存储器单元。第一存储器单元可对应于参照图2到图4论述的存储器单元晶体管MCT、MCT1及MCT2。第二存储器区段20可包括至少一个第二存储器单元。第二存储器单元可对应于参照图5论述的存储器单元MC。举例来说，第二存储器单元可包括可变电阻元件VR及选择元件SE。
外围电路区段30可包括用于操作第一存储器区段10的第一存储器单元的存储器控制器。存储器控制器可包括行解码器、页缓冲器、输入/输出(input/output，I/O)缓冲器、控制逻辑及/或缓冲器随机存取存储器。在一些实施例中，缓冲器随机存取存储器可包括例如动态随机存取存储器或静态随机存取存储器等易失性存储器器件。
图7示出根据本发明构思示例性实施例的图6所示半导体器件的平面图，且图8示出沿图7所示线I-I’、II-II’及III-III’截取的剖视图。
参照图7及图8，衬底100可设置有器件隔离层1，器件隔离层1界定有源区2。外围电路区段30可包括设置在衬底100上的外围晶体管PTR。外围晶体管PTR可为例如场效应晶体管。外围晶体管PTR可被配置成产生用于操作参照图2到图4论述的存储器单元晶体管MCT、MCT1及MCT2的信号。外围晶体管PTR中的每一者可包括位于衬底100上的外围栅极电极PGE、位于衬底100与外围栅极电极PGE之间的外围栅极介电图案PGI、位于外围栅极电极PGE的顶表面上的外围栅极顶盖图案PCAP、位于外围栅极电极PGE的侧壁上的外围栅极间隔件PGSP以及位于有源区2中外围栅极电极PGE的相对两侧上的外围源极/漏极区PSD。
第二存储器区段20可包括设置在衬底100上的选择元件SE。选择元件SE可为例如场效应晶体管。选择元件SE可包括位于衬底100上的栅极电极GE、位于衬底100与栅极电极GE之间的栅极介电图案GI、位于栅极电极GE的顶表面上的栅极顶盖图案CAP、位于栅极电极GE的侧壁上的栅极间隔件GSP以及位于有源区2中栅极电极GE的相对两侧上的源极/漏极区SD。外围晶体管PTR与选择元件SE可设置在实质上相同的水平高度处。举例来说，选择元件SE可定位在与外围晶体管PTR的距衬底100的高度实质上相同的高度处。在一些实施例中，如图8所示，外围栅极电极PGE的下表面可位于与栅极电极GE的下表面实质上相同的水平高度处，且外围栅极电极PGE的顶表面可位于与栅极电极GE的顶表面实质上相同的水平高度处。
在一些实施例中，外围晶体管PTR与选择元件SE可具有实质上相同的结构，可包含相同的材料，且可利用同一形成方法形成。举例来说，外围栅极电极PGE、外围栅极介电图案PGI、外围栅极顶盖图案PCAP、外围栅极间隔件PGSP及外围源极/漏极区PSD可在其结构、其材料及其形成方法方面分别实质上相同于栅极电极GE、栅极介电图案GI、栅极顶盖图案CAP、栅极间隔件GSP及源极/漏极区SD。外围栅极电极PGE与栅极电极GE可包含相同的导电材料。外围栅极介电图案PGI、外围栅极顶盖图案PCAP、外围栅极间隔件PGSP、栅极介电图案GI、栅极顶盖图案CAP及栅极间隔件GSP可包括氧化物层、氮化物层及/或氮氧化物层。外围源极/漏极区PSD及源极/漏极区SD可为设置在衬底100中的杂质掺杂区。
可在衬底100上提供下布线5及下布线接触件7。外围晶体管PTR可电连接到对应的下布线5及下布线接触件7。外围晶体管PTR、对应的下布线5及对应的下布线接触件7可构成用于操作第一存储器区段10的第一存储器单元的存储器控制器。选择元件SE的一个端子(例如，源极/漏极区SD中的一者)可电连接到下布线5中的对应的一条下布线及下布线接触件7中的对应的一个下布线接触件。
可使用设置在衬底100上的下层间介电层110来覆盖外围晶体管PTR及选择元件SE。外围电路区段30可包括电连接到外围晶体管PTR的对应的下布线5及对应的下布线接触件7，且还可包括下层间介电层110的覆盖外围晶体管PTR的部分。第二存储器区段20可包括电连接到选择元件SE的对应的下布线5及对应的下布线接触件7，且还可包括下层间介电层110的覆盖选择元件SE的另一部分。下层间介电层110可包括氧化物层、氮化物层及/或氮氧化物层。
第一存储器区段10可包括位于下层间介电层110上的半导体层120。半导体层120可包含半导体材料(例如，硅、锗)。第一存储器单元可按三维形式排列在半导体层120上。在一些实施例中，选择元件SE可被设置成低于半导体层120，如图8所示，且选择元件SE可比半导体层120更靠近衬底100。
第一存储器区段10可包括设置在半导体层120上的三维与非闪速存储器单元结构。举例来说，可在半导体层120上提供电极结构ES。电极结构ES可包括依序堆叠在半导体层120上的栅极电极150L、150及150U，且还可包括位于栅极电极150L、150及150U之间的绝缘层140。栅极电极150L、150及150U与绝缘层140可交替地及重复地堆叠在半导体层120上。绝缘层140可将栅极电极150L、150及150U彼此电绝缘。电极结构ES可在第一方向D1上延伸且可在其端部部分处具有阶梯式结构。举例来说，栅极电极150L、150及150U中的每一者可在第一方向D1上延伸，且可具有不被栅极电极150L、150及150U中罩覆在其上面的一者覆盖的被暴露端部部分。栅极电极150L、150及150U中的最顶部的一者可包括在水平方向上彼此间隔开的一对最上栅极电极150U。所述一对最上栅极电极150U可通过在所述一对最上栅极电极150U之间在第一方向D1上延伸的分隔绝缘图案182而彼此分隔开。可在半导体层120与最下栅极电极150L之间夹置缓冲绝缘层130。缓冲绝缘层130可比绝缘层140中的每一者薄，如图8所示。绝缘层140及缓冲绝缘层130可包含绝缘材料(例如，氧化硅层)。栅极电极150L、150及150U可包含金属及/或金属氮化物。分隔绝缘图案182可包含绝缘材料(例如，氧化硅层)。
可在半导体层120上提供穿透电极结构ES的多个垂直图案VP。垂直图案VP中的每一者可穿透(例如，延伸穿过)电极结构ES且可接触半导体层120。在平面图中，垂直图案VP可沿第一方向D1排列成之字型图案。垂直图案VP中的每一者可包括从半导体层120向上突出的沟道结构CH。举例来说，沟道结构CH可包括下半导体图案LSP及上半导体图案USP，下半导体图案LSP穿透电极结构ES的下部部分且连接到半导体层120，上半导体图案USP穿透电极结构ES的上部部分且连接到下半导体图案LSP。上半导体图案USP可具有中空管形状或通心面(macaroni)形状。下半导体图案LSP可包含导电类型与半导体层120的半导体材料的导电类型相同的半导体材料。下半导体图案LSP可为使用半导体层120作为晶种而形成(例如，生长)的外延图案。下半导体图案LSP可具有从半导体层120突出的柱图案。在栅极电极150L、150及150U中，最下栅极电极150L可位于下半导体图案LSP的一侧上，且其他栅极电极150及150L可位于上半导体图案USP的一侧上。
垂直图案VP中的每一者可包括填充上半导体图案USP的内部的掩埋绝缘图案170以及位于上半导体图案USP与电极结构ES之间的垂直绝缘体160。掩埋绝缘图案170可包含例如氧化硅。垂直绝缘体160可具有顶端及底端敞开的通心面形状或管形状。垂直绝缘体160可具有与下半导体图案LSP接触的底表面。垂直绝缘体160可包括闪速存储器器件的存储器元件。在一些实施例中，垂直绝缘体160可包括闪速存储器器件的电荷存储层。垂直绝缘体160可包括依序堆叠的电荷存储层与隧道绝缘层。隧道绝缘层可直接接触上半导体图案USP，且电荷存储层可夹置在隧道绝缘层与栅极电极150及150U之间。垂直绝缘体160还可包括位于电荷存储层与栅极电极150及150U之间的阻挡绝缘层。
可在下半导体图案LSP与最下栅极电极150L之间设置栅极介电图案158。栅极介电图案158可包括例如氧化硅层。可在栅极电极150L、150及150U中的每一者的顶表面及底表面上提供水平绝缘体155。水平绝缘体155中的每一者可在垂直绝缘体160与栅极电极150及150U中的每一者之间或者在栅极介电图案158与最下栅极电极150L之间延伸。水平绝缘体155可包括电荷捕获型闪速存储器晶体管的阻挡绝缘层。
导电垫180可对应地设置在垂直图案VP上。导电垫180中的每一者可电连接到沟道结构CH。电极结构ES可设置在彼此相邻的共源极区184之间。共源极区184可在半导体层120中设置在电极结构ES的相对两侧上，且可在第一方向D1上延伸。共源极区184可为包括在电极结构ES中的存储器单元晶体管(例如，图2到图4所示MCT、MCT1及MCT2)的源极区。可在电极结构ES的相对的两个侧表面上设置侧绝缘间隔件SP。侧绝缘间隔件SP可包含例如氮化硅。共源极塞CSP可设置在电极结构ES的相对两侧上且可连接到对应的共源极区184。共源极塞CSP可在第一方向D1上延伸且可在第二方向D2上彼此间隔开。侧绝缘间隔件SP可对应地夹置在电极结构ES与共源极塞CSP中的每一者之间。共源极塞CSP可包含导电材料。
第一顶盖绝缘层122可覆盖电极结构ES的阶梯状端部部分。第一顶盖绝缘层122可穿透半导体层120且可接触下层间介电层110。第一顶盖绝缘层122的顶表面可与电极结构ES的顶表面共面。举例来说，第一顶盖绝缘层122的顶表面可与电极结构ES的最上绝缘层140的顶表面共面。第二顶盖绝缘层124可设置在电极结构ES上且可覆盖电极结构ES的顶表面及导电垫180的顶表面。第二顶盖绝缘层124可沿第一顶盖绝缘层122的顶表面延伸。第一顶盖绝缘层122及第二顶盖绝缘层124可包含绝缘材料(例如，氧化硅)。第一层间介电层126可设置在第二顶盖绝缘层124上且可覆盖共源极塞CSP的顶表面。
下接触件190可对应地设置在导电垫180上。下接触件190中的每一者可穿透第一层间介电层126及第二顶盖绝缘层124且可电连接到导电垫180中的对应的一个导电垫。下接触件190可包含导电材料。
辅助导电线192可设置在第一层间介电层126上。辅助导电线192可沿第一方向D1及第二方向D2排列在第一层间介电层126上。辅助导电线192可分别具有在第二方向D2上具有纵向轴线的条形状。辅助导电线192可包括第一辅助导电线192a及第二辅助导电线192b。在电极结构ES上，第一辅助导电线192a中的每一者跨越共源极塞CSP(或共源极区184)中的对应的一者，且第二辅助导电线192b中的每一者可跨越分隔绝缘图案182。辅助导电线192可通过下接触件190电连接到垂直图案VP。第一辅助导电线192a中的每一者可将垂直图案VP中的对应的一个垂直图案电连接到相邻电极结构ES中所包括的垂直图案VP中的对应的一个垂直图案。尽管图中未示出，然而相邻电极结构ES可隔着共源极塞CSP中的一者而与电极结构ES间隔开。第二辅助导电线192b中的每一者可将一对垂直图案VP彼此电连接。所述一对垂直图案VP可隔着分隔绝缘图案182而彼此间隔开，且可分别穿透一对最上栅极电极150U。辅助导电线192可包含导电材料。
仍参照图8，下垫接触件PC可对应地设置在栅极电极150L、150及150U的端部部分上。下垫接触件PC可电连接到对应的栅极电极150L、150及150U。下垫接触件PC中的每一者可穿透第一层间介电层126、第二顶盖绝缘层124及第一顶盖绝缘层122的至少一部分，且可接触栅极电极150L、150及150U的端部部分中的对应的一个端部部分。第一层间介电层126的顶表面可与下垫接触件PC的顶表面及下接触件190的顶表面共面。下垫接触件PC可包含导电材料。
下垫线PCL可设置在第一层间介电层126上。下垫线PCL可连接到对应的下垫接触件PC。下垫线PCL可通过对应的下垫接触件PC连接到对应的栅极电极150L、150及150U。下垫线PCL可在第二方向D2上延伸，且可在第一方向D1上彼此间隔开。下垫线PCL与辅助导电线192可定位在距衬底100实质上相同的高度处。下垫线PCL可包含与辅助导电线192的材料相同的材料。
第二层间介电层128可设置在第一层间介电层126上。第二层间介电层128可覆盖辅助导电线192及下垫线PCL。第三层间介电层129可设置在第二层间介电层128上。第一层间介电层126、第二层间介电层128及第三层间介电层129可包含绝缘材料(例如，氧化硅)。
位线200及上垫线210可设置在第三层间介电层129上。位线200可在第二方向D2上延伸且可在第一方向D1上彼此间隔开。位线200可通过上接触件196及中间接触件194电连接到辅助导电线192。举例来说，可对应地在辅助导电线192上设置中间接触件194。中间接触件194中的每一者可穿透第二层间介电层128且可连接到辅助导电线192中的对应的一条辅助导电线。上接触件196可对应地设置在中间接触件194上。上接触件196中的每一者可穿透第三层间介电层129且可连接到中间接触件194中的对应的一个中间接触件。上接触件196中的每一者可连接到位线200中的对应一条位线。中间接触件194、上接触件196及位线200可包含导电材料。
上垫线210可在第一方向D1上延伸且可在第二方向D2上彼此间隔开。上垫线210可分别电连接到一对最上栅极电极150U。上垫线210中的每一者可通过上垫接触件197及中间垫接触件195电连接到所述一对最上栅极电极150U中的对应的一个最上栅极电极。中间垫接触件195可穿透第二层间介电层128且可连接到下垫线PCL中的对应的一条下垫线，并且上垫接触件197可穿透第三层间介电层129且可连接到中间垫接触件195。上垫接触件197可连接到上垫线210中的对应的一条上垫线。
中间垫接触件195与中间接触件194可定位在距衬底100实质上相同的高度处。中间垫接触件195的顶表面、中间接触件194的顶表面及第二层间介电层128的顶表面可实质上彼此共面，如图8所示。中间垫接触件195可包含与中间接触件194的材料相同的材料。上垫接触件197与上接触件196可定位在距衬底100实质上相同的高度处。上垫接触件197的顶表面、上接触件196的顶表面及第三层间介电层129的顶表面可实质上彼此共面，如图8所示。上垫接触件197可包含与上接触件196的材料相同的材料。上垫线210与位线200可设置在距衬底100实质上相同的水平高度处，且可包含彼此相同的材料。尽管图中未示出，然而栅极电极150L、150及150U可通过下垫接触件PC、下垫线PCL、中间垫接触件195、上垫接触件197及上垫线210电连接到外围电路区段30的行解码器。位线200可电连接到外围电路区段30的页缓冲器。
仍参照图8，第二存储器区段20可包括可变电阻存储器单元结构。举例来说，第二存储器区段20可包括设置在下层间介电层110上的可变电阻元件VR。第二存储器区段20可包括夹置在下层间介电层110与可变电阻元件VR之间的第一顶盖绝缘层122的一部分、第二顶盖绝缘层124的一部分、第一层间介电层126的一部分及第二层间介电层128的一部分。可变电阻元件VR可设置在第二层间介电层128上。第三层间介电层129可有一部分包括在第二存储器区段20中，所述一部分设置在第二层间介电层128上且覆盖可变电阻元件VR。第二存储器区段20可包括掩埋接触件BC，掩埋接触件BC穿透下层间介电层110、第一顶盖绝缘层122、第二顶盖绝缘层124及第一层间介电层126且连接到选择元件SE的一个端子(例如，源极/漏极区)。掩埋接触件BC可为单个导电接触件或彼此电连接的多个导电接触件。掩埋接触件BC的顶表面可处于与下垫接触件PC的顶表面及下接触件190的顶表面距衬底100的高度实质上相同的高度处，如图8所示。第一层间介电层126的顶表面可与掩埋接触件BC的顶表面、下垫接触件PC的顶表面及下接触件190的顶表面实质上共面。掩埋接触件BC可包含导电材料。
第二存储器区段20可包括设置在第一层间介电层126上且电连接到掩埋接触件BC的底部电极接触件BEC。第二存储器区段20可包括位于底部电极接触件BEC与掩埋接触件BC之间的导电图案CL。在一些实施例中，可不提供导电图案CL，且底部电极接触件BEC可直接接触掩埋接触件BC。底部电极接触件BEC可穿透第二层间介电层128的至少一部分且可接触可变电阻元件VR。底部电极接触件BEC可定位在与中间垫接触件195及中间接触件194距衬底100的高度实质上相同的高度处。底部电极接触件BEC的顶表面可与中间垫接触件195的顶表面、中间接触件194的顶表面及第二层间介电层128的顶表面实质上共面。底部电极接触件BEC可包含与中间垫接触件195及中间接触件194的材料相同的材料。可变电阻元件VR可定位在与上垫接触件197及上接触件196距衬底100的高度实质上相同的高度处。下文将参照图12A及图12B进一步详细地论述可变电阻元件VR。
第二存储器区段20可包括设置在第三层间介电层129上且电连接到可变电阻元件VR的互连线220。互连线220可用作连接到参照图5论述的存储器单元MC的位线BL_20。互连线220可设置在与上垫线210及位线200距衬底100的水平高度实质上相同的水平高度处，如图8所示。互连线220可包含与上垫线210及位线200的材料相同的材料(例如，铜)。根据本发明实施例，可变电阻元件VR可设置在第一存储器区段10的位线200与第一存储器区段10的辅助导电线192之间的水平高度处，如图8所示。
仍参照图8，在一些实施例中，可在可变电阻元件VR的一侧上设置包封层enCAP。包封层enCAP可从可变电阻元件VR的所述一侧连续地延伸到衬底100的第一存储器区100_10上，且可与存储器区段10的电极结构ES交叠。上接触件196及上垫接触件197可延伸穿过包封层enCAP。在一些实施例中，在平面图中，包封层enCAP可包围可变电阻元件VR的所述一侧。在一些实施例中，在平面图中，包封层enCAP可完全包围可变电阻元件VR的所述一侧，如图7所示。举例来说，包封层enCAP可包含氮化物且可包括氮化铝层。
在一些实施例中，可变电阻元件VR可被设置成高于所述一对最上栅极电极150U，如图8所示。具体来说，可变电阻元件VR的面对衬底100的下表面可高于所述一对最上栅极电极150U的上表面。
应理解，“层间介电层”或“层间绝缘层”是指夹置在半导体器件1000的在垂直方向(例如，第三方向D3)上彼此间隔开的一对导电图案之间的介电层或绝缘层。“层间介电层”或“层间绝缘层”可区别于半导体器件1000的最外侧封装材料(例如，环氧塑料)。举例来说，半导体器件1000的在垂直方向上彼此间隔开的所述一对导电图案是第一存储器区段10的辅助导电线192及位线200以及第二存储器区段20的导电图案CL及互连线220。如图8所示，第一层间介电层126、第二层间介电层128及第三层间介电层129中的每一者可在第一存储器区100_10及第二存储器区100_20上连续地延伸，且可与第一存储器区段10的电极结构ES及第二存储器区段20的选择元件SE二者交叠。在一些实施例中，包括与第一存储器区100_10及第二存储器区100_20交叠的部分的第一层间介电层126、第二层间介电层128及第三层间介电层129中的每一者可利用单个沉积工艺来形成且因此可具有一体结构。
图9示出根据本发明构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。
参照图7及图9，辅助导电线192及下垫线PCL可设置在第一存储器区段10的第一层间介电层126上。第二层间介电层128可设置在第一存储器区段10的第一层间介电层126上且可覆盖辅助导电线192及下垫线PCL。位线200及上垫线210可设置在第二层间介电层128上。位线200可通过上接触件196电连接到辅助导电线192。上接触件196中的每一者可接触辅助导电线192中的对应的一条辅助导电线。在一些实施例中，参照图7及图8论述的中间接触件194可被省略，且上接触件196可直接接触对应的辅助导电线192，如图9所示。上垫线210中的每一者可通过上垫接触件197电连接到所述一对最上栅极电极150U中的对应的一个最上栅极电极。上垫接触件197可接触下垫线PCL中的对应的一条下垫线。在一些实施例中，参照图7及图8论述的中间垫接触件195可被省略，且上垫接触件197可直接接触对应的下垫线PCL，如图9所示。覆盖位线200的顶表面及上垫线210的顶表面的第三层间介电层129可形成在第二层间介电层128上。
仍参照图9，第二存储器区段20可包括设置在下层间介电层110上的可变电阻元件VR。第二存储器区段20可包括夹置在下层间介电层110与可变电阻元件VR之间的第一顶盖绝缘层122的一部分、第二顶盖绝缘层124的一部分以及第一层间介电层126的一部分、第二层间介电层128的一部分及第三层间介电层129的一部分。根据本发明实施例，可变电阻元件VR可设置在第三层间介电层129上，如图9所示。第二存储器区段20可包括掩埋接触件BC，掩埋接触件BC穿透下层间介电层110、第一顶盖绝缘层122、第二顶盖绝缘层124及第一层间介电层126且连接到选择元件SE的一个端子。第二存储器区段20可包括设置在第一层间介电层126上且电连接到掩埋接触件BC的导电接触件CT。第二存储器区段20可包括位于导电接触件CT与掩埋接触件BC之间的导电图案CL。在一些实施例中，可不提供导电图案CL。导电接触件CT可定位在与上垫接触件197及上接触件196距衬底100的高度实质上相同的高度处。导电接触件CT的顶表面可与上垫接触件197的顶表面、上接触件196的顶表面及第二层间介电层128的顶表面实质上共面。导电接触件CT可包含与上垫接触件197及上接触件196的材料相同的材料。
第二存储器区段20可包括设置在第二层间介电层128上且电连接到导电接触件CT的互连线220。互连线220可定位在与上垫线210及位线200距衬底100的高度实质上相同的高度处。互连线220可包含与上垫线210及位线200的材料实质上相同的材料。第三层间介电层129可覆盖互连线220的顶表面、位线200的顶表面及上垫线210的顶表面。第二存储器区段20可包括设置在第三层间介电层129上的可变电阻元件VR。底部电极接触件BEC可穿透位于可变电阻元件VR与互连线220之间的第三层间介电层129的至少一部分。底部电极接触件BEC可包含导电材料(例如，钨)。
在一些实施例中，可在第三层间介电层129上设置包封层enCAP。包封层enCAP可在可变电阻元件VR的一侧上延伸且可从可变电阻元件VR的所述一侧连续地延伸到衬底100的第一存储器区100_10上以与存储器区段10的电极结构ES交叠，如图9所示。第二存储器区段20可包括连接到可变电阻元件VR的上部部分的附加互连线230。附加互连线230可用作连接到参照图5论述的存储器单元MC的位线BL_20。附加互连线230可包含导电材料(例如，铜)。根据本发明实施例，可变电阻元件VR可被定位成高于第一存储器区段10的位线200，如图9所示。
图10示出根据本发明构思示例性实施例的沿图7所示线I-I’、II-II’、及III-III’截取的剖视图。
参照图7及图10，第二层间介电层128可设置在第一存储器区段10的第一层间介电层126上。第二层间介电层128可覆盖下接触件190的顶表面及下垫接触件PC的顶表面。第一存储器区段10可包括位于第一层间介电层126上的辅助下接触件191及辅助下垫接触件PCa。辅助下接触件191及辅助下垫接触件PCa可设置在第二层间介电层128中。辅助下接触件191可对应地设置在下接触件190上。辅助下接触件191中的每一者可穿透第二层间介电层128，且可连接到下接触件190中的对应的一个下接触件。辅助下垫接触件PCa可对应地设置在下垫接触件PC上。辅助下垫接触件PCa中的每一者可穿透第二层间介电层128且可连接到下垫接触件PC中的对应的一个下垫接触件。辅助下垫接触件PCa与辅助下接触件191可定位在距衬底100实质上相同的高度处。辅助下接触件191及辅助下垫接触件PCa的顶表面可与第二层间介电层128的顶表面实质上共面。辅助下接触件191及辅助下垫接触件PCa可包含相同的导电材料。
辅助导电线192及下垫线PCL可设置在第二层间介电层128上。辅助导电线192可通过辅助下接触件191及下接触件190电连接到垂直图案VP。辅助下接触件191中的每一者可将辅助导电线192中的对应的一条辅助导电线电连接到下接触件190中的对应的一个下接触件。下垫线PCL可通过辅助下垫接触件PCa连接到下垫接触件PC。下垫线PCL中的每一者可通过辅助下垫接触件PCa中的对应的一个辅助下垫接触件及下垫接触件PC中的对应的一个下垫接触件连接到栅极电极150L、150及150U中的对应的一个栅极电极。覆盖辅助导电线192及下垫线PCL的第三层间介电层129可设置在第二层间介电层128上。位线200及上垫线210可设置在第三层间介电层129上。位线200可通过上接触件196电连接到辅助导电线192。上接触件196中的每一者可穿透第三层间介电层129且可接触辅助导电线192中的对应的一条辅助导电线。上垫线210中的每一者可通过上垫接触件197电连接到所述一对最上栅极电极150U中的对应的一个最上栅极电极。上垫接触件197可穿透第三层间介电层129且可接触下垫线PCL中的对应的一条下垫线。
第二存储器区段20可包括设置在下层间介电层110上的可变电阻元件VR。第二存储器区段20可包括夹置在下层间介电层110与可变电阻元件VR之间的第一顶盖绝缘层122的一部分、第二顶盖绝缘层124的一部分以及第一层间介电层126的一部分及第二层间介电层128的一部分。第二存储器区段20可包括掩埋接触件BC，掩埋接触件BC穿透下层间介电层110、第一顶盖绝缘层122、第二顶盖绝缘层124及第一层间介电层126且连接到选择元件SE的一个端子。第二存储器区段20可包括设置在第一层间介电层126上且电连接到掩埋接触件BC的底部电极接触件BEC。底部电极接触件BEC可设置在掩埋接触件BC与可变电阻元件VR之间。根据本发明实施例，底部电极接触件BEC可接触可变电阻元件VR及掩埋接触件BC，如图10所示。底部电极接触件BEC可包含导电材料(例如，钨)。底部电极接触件BEC可穿透第二层间介电层128的下部部分，且可变电阻元件VR可穿透第二层间介电层128的上部部分。
根据本发明实施例，可变电阻元件VR的顶表面可与第二层间介电层128的顶表面实质上共面。可变电阻元件VR可定位在与辅助下接触件191及辅助下垫接触件PCa距衬底100的高度实质上相同的高度处。可变电阻元件VR的顶表面可定位在与辅助下接触件191的顶表面及辅助下垫接触件PCa的顶表面的高度实质上相同的高度处。
在一些实施例中，可在第二层间介电层128中在第二层间介电层128的下部部分与第二层间介电层128的上部部分之间形成包封层enCAP。辅助下接触件191及辅助下垫接触件PCa可延伸穿过包封层enCAP，如图10所示。
第二存储器区段20可包括依序堆叠在第二层间介电层128上的导电图案CL及导电接触件CT。导电图案CL及导电接触件CT可电连接到可变电阻元件VR。根据本发明实施例，导电图案CL可设置在与辅助导电线192及下垫线PCL距衬底100的水平高度实质上相同的水平高度处，如图10所示，且可包含与辅助导电线192及下垫线PCL的材料相同的材料。导电接触件CT可设置在与上接触件196及上垫接触件197距衬底100的水平高度实质上相同的水平高度处，如图10所示，且可包含与上接触件196及上垫接触件197的材料相同的材料。第三层间介电层129可有一部分包括在第二存储器区段20中，所述一部分设置在第二层间介电层128上且覆盖导电图案CL及导电接触件CT。第二存储器区段20可包括设置在第三层间介电层129上且电连接到导电接触件CT的互连线220。根据本发明实施例，可变电阻元件VR可定位在比第一存储器区段10的辅助导电线192的高度小的高度处。在一些实施例中，可变电阻元件VR的顶表面可被设置成比第一存储器区段10的辅助导电线192的顶表面更靠近衬底100，如图10所示。
图11示出根据本发明构思示例性实施例的图6所示半导体器件的剖视图。
参照图11，第一存储器区段10可包括设置在半导体层120上的三维与非闪速存储器单元结构。举例来说，位线200可设置在半导体层120上，且电极结构ES可设置在半导体层120与位线200之间。共源极线CSL可设置在电极结构ES的水平高度与位线200的水平高度之间的水平高度处。垂直图案VP可穿透电极结构ES且将位线200电连接到共源极线CSL。电极结构ES可包括依序堆叠在半导体层120上的多个单元栅极电极150a及150b以及位于单元栅极电极150a及150b上的选择栅极电极。选择栅极电极可包括位于位线200与单元栅极电极150a及150b之间的串选择栅极电极150s以及位于共源极线CSL与单元栅极电极150a及150b之间的地选择栅极电极150g。串选择栅极电极150s可在水平方向上与地选择栅极电极150g间隔开。单元栅极电极150a及150b可包括位于半导体层120与串选择栅极电极150s之间的上栅极电极150a以及位于半导体层120与地选择栅极电极150g之间的下栅极电极150b。一组上栅极电极150a可在水平方向上与一组下栅极电极150b间隔开。
垂直图案VP可包括穿透电极结构ES的一对垂直半导体图案VSP以及位于电极结构ES下方且将所述一对垂直半导体图案VSP彼此连接的水平半导体图案HSP。所述一对垂直半导体图案VSP中的一者可穿透电极结构ES且可连接到共源极线CSL，并且所述一对垂直半导体图案VSP中的另一者可穿透电极结构ES且可连接到位线200。水平半导体图案HSP可设置在半导体层120与电极结构ES之间，且可将所述一对垂直半导体图案VSP彼此连接。所述一对垂直半导体图案VSP中的一者可穿透下栅极电极150b及地选择栅极电极150g且可电连接到共源极线CSL，并且所述一对垂直半导体图案VSP中的另一者可穿透上栅极电极150a及串选择栅极电极150s且可电连接到位线200。水平半导体图案HSP可从上栅极电极150a下方延伸到下栅极电极150b下方，以由此将所述一对垂直半导体图案VSP彼此连接。
垂直绝缘体160可夹置在电极结构ES与垂直图案VP之间。垂直绝缘体160可在垂直图案VP与半导体层120之间延伸。垂直绝缘体160可包括依序堆叠在垂直图案VP的外表面上的隧道绝缘层、电荷存储层及阻挡绝缘层。导电垫180可对应地设置在所述一对垂直半导体图案VSP上。导电垫180可电连接到垂直图案VP。半导体层120中可设置有参照图4论述的后栅极晶体管BGT，后栅极晶体管BGT选择性地控制流过垂直图案VP的水平半导体图案HSP的电流。下层间介电层110上可设置有第一层间介电层126，第一层间介电层126覆盖半导体层120及电极结构ES。共源极线CSL可设置在第一层间介电层126上且可通过导电垫180中的对应的一个导电垫电连接到所述一对垂直半导体图案VSP中的一者。
中间接触件194可设置在第一层间介电层126上且可通过导电垫180中的对应的一个导电垫电连接到所述一对垂直半导体图案VSP中的另一者。第一层间介电层126上可设置有第二层间介电层128，第二层间介电层128覆盖共源极线CSL及中间接触件194。第二层间介电层128上可设置有连接到中间接触件194的上接触件196。第二层间介电层128上可设置有覆盖上接触件196的第三层间介电层129。第三层间介电层129上可设置有位线200，位线200通过上接触件196及中间接触件194电连接到垂直图案VP。
第二存储器区段20可包括设置在下层间介电层110上的可变电阻元件VR。第一层间介电层126及第二层间介电层128可有一些部分包括在第二存储器区段20中，所述部分夹置在下层间介电层110与可变电阻元件VR之间。第二存储器区段20可包括掩埋接触件BC，掩埋接触件BC穿透下层间介电层110及第一层间介电层126且连接到选择元件SE的一个端子。第二存储器区段20可包括底部电极接触件BEC，底部电极接触件BEC穿透第二层间介电层128且电连接到掩埋接触件BC。可变电阻元件VR可设置在第二层间介电层128上且电连接到底部电极接触件BEC。
第三层间介电层129可有一部分包括在第二存储器区段20中，所述部分设置在第二层间介电层128上且覆盖可变电阻元件VR。第二存储器区段20可包括设置在第三层间介电层129上且可电连接到可变电阻元件VR的互连线220。根据本发明实施例，可变电阻元件VR可定位在与第一存储器区段10的上接触件196距衬底100的高度实质上相同的高度处，但本发明构思并非仅限于此。在一些实施例中，可在第二层间介电层128上设置包封层enCAP。包封层enCAP可设置在可变电阻元件VR的一侧上且可从可变电阻元件VR的所述一侧连续地延伸到衬底100的第一存储器区100_10上以与存储器区段10的电极结构ES交叠。上接触件196可延伸穿过包封层enCAP，如图11所示。
图12A及图12B示出根据本发明构思示例性实施例的可变电阻元件的剖视图。
参照图12A及图12B，可变电阻元件VR可包括第一磁性结构MS1、第二磁性结构MS2及位于第一磁性结构MS1与第二磁性结构MS2之间的隧道势垒图案TBR。可变电阻元件VR可包括隔着第一磁性结构MS1而与隧道势垒图案TBR间隔开的底部电极BE以及隔着第二磁性结构MS2而与隧道势垒图案TBR间隔开的顶部电极TE。底部电极BE可接触参照图7到图11论述的底部电极接触件BEC。顶部电极TE及底部电极BE可包含金属及/或导电金属氮化物。第一磁性结构MS1可包括磁化方向Ma被固定在一个方向上的参考层，且第二磁性结构MS2可包括自由层，自由层的磁化方向Mb可切换成与参考层的磁化方向Ma平行或反平行。与图12A及图12B所示不同，在一些实施例中，第一磁性结构MS1可包括自由层，且第二磁性结构MS2可包括参考层。
参照图12A，可变电阻元件VR可为具有水平(纵向)磁化的磁性隧道结图案。在此种情况下，参考层及自由层的磁化方向Ma及Mb可实质上平行于隧道势垒图案TBR与第一磁性结构MS1之间的界面。举例来说，参考层及自由层可分别包含铁磁材料。参考层还可包含对铁磁材料的磁化方向进行固定的反铁磁材料。
参照图12B，可变电阻元件VR可为具有垂直磁化的磁性隧道结图案。在此种情况下，参考层及自由层的磁化方向Ma及Mb可实质上垂直于隧道势垒图案TBR与第一磁性结构MS1之间的界面。举例来说，参考层及自由层可分别包含一种或多种垂直磁化材料(例如，CoFeTb、CoFeGd、CoFeDy)及垂直磁化结构。垂直磁化结构可包括交替地及重复地堆叠的磁性层与非磁性层。举例来说，垂直磁化结构可包含(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n及(CoCr/Pd)n(其中n是堆叠数目)中的一种或多种。
图13示出根据本发明构思示例性实施例的半导体器件的简化剖视图。参照图13，半导体器件1000可包括第一存储器区段10、第二存储器区段20以及设置在第一存储器区段10的一侧上的外围电路区段30。第一存储器区段10、第二存储器区段20及外围电路区段30可并排地设置在衬底100上。在一些实施例中，外围电路区段30可设置在第一存储器区段10与第二存储器区段20之间，如图13所示。根据本发明实施例，外围电路区段30可实质上相同于参照图6论述的外围电路区段30。外围电路区段30可包括衬底100的外围电路区100_30。
图14示出根据本发明构思示例性实施例的图13所示半导体器件的平面图，且图15示出沿图14所示线I-I’、II-II’及III-III’截取的剖视图。
参照图14及图15，第一存储器区段10可包括设置在衬底100上的三维与非闪速存储器单元结构。举例来说，电极结构ES可设置在衬底100上，并且多个垂直图案VP可穿透电极结构ES且可接触衬底100。垂直图案VP中的每一者可包括下半导体图案LSP及上半导体图案USP，下半导体图案LSP穿透电极结构ES的下部部分且连接到衬底100，上半导体图案USP穿透电极结构ES的上部部分且连接到下半导体图案LSP。下半导体图案LSP可为使用衬底100作为晶种而形成(例如，生长)的外延图案。共源极区184可在衬底100中设置在电极结构ES的相对两侧上。第一顶盖绝缘层122可设置在衬底100上且可覆盖电极结构ES的阶梯状端部部分。根据本发明实施例，第一存储器区段10可实质上相同于或相似于参照图7及图8论述的三维与非闪速存储器单元结构。
外围电路区段30可包括设置在衬底100上的外围晶体管PTR。根据本发明实施例，外围晶体管PTR可设置在第一存储器区段10的电极结构ES的至少一侧上。第一顶盖绝缘层122可有一部分包括在外围电路区段30中，所述部分设置在衬底100上且覆盖外围晶体管PTR。第二顶盖绝缘层124以及第一层间介电层126、第二层间介电层128及第三层间介电层129可有一些部分包括在外围电路区段30中，所述部分依序堆叠在第一顶盖绝缘层122上。外围电路区段30可包括电连接到外围晶体管PTR的外围电线5a及外围接触件7a。外围电线5a及外围接触件7a可分别穿透第一顶盖绝缘层122及第二顶盖绝缘层124中的至少一者或多者以及第一层间介电层126、第二层间介电层128及第三层间介电层129中的至少一者或多者。外围晶体管PTR、外围电线5a及外围接触件7a可构成用于操作第一存储器区段10的第一存储器单元的存储器控制器。
第二存储器区段20可包括设置在衬底100上的选择元件SE。根据本发明实施例，选择元件SE可设置在第一存储器区段10的电极结构ES的至少一侧上，且可定位在与外围晶体管PTR距衬底100的高度实质上相同的高度处。外围晶体管PTR与选择元件SE在其结构、其材料及其形成方法中的一个或多个方面可实质上相同。第二存储器区段20可包括电连接到选择元件SE的一个端子的可变电阻元件VR。除了在选择元件SE与第一顶盖绝缘层122之间不存在下层间介电层110以外，第二存储器区段20可实质上相同于或相似于参照图7及图8所论述。在一些实施例中，除了在选择元件SE与第一顶盖绝缘层122之间不存在下层间介电层110以外，第二存储器区段20可实质上相同于或相似于参照图7及图9或图7及图10所论述。
图16示出根据本发明构思示例性实施例的图13所示半导体器件的剖视图。
参照图16，第一存储器区段10可包括设置在衬底100上的三维与非闪速存储器单元结构。举例来说，电极结构ES可设置在衬底100上，并且垂直图案VP可穿透电极结构ES且可将位线200连接到共源极线CSL。垂直图案VP可包括所述一对垂直半导体图案VSP及水平半导体图案HSP。水平半导体图案HSP可设置在衬底100与电极结构ES之间，且可将所述一对垂直半导体图案VSP彼此连接。衬底100上可设置有覆盖电极结构ES的第一层间介电层126。根据本发明实施例，除了上述不同以外，第一存储器区段10可实质上相同于或相似于参照图11论述的三维与非闪速存储器单元结构。
外围电路区段30可包括设置在衬底100上的外围晶体管PTR。根据本发明实施例，外围晶体管PTR可设置在第一存储器区段10的电极结构ES的至少一侧上。第一层间介电层126可有一部分包括在外围电路区段30中，所述部分设置在衬底100上且覆盖外围晶体管PTR。第二层间介电层128及第三层间介电层129可有一些部分包括在外围电路区段30中，所述部分依序堆叠在第一层间介电层126上。外围电路区段30可包括电连接到外围晶体管PTR的外围电线5a及外围接触件7a。外围电线5a及外围接触件7a可分别穿透第一层间介电层126、第二层间介电层128及第三层间介电层129中的至少一者或多者。外围晶体管PTR、外围电线5a及外围接触件7a可构成用于操作第一存储器区段10的第一存储器单元的存储器控制器。
第二存储器区段20可包括设置在衬底100上的选择元件SE。根据本发明实施例，选择元件SE可设置在第一存储器区段10的电极结构ES的至少一侧上，且可定位在与外围晶体管PTR距衬底100的高度实质上相同的高度处。外围晶体管PTR与选择元件SE在其结构、其材料及其形成方法中的一个或多个方面可实质上相同。第二存储器区段20可包括电连接到选择元件SE的一个端子的可变电阻元件VR。除了在选择元件SE与第一层间介电层126之间不存在下层间介电层110以外，第二存储器区段20可实质上相同于或相似于参照图11所论述。
图17示出根据本发明构思示例性实施例的图13所示半导体器件的平面图。图18示出沿图7所示线I-I’截取的剖视图。
参照图17及图18，第一存储器区段10可包括二维与非闪速存储器单元阵列(例如，平面与非闪速存储器单元阵列)。第一存储器区段10可包括多个单元串CSTR，所述多个单元串CSTR中的每一者可包括串选择晶体管SST、多个存储器单元晶体管MCT及地选择晶体管GST。在一些实施例中，单元串CSTR中的每一者可包括依序堆叠在衬底100的第一存储器区100_10上且由单个单元串CSTR中包括的各个晶体管(即，串选择晶体管SST、所述多个存储器单元晶体管MCT及地选择晶体管GST)共享的隧道绝缘层TIL、电荷存储层CTL及阻挡绝缘层BIL，如图18所示。可在衬底100的第一存储器区100_10中形成所述多个存储器单元晶体管MCT的单元源极/漏极区CSD。
第一存储器区段10可包括：串选择线SSL，其为多个串选择晶体管SST的栅极电极；多条字线WL0到WLn，分别为多个存储器单元晶体管MCT中的一者的栅极电极；以及地选择线GSL，其为多个地选择晶体管GST的栅极电极。在一些实施例中，串选择线SSL、所述多条字线WL0到WLn及地选择线GSL可在第二方向D2上延伸且可在第一方向D1上彼此间隔开，如图17所示。
第一存储器区段10还可包括共源极区CSR，共源极区CSR是所述多个地选择晶体管GST的源极区且形成在衬底100的第一存储器区100_10中。共源极区CSR可电连接到共源极线CSL，共源极线CSL可包含导电材料。在第一存储器区段10中可包括多条位线BL0到BLm，且所述多条位线BL0到BLm中的每一者可通过位线接触件BLCT连接到所述多个串选择晶体管SST中的每一者的漏极区。
仍参照图17及图18，半导体器件可包括与图15所示第二存储器区段20相似的第二存储器区段20。在一些实施例中，可变电阻元件VR被设置成高于第一存储器区段10的晶体管(即，串选择晶体管SST、所述多个存储器单元晶体管MCT及地选择晶体管GST)，如图18所示。具体来说，可变电阻元件VR的面对衬底100的下表面可高于第一存储器区段10的晶体管的栅极电极的顶表面，如图18所示。在一些实施例中，可变电阻元件VR的与可变电阻元件VR的下表面相对的上表面可与第一存储器区段10的位线接触件BLCT的上表面共面。半导体器件还可包括与图15所示第三存储器区段30相似的第三存储器区段30。
如图18所示，在一些实施例中，第二层间介电层128及第三层间介电层129二者可从第一存储器区段10连续地延伸到第二存储器区段20以与第一存储器区段10的所述多个单元串CSTR及第二存储器区段20的选择元件SE交叠。在一些实施例中，包封层enCAP也可从第一存储器区段10连续地延伸到第二存储器区段20以与第一存储器区段10的所述多个单元串CSTR及第二存储器区段20的选择元件SE交叠，如图18所示。包封层enCAP可设置在可变电阻元件VR的一侧上且可从可变电阻元件VR的所述一侧连续地延伸到衬底100的第一存储器区100_10上。位线接触件BLCT可延伸穿过包封层enCAP。在一些实施例中，在平面图中，包封层enCAP可如图17所示完全包围可变电阻元件VR的所述一侧。
图19、图20及图21示出根据本发明构思示例性实施例的一种形成图15所示半导体器件的方法。
参照图19，可分别在外围电路区段30及第二存储器区段20中形成外围晶体管PTR及选择元件SE。外围晶体管PTR及选择元件SE二者可为场效应晶体管。可利用同一工艺同时形成外围栅极介电图案PGI与栅极介电图案GI，且可利用同一工艺同时形成外围栅极电极PGE与栅极电极GE。因此，外围栅极介电图案PGI与栅极介电图案GI可由同一材料形成且可具有实质上相同的厚度。此外，外围栅极电极PGE与栅极电极GE可由同一材料形成且可具有实质上相同的厚度。因此，外围栅极电极PGE的上表面与栅极电极GE的上表面可共面，如图19所示。
可利用同一工艺同时形成外围栅极间隔件PGSP与栅极间隔件GSP，并且因此外围栅极间隔件PGSP与栅极间隔件GSP可由相同的材料形成且可具有实质上相同的形状。也可利用同一工艺同时形成外围栅极顶盖图案PCAP与栅极顶盖图案CAP，并且因此外围栅极顶盖图案PCAP与栅极顶盖图案CAP可由相同的材料形成且可具有实质上相同的厚度。因此，外围栅极顶盖图案PCAP的上表面与栅极顶盖图案CAP的上表面可共面，如图19所示。可在衬底100的外围电路区100_30中形成外围源极/漏极区PSD，且可在衬底100的第二存储器区100_20中形成源极/漏极区SD。可在衬底100的第一存储器区100_10上形成外围晶体管PTR及选择元件SE中所包括的所有层，且接着可移除所有层以暴露出衬底100的第一存储器区100_10。
如图20所示，在形成外围晶体管PTR及选择元件SE之后，可形成第一存储器区段10的元件(例如，电极结构ES)，且接着可利用单个沉积工艺(例如，化学气相沉积工艺(chemical vapor deposition，CVD))来形成与第一存储器区100_10、第二存储器区100_20及外围电路区100_30交叠的第一顶盖绝缘层122。因此，第一顶盖绝缘层122可从第一存储器区段10连续地延伸到第二存储器区段20中。可在第一顶盖绝缘层122上依序形成第二顶盖绝缘层124及第一层间介电层126。第二顶盖绝缘层124及第一层间介电层126中的每一者可利用单个沉积工艺来形成，且可从第一存储器区段10连续地延伸到第二存储器区段20中。
参照图21，可同时形成第一存储器区段10的下接触件190及下垫接触件PC、第二存储器区段20的掩埋接触件BC及外围电路区段30的外围接触件7a。具体来说，可利用同一光刻工艺及刻蚀工艺来形成延伸穿过第一顶盖绝缘层122、第二顶盖绝缘层124及第一层间介电层126的开口，且接着可在开口中形成相同的导电材料以形成下接触件190、下垫接触件PC、掩埋接触件BC及外围接触件7a。因此，下接触件190、下垫接触件PC、掩埋接触件BC及外围接触件7a可由相同的材料形成，且下接触件190的上表面、下垫接触件PC的上表面、掩埋接触件BC的上表面及外围接触件7a的上表面可彼此共面，如图21所示。在一些实施例中，第一层间介电层126的上表面可与下接触件190的上表面、下垫接触件PC的上表面、掩埋接触件BC的上表面及外围接触件7a的上表面共面。
可利用同一沉积工艺及刻蚀工艺同时形成第一存储器区段10的辅助导电线192及下垫线PCL、第二存储器区段20的导电图案CL及外围电线5a。在一些实施例中，可形成与下接触件190、下垫接触件PC、掩埋接触件BC及外围接触件7a交叠的导电层，且接着可对导电层进行刻蚀以形成辅助导电线192、下垫线PCL、导电图案CL及外围电线5a。因此，辅助导电线192、下垫线PCL、导电图案CL及外围电线5a可由相同的材料形成，且可具有实质上相同的厚度，如图21所示。
仍参照图21，可利用同一沉积工艺形成第二层间介电层128以在辅助导电线192、下垫线PCL、导电图案CL及外围电线5a上连续地延伸且与辅助导电线192、下垫线PCL、导电图案CL及外围电线5a交叠。可形成延伸穿过第二层间介电层128的开口且接着可在开口中形成导电层以形成中间接触件194、中间垫接触件195及底部电极接触件BEC。因此，中间接触件194、中间垫接触件195及底部电极接触件BEC可由相同的材料形成，且中间接触件194的上表面、中间垫接触件195的上表面及底部电极接触件BEC的上表面可彼此共面，如图21所示。在一些实施例中，第二层间介电层128的上表面可与中间接触件194的上表面、中间垫接触件195的上表面及底部电极接触件BEC的上表面共面，如图21所示。再次参照图15，可在第二层间介电层128上形成可变电阻元件VR，且接着可利用沉积工艺形成包封层enCAP以使得包封层enCAP可从第二存储器区段20连续地延伸到第一存储器区段10中。
如本发明人所理解，可利用在高温(例如，500℃)下执行的一个或多个工艺形成电极结构ES，所述高温可能会损坏可变电阻元件VR。如参照图19到图21所论述，根据本发明构思的实施例，可变电阻元件VR可在形成电极结构ES之后形成。因此，可变电阻元件VR不会因用于形成电极结构ES的高温而被损坏，且可变电阻元件VR可被设置成高于所述一对最上栅极电极150U，如图8到图11及图15所示。
根据本发明构思，可使用单个衬底100(例如，单个晶片)来形成并排设置且具有彼此不同的操作特性并包括在单个芯片中的第一存储器区段10及第二存储器区段20。因此，单个芯片可包括形成在单个衬底100的一部分上的第一存储器区段10及第二存储器区段20，并且衬底100的包括在第一存储器区段10及第二存储器区段20中的部分可具有连续的晶体结构且可形成一体结构。衬底100上可设置有包括外围晶体管PTR的外围电路区段30。第二存储器区段20的选择元件SE可被设置在与外围晶体管PTR距衬底100的高度实质上相同的高度处。由于选择元件SE与外围晶体管PTR被定位在实质上相同的水平高度处，因此第一存储器区段10与第二存储器区段20可易于并排地设置在单个衬底100上。因此，可易于提供具有高集成度的半导体器件。
上述主题应被视为说明性的而非限制性的，且随附权利要求书旨在涵盖均落在本发明构思的真实精神及范围内的所有此类修改、改良及其他实施例。因此，在法律所允许的最大程度上，本发明构思的范围应由以上权利要求书及其等效范围所许可的最广范围的解释来确定，而不应受上述详细说明约束或限制。

Claims (20)

1.一种集成电路器件，其特征在于，包括：
衬底，包括闪速存储器区及可变电阻存储器区；
闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；
可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；以及
选择晶体管，包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区，所述选择源极/漏极区电连接到所述可变电阻元件，
其中所述衬底包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面从所述闪速存储器区连续地延伸到所述可变电阻存储器区，
其中所述可变电阻元件在垂直于所述衬底的所述上表面的方向上与所述闪速存储器单元晶体管不交叠。
2.根据权利要求1所述的集成电路器件，其特征在于，所述衬底的所述闪速存储器区及所述可变电阻存储器区构成一体结构。
3.根据权利要求1所述的集成电路器件，其特征在于，还包括在所述可变电阻元件的一侧上延伸的包封层，
其中所述包封层从所述可变电阻元件的所述一侧连续地延伸到所述闪速存储器区上并与所述闪速存储器单元晶体管交叠。
4.根据权利要求3所述的集成电路器件，其特征在于，在平面图中，所述包封层包围所述可变电阻元件的所述一侧。
5.根据权利要求4所述的集成电路器件，其特征在于，所述包封层包含氮化物。
6.根据权利要求1所述的集成电路器件，其特征在于，所述可变电阻元件的下表面高于所述单元栅极电极的上表面。
7.根据权利要求6所述的集成电路器件，其特征在于，所述单元栅极电极包括垂直地堆叠在所述衬底的所述闪速存储器区上的多个单元栅极电极，且
其中所述可变电阻元件的下表面高于所述多个单元栅极电极中的最上的一个单元栅极电极的上表面。
8.根据权利要求1所述的集成电路器件，其特征在于，还包括外围晶体管，所述外围晶体管被配置成产生用于操作所述闪速存储器单元晶体管的信号且包括设置在所述衬底中的外围源极/漏极区。
9.根据权利要求1所述的集成电路器件，其特征在于，所述闪速存储器单元晶体管包括设置在所述衬底的所述闪速存储器区中的单元源极/漏极区。
10.一种集成电路器件，其特征在于，包括：
衬底，包括闪速存储器区及可变电阻存储器区；
闪速存储器单元晶体管，包括与所述衬底的所述闪速存储器区交叠的单元栅极电极；
沟道结构，穿透所述单元栅极电极；
位线，设置在所述闪速存储器单元晶体管上且连接到所述沟道结构；
可变电阻元件，与所述衬底的所述可变电阻存储器区交叠；
选择元件，被配置成控制流过所述可变电阻元件的电流；以及
层间绝缘层，连续地延伸至与所述闪速存储器单元晶体管及所述选择元件二者交叠，
其中所述可变电阻元件设置在所述位线与所述闪速存储器单元晶体管之间的水平高度处。
11.根据权利要求10所述的集成电路器件，其特征在于，所述可变电阻元件的下表面高于所述单元栅极电极的上表面。
12.根据权利要求10所述的集成电路器件，其特征在于，还包括在所述可变电阻元件的一侧上延伸的包封层，
其中所述包封层从所述可变电阻元件的所述一侧连续地延伸到所述闪速存储器区上并与所述闪速存储器单元晶体管交叠。
13.根据权利要求12所述的集成电路器件，其特征在于，在平面图中，所述包封层包围所述可变电阻元件的所述一侧。
14.根据权利要求10所述的集成电路器件，其特征在于，还包括外围晶体管，所述外围晶体管被配置成产生用于操作所述闪速存储器单元晶体管的信号且包括设置在所述衬底的所述闪速存储器区中的外围源极/漏极区，
其中所述选择元件包括选择晶体管，所述选择晶体管包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区。
15.根据权利要求14所述的集成电路器件，其特征在于，所述外围晶体管包括设置在所述闪速存储器单元晶体管与所述衬底之间的外围栅极电极。
16.根据权利要求10所述的集成电路器件，其特征在于，所述闪速存储器单元晶体管包括设置在所述衬底的所述闪速存储器区中的单元源极/漏极区，且
其中所述选择元件包括选择晶体管，所述选择晶体管包括设置在所述衬底的所述可变电阻存储器区中的选择源极/漏极区。
17.一种集成电路器件，其特征在于，包括：
衬底；
闪速存储器单元晶体管，包括设置在所述衬底上的单元栅极电极；
沟道结构，穿透所述单元栅极电极；
位线，设置在所述闪速存储器单元晶体管上且连接到所述沟道结构；
外围晶体管，被配置成产生用于操作所述闪速存储器单元晶体管的信号，所述外围晶体管包括外围栅极电极及设置在所述衬底中的外围源极/漏极区；
可变电阻元件，位于所述衬底上；以及
选择晶体管，被配置成控制流过所述可变电阻元件的电流且包括设置在所述衬底中的选择源极/漏极区，
其中所述可变电阻元件设置在高于所述位线距所述衬底的水平高度的水平高度处。
18.根据权利要求17所述的集成电路器件，其特征在于，所述衬底包括一体结构。
19.根据权利要求17所述的集成电路器件，其特征在于，所述可变电阻元件的下表面高于所述单元栅极电极的上表面。
20.根据权利要求17所述的集成电路器件，其特征在于，还包括在所述可变电阻元件的一侧上延伸的包封层，
其中所述包封层从所述可变电阻元件的所述一侧连续地延伸到所述闪速存储器单元晶体管上并与所述闪速存储器单元晶体管交叠。
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