CN104659030A - 电子设备 - Google Patents

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Abstract

一种电子设备包括存储器。所述存储器包括：第一单元阵列，包括多个快闪存储器单元；第一外围电路，适于控制第一单元阵列；第二单元阵列，包括多个可变电阻存储器单元；以及第二外围电路，适于控制第二单元阵列。第一单元阵列、第一外围电路以及第二外围电路在半导体衬底的表面之上形成在第一层级，第二单元阵列在半导体衬底的表面之上设置在第二层级，第二层级比第一层级更高。第二单元阵列的一部分在平面图中与第二外围电路和/或第一单元阵列重叠。

Description

电子设备
相关申请的交叉引用
本申请要求2013年11月20日提交的申请号为10-2013-0141374、发明名称为“电子设备”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及存储器电路和器件，以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子装置趋于小型化、低功耗、高性能、多功能等，已经在本领域寻求能将信息储存在诸如计算机、便携式通信设备等的各种电子装置中的半导体器件，并且已经对适合的半导体器件进行了研究。这种半导体器件包括使用能根据施加的电压或电流而在不同的电阻状态之间切换的材料和结构来储存数据的半导体器件，诸如阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电熔丝等。
发明内容
本公开的实施例包括存储器电路和器件，以及它们在电子设备或系统中的应用，并且提供了具有集成在一个衬底之上的可变电阻存储器和快闪存储器的复合存储器件的电子设备的各种实施方式。
在一个实施例中，一种电子设备包括半导体存储器，所述半导体存储器包括：第一单元阵列，包括多个快闪存储器单元；第一外围电路，适于控制第一单元阵列；第二单元阵列，包括多个可变电阻存储器单元；以及第二外围电路，适于控制第二单元阵列。第一单元阵列、第一外围电路和第二外围电路沿着与半导体衬底的表面垂直的方向形成在同一层级，第二单元阵列设置成在垂直方向上比第一单元阵列、第一外围电路和第二外围电路更高，并且与第二外围电路和第一单元阵列重叠。
以上设备的实施例可以包括下列中的一个或更多个。
第一单元阵列被设置成沿着与半导体衬底的表面平行的水平方向在第一外围电路和第二外围电路之间与第二外围电路相邻。电子设备还包括多层互连结构，所述多层互连结构与第二单元阵列和第二外围电路耦接，并且设置在第二单元阵列和第二外围电路之间。
第一外围电路包括利用半导体衬底形成的第一外围电路晶体管，第二外围电路包括利用半导体衬底形成的第二外围电路晶体管，第一单元阵列包括利用半导体衬底形成的单元晶体管和选择晶体管。单元晶体管包括层叠有隧道绝缘层、浮栅、电荷阻挡层和控制栅的第一栅结构，并且第一外围电路晶体管、第二外围电路晶体管和选择晶体管包括从第一栅结构去除了电荷阻挡层的至少一部分的第二栅结构，使得第二栅结构的浮栅和控制栅电耦接。
第二单元阵列包括：多个第一线，沿着第一水平方向延伸；多个第二线，沿着第二水平方向延伸以在第一线之上与第一线交叉；以及可变电阻元件，在第一线和第二线之间设置在第一线和第二线的交叉点处。第一线和第二线在第二单元阵列和第二外围电路彼此重叠的区域中经由设置在第二单元阵列和第二外围电路之间的多层互连结构与第二外围电路电耦接，并且第一线和第二线中的至少一个延伸以与第一单元阵列重叠。
第一单元阵列包括利用半导体衬底形成的单元晶体管和选择晶体管，第二单元阵列包括：多个第一线，沿着第一水平方向延伸；多个第二线，沿着第二水平方向延伸以在第一线之上与第一线交叉；以及可变电阻元件，在第一线和第二线之间设置在第一线和第二线的交叉点处，并且布置有单元晶体管和选择晶体管的第一矩阵区与布置有可变电阻元件的第二矩阵区的一部分重叠。
第一单元阵列经由设置在第一矩阵区外部的区域中的导体与第一外部电路电耦接，第二单元阵列经由设置在第二矩阵区外部的区域中的导体与第二电路电耦接。
第一单元阵列和第一外围电路可以用作储存用户数据的第一存储器。第二单元阵列和第二外围电路可以用作协助存储器的数据输入/输出的缓冲存储器、或者用作储存用户数据的第二存储器。
第二单元阵列还与第一外围电路重叠。
在一个实施例中，一种电子设备包括半导体存储器。半导体存储器包括：半导体衬底，包括第一区和第二区；第二外围电路晶体管，利用半导体衬底形成并且被设置在第一区中；快闪存储器的单元晶体管和选择晶体管，利用半导体衬底形成并且设置在第二区中；以及多个第一线，设置在第二外围电路晶体管之上且沿着与半导体衬底的表面平行的第一水平方向延伸；多个第二线，沿着第二水平方向延伸以在第一线之上与第一线交叉；以及可变电阻元件，在第一线和第二线之间设置在第一线和第二线的交叉点处，其中，第一线和第二线经由设置在第一区中的导体与第二外围电路晶体管电耦接，并且第一线和第二线中的至少一个延伸至第二区。
以上设备的实施例可以包括下列中的一个或更多个。
半导体衬底还包括第三区和在第三区中利用半导体衬底形成的第一外围电路晶体管。第二区在第一区和第三区之间与第一区相邻设置。
单元晶体管包括层叠有隧道绝缘层、浮栅、电荷阻挡层和控制栅的第一栅结构。第二外围电路晶体管和选择晶体管包括与第一栅结构相似的第二栅结构，其中，缺少电荷阻挡层的至少一部分，使得第二栅结构的浮栅和控制栅电耦接。
布置有单元晶体管和选择晶体管的第一矩阵区与布置有可变电阻元件的第二矩阵区的一部分重叠。单元晶体管的栅极和选择晶体管的栅极经由设置在第一矩阵区的外部区中的导体与第一外部电路电耦接，第一线和第二线经由设置在第二矩阵区的外部区中的导体与第二外部电路电耦接。
在一个实施例中，一种电子设备包括半导体存储器。半导体存储器包括：第一单元阵列，包括设置在第一层级的多个第一类型存储器单元；第一外围电路，被配置成控制第一单元阵列并且设置在第一层级；第二单元阵列，包括设置在第二层级的多个第二类型存储器单元；以及第二外围电路，被配置成控制第二单元阵列并且被设置在第一层级，其中，第一层级在与衬底垂直的方向上与第二层级不同，且第二单元阵列与第一外围电路、第二外围电路和第一单元阵列中的一个或更多个重叠。
在一个实施例中，一种用于形成电子设备的方法包括以下步骤：利用半导体衬底来形成电路的第一层级，电路的第一层级包括快闪存储器单元阵列、快闪存储器外围电路和可变电阻存储器外围电路；在电路的第一层级之上形成多层互连结构；以及在多层互连结构之上形成可变电阻存储器单元阵列，其中，快闪存储器单元阵列与快闪存储器外围电路电耦接，且其中，多层互连结构将可变电阻存储器外围电路与可变电阻存储器单元阵列电耦接。
以上方法的实施例可以包括下列中的一个或更多个。
形成电路的第一层级包括以下步骤：形成第一隧道绝缘层和第二隧道绝缘层；分别在第一隧道绝缘层和第二隧道绝缘层之上形成第一浮栅和第二浮栅；形成层叠在第一浮栅之上的电荷阻挡层；以及分别形成层叠在电荷阻挡层和第二浮栅之上的第一控制栅和第二控制栅，其中，第二控制栅接触第二浮栅。电荷阻挡层是第一电荷阻挡层，且所述方法还包括在第二浮栅的一部分和第二控制栅的一部分之间形成第二电荷阻挡层。
在附图、说明书和权利要求中更详细地描述这些和其他的实施例。
附图说明
图1是说明根据一个实施例的复合存储器件的框图。
图2是说明图1中所示的复合存储器件的截面图。
图3是说明图2中所示的第一单元阵列的平面图。
图4是说明图2中所示的第二单元阵列的平面图。
图5说明图2中所示的第二单元阵列中的存储器单元。
图6说明包括根据一个实施例的复合存储器件的电子设备的框图。
图7是根据一个实施例的用于形成复合存储器件的过程的流程图。
具体实施方式
以下将参照附图详细地描述本公开的各种实施例。
附图可能并非按比例绘制，且在某些情况下，为了清楚地示出实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在以具有两层或更多层的多层结构在附图或说明书中呈现实施例时，这些层的相对定位关系或者布置层的顺序反映实施例的特定实施方式，而不同的相对位置关系或布置层的顺序也是可能的。另外，多层结构的实施例的描述或说明可以不反映特定多层结构中存在的全部层(例如，一个或更多个额外的层可以存在于两个所示的层之间)。作为特定的实例，当所述或所说明的多层结构中的第一层被称作在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是也可以表示有一个或更多个其他的中间层存在于第一层和第二层之间或第一层和衬底之间的结构。
目前已经研究的各种类型的存储器可以根据它们的特性而针对不同的目的来使用。例如，动态随机存取存储器(DRAM)尽管具有快的操作速率，但由于其是易失性存储器且需要周期性的刷新操作，所以可以用于储存执行软件的数据。由于快闪存储器是非易失性存储器且能够储存大容量的数据，所以可以用于储存用户数据的目的。用于基于电阻变化特性来储存数据的可变电阻存储器，诸如阻变随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)等可以代替DRAM或者快闪存储器，或者可以根据期望的特性与DRAM或快闪存储器一起使用以便互补。
由于如上所述的存储器在使用上的不同，各种电子设备或系统一起使用若干类型的存储器。例如，诸如存储卡的数据储存系统可以包括：用于储存大容量数据的第一类型的存储器，以及用于执行作为暂时储存数据的缓冲存储器以有效地输入数据至存储器和从存储器中输出数据的第二类型的存储器。在包括用于储存数据的存储器和缓冲存储器二者的数据储存系统的一个实施例中，快闪存储器可以用作储存数据的存储器，DRAM可以用作缓冲存储器。
当电子设备或系统中需要若干类型的存储器时，每种存储器可以形成为单独的个体芯片，或者被形成在不同的衬底之上且衬底连接在一起以与形成为正如一个芯片的存储器在尺寸上相似。在相关技术中不存在用于在单个衬底之上形成不同类型的存储器的技术，这是由于每种类型的存储器的部件和用于制造每种类型的存储器的方法彼此不同。这些差异可在工艺、成本、性能、集成度、尺寸等方面产生各种问题。
本公开的实施例提供了一种存储器件，其中可变电阻存储器和快闪存储器集成在一个衬底之上，以下参照图1至图5进行详细地描述。在下文中，将包括不同类型的存储器(例如，可变电阻存储器和快闪存储器)的存储器件称作为“复合存储器件”。
图1是说明根据一个实施例的复合存储器件的框图。复合存储器件包括：快闪存储器，其包括形成在衬底SUBSTRATE之上的第一单元阵列FC和第一外围电路FP；以及可变电阻存储器，其包括形成在同一衬底SUBSTRATE之上的第二单元阵列RC和第二外围电路RP。
快闪存储器和可变电阻存储器中的每个包括：单元阵列，其包括多个存储器单元；以及外围电路，其包括用于控制存储器单元的操作的多个电路。快闪存储器的单元阵列和外围电路分别被称作为第一单元阵列FC和第一外围电路FP。可变电阻存储器的单元阵列和外围电路分别被称作为第二单元阵列RC和第二外围电路RP。
第一外围电路FP和第二外围电路RP包括各种元件，具体地，利用半导体衬底形成的晶体管，且第一外围电路FP和第二外围电路RP设置在沿着与半导体衬底的表面垂直的方向(在下文中，被称作为“垂直方向”)的最下层级。
快闪存储器的存储器单元具有包括利用衬底形成的晶体管的结构。结果，第一单元阵列FC被设置在沿着垂直方向的最下层级，正如设置第一外围电路FP和第二外围电路RP一样。
第一外围电路FP和第二外围电路RP以及第一单元阵列FC被设置成沿着与衬底的表面平行的方向(在下文中，被称作为“水平方向”)彼此相邻。由于第二单元阵列RC被设置在第一单元阵列FC之上以及第二外围电路RP之上，因此第一单元阵列FC被设置在第一外围电路FP和第二外围电路RP之间，如图1中所示。
第二单元阵列RC可以沿着垂直方向设置成在第一单元阵列FC、第一外围电路FP和第二外围电路RP之上。这是因为可变电阻存储器中的存储器单元不是利用半导体衬底SUBSTRATE形成的，且具有可变电阻材料插入在两个电极之间的结构。由于可变电阻存储器单元的两个电极可以通过第二外围电路RP来控制，所以第二单元阵列RC可以形成在第二外围电路RP之上以与第二外围电路RP重叠。如图1中所示，第二单元阵列RC也被设置在第一单元阵列FC之上以与第一单元阵列FC重叠。另外，尽管未示出，但是第二单元阵列RC也被设置在第一外围电路FP之上以与第一外围电路FP重叠。
第一单元阵列FC、第一外围电路FP、第二单元阵列RC、以及第二外围电路RP中的每个可以根据复合存储器件的设计而彼此电耦接，以及经由一个或更多个多层互连结构而与其他的电路电耦接。多层互连结构包括沿着垂直方向或水平方向形成的各种导电图案，诸如沿着水平方向形成的线或焊盘、沿着垂直方向形成以将第一单元阵列FC、第一外围电路FP、第二单元阵列RC以及第二外围电路RP与线或焊盘耦接的接触插塞等。
如图1中所示，第一层L1设置在第一单元阵列FC、第一外围电路FP和第二外围电路RP与第二单元阵列RC之间，第一单元阵列FC、第一外围电路FP和第二外围电路RP设置在最下面的层中，第二单元阵列RC设置在第一单元阵列FC、第一外围电路FP以及第二外围电路RP之上。第一层L1包括形成在其中的第一多层互连结构。第一多层互连结构包括与第一单元阵列FC、第一外围电路FP以及第二外围电路RP电耦接的各种线、焊盘和/或接触。具体地，第一层L1包括用于将第二单元阵列RC的线与第二外围电路RP的部件(诸如，晶体管)耦接的线、焊盘和/或接触。
如图1中所示，第二层L2被设置在第二单元阵列RC之上，且包括第二多层互连结构。第二多层互连结构包括与第一单元阵列FC、第一外围电路FP、第二外围电路RP和第二单元阵列RC电耦接的各种线、焊盘和/或接触。
在下文中将参照图2至图5来详细地描述图1中所示的半导体器件。
图2是说明根据一个实施例的图1中所示的复合存储器件的详细结构的截面图。图3是说明图2中所示的第一单元阵列FC的平面图。图4是说明图2中所示的第二单元阵列RC的平面图。图5详细地说明图2中所示的第二单元阵列RC的存储器单元MC。图2中所示的第一单元阵列FC是沿着图3中所示的A-A’线截取的截面，且图2中所示的第二单元阵列RC是沿着图4中所示的B-B’线截取的截面。
参见图2至图5，提供了形成有第一单元阵列FC、第一外围电路FP和第二外围电路RP的半导体衬底100。第一单元阵列FC、第一外围电路FP和第二外围电路RP通过形成在半导体衬底100中的隔离层105a和105b彼此分开。半导体衬底100可以是单晶硅衬底，且隔离层105a和105b可以由各种绝缘材料形成，诸如由氧化物层、氮化物层、或者氧化物层和氮化物层的组合形成。
快闪存储器的单元阵列被设置在第一单元阵列FC中。在图2中所示的实施例中，描述了NAND快闪存储器的单元阵列，其中多个单元晶体管110A串联耦接在两个选择晶体管110B之间，但是实施例不局限于此。在一些实施例中，各种类型的快闪存储器单元可以被设置在第一单元阵列FC中。
每个单元晶体管110A包括栅结构以及结区119a1和119a2，所述栅结构包括顺序地层叠在半导体衬底100的有源区ACT(图3中所示)之上的隧道绝缘层111a、浮栅113a、电荷阻挡层115a和控制栅117a，所述结区119a1和119a2在栅结构的两侧形成在半导体衬底100中。
每个选择晶体管110B包括栅结构以及结区119b1或119b2，所述栅结构与单元晶体管110A相似，包括顺序地层叠的隧穿绝缘层111b、浮栅113b、电荷阻挡层115b和控制栅117b，所述结区119b1或119b2在栅结构的一侧形成在半导体衬底100中，但是电荷阻挡层115b的一部分被去除使得浮栅113b和控制栅117b可以电耦接。当用于形成单元晶体管110A的栅结构的第一多层沉积工艺和用于形成选择晶体管110B的栅结构的第二多层沉积工艺一起执行时，可以形成附图中所示的结构。然而，实施例不局限于此，整个电荷阻挡层115b都可以不在选择晶体管110B中，即可以不执行形成电荷阻挡层115b，或者电荷阻挡层115b可以在形成之后被全部去除。
当分开执行用于形成单元晶体管110A的栅结构的第一多层沉积工艺和用于形成选择晶体管110B的栅结构的第二多层沉积工艺时，单元晶体管110A的栅结构和选择晶体管110B的栅结构可以彼此不同。选择晶体管110B的栅结构可以具有各种形式，每种形式具有栅绝缘层和栅电极的层叠结构。
单元晶体管110A和选择晶体管110B的控制栅117a和117b分别沿着与有源区ACT在半导体衬底100中延伸的方向垂直的方向延伸。控制栅117a和控制栅117b分别形成字线WL以及选择线SSL和DSL，如图3中所示。设置在字线WL的一侧的选择线是源极选择线SSL，而设置在字线WL的另一侧的选择线是漏极选择线DSL。
浮栅113a和113b在控制栅117a和117b与有源区ACT之间的交叉区(可以被称作为交叉点)中具有岛形。在平面中，单元晶体管110A和选择晶体管110B被设置成沿着有源区ACT延伸的方向和垂直方向成矩阵排列。在下文中，设置有单元晶体管110A和选择晶体管110B的区域被称作为第一矩阵区M1。
集成有各种组成元件(诸如，晶体管)的第一电路可以形成在第一外围电路FP中以控制第一单元阵列FC。第二电路可以形成在第二外围电路RP中以控制第二单元阵列RC。为了便于描述，在第一外围电路FP中示出第一电路的一个晶体管110C，且在第二外围电路RP中示出第二电路的四个晶体管110D，但是实施例不局限于此。
第一外围电路FP中的晶体管110C被称作为第一外围电路晶体管110C，而第二外围电路RP中的每个晶体管110D被称作为第二外围电路晶体管110D。第一外围电路晶体管110C和/或第二外围电路晶体管110D被形成为包括与选择晶体管110B的栅结构相同或相似的栅结构。
在一个实施例中，第一外围电路晶体管110C和第二外围电路晶体管110D分别包括：隧道绝缘层111c和111d、浮栅113c和113d、电荷阻挡层115c和115d、控制栅117c和117d、以及结区119c和119d。在第一外围电路晶体管110C和第二外围电路晶体管110D中，电荷阻挡层115c的一部分被去除使得浮栅113c和控制栅117c电耦接，电荷阻挡层115d的一部分被去除使得浮栅113d和控制栅117d电耦接。然而，实施例不局限于上述结构，第一外围电路晶体管110C和第二外围电路晶体管110D中的每个的栅结构可以具有各种形式，每种形式具有栅绝缘层和栅电极的层叠结构。
以上所述的单元晶体管110A、选择晶体管110B、第一外围电路晶体管110C和第二外围电路晶体管110D可以被设置在沿着垂直方向与半导体衬底100接触的最下层中，这是因为每个晶体管110A-D是利用半导体衬底100形成的，即每个晶体管110A-D的有源部分包括半导体衬底100中的材料。尽管未示出，但是第一外围电路FP和第二外围电路RP可以包括除了第一外围电路晶体管110C和第二外围电路晶体管110D之外的外围电路元件。
单元晶体管110A、选择晶体管110B、第一外围电路晶体管110C、第二外围电路晶体管110D和其他的外围电路元件可以经由具有各种结构的多层互连结构(诸如，水平导体P1c、垂直导体V2c等)与上层电耦接。在第一外围电路晶体管110C的一侧的结区119c可以与设置在第三夹层电介质层ILD3之上的水平导体P4c(例如，线)电耦接。结区119c可以经由分别穿通第一至第三夹层电介质层ILD1、ILD2和ILD3的垂直导体V1c、V2c和V4c的组合以及水平导体P1c而与水平导体P4c电耦接。垂直导体V1c、V2c和V4c可以具有接触插塞的形状，水平导体P1c可以具有焊盘的形状。在其他的实施例中，这种层结构和耦接关系可以采用各种方式来改变。
在第一单元阵列FC中，在源极选择线SSL的一侧的第一选择晶体管110B的结区119b2和在漏极选择线DSL的另一侧的第二选择晶体管110B的结区119b1分别经由垂直导体V1a和V1b与设置在第一夹层电介质层ILD1之上的源极线SL和位线BL电耦接，垂直导体V1a和V1b中的每个穿通第一夹层电介质层ILD1。图3示出沿着与有源区ACT垂直的方向延伸的源极线SL和沿着与源极线SL垂直的方向延伸的位线BL，但是这些方向可以采用各种方式来改变。
图2示出源极线SL和位线BL沿着垂直方向设置在同一层级。在另一个实施例中，源极线SL和位线BL可以被设置在不同的层级。源极线SL和位线BL被设置在比单元晶体管110A和选择晶体管110B更高、且比第二单元阵列RC更低的层级。
字线WL、源极选择线SSL、漏极选择线DSL、源极线SL以及位线BL在设置有单元晶体管110A和选择晶体管110B的第一矩阵区M1之外的区域中与更高层级的层电耦接。在一个实施例中，字线WL、源极选择线SSL、漏极选择线DSL和源极线SL的端部经由设置在第一矩阵区M1的外围区中的、图3所示的垂直和/或水平导体V10、V11、V12和V13与更高层级的层电耦接。位线BL的端部可以经由设置在第一矩阵区M1外部的区域中的垂直导体V2b和V4b与水平导体P4b电耦接。
当将字线WL、源极选择线SSL、漏极选择线DSL、源极线SL和位线BL与更高层级的层耦接的导体被设置在第一矩阵区M1外部的一个区域或多个区域中时，可以自由地使用第一矩阵区M1之上的空间。因此，第二单元阵列RC的一部分可以被设置在第一矩阵区M1之上，如下文所述。
第二外围电路RP与第二单元阵列RC电耦接。在下文中这将在描述第二单元阵列RC时来进行描述。
可变电阻存储器的单元阵列可以被设置在第二单元阵列RC中。单元阵列可以具有交叉点结构，其中存储器单元被设置在相互交叉的上部线和下部线的交叉点处。
如图2和图4中所示，第二单元阵列RC包括多个第一线140和多个第二线150。多个第一线140沿着与半导体衬底100平行的第一方向延伸。多个第二线150被设置在第一线140之上，并且沿着与半导体衬底100平行且与第一方向垂直的第二方向延伸。第一可变电阻元件145在第一线140和第二线150的交叉点处被插入在第一线140和第二线150之间。第一可变电阻元件145以及第一线140和第二线150接触第一可变电阻元件145的一部分可以作为存储器单元MC。
第一线140和第二线150是用于将电压或电流供应至第一可变电阻元件145的两个端部的线。第一线140和第二线150可以包括如下的一个或更多个层：所述一个或更多个层包含一种或更多种金属，诸如铂(Pt)、铱(Ir)、钌(Ru)、铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)等，和/或包含一种或更多种金属氮化物，诸如氮化钛(TiN)、氮碳化钛(TiCN)、氮化钛铝(TiAlN)、氮氧化钛(TiON)、氮化钽(TaN)、氮碳化钽(TaCN)、氮化钽铝(TaAlN)、氮氧化钽(TaON)、氮化钨(WN)、氮化钼(MoN)等。然而，实施例不局限于此，各种导电材料可以用于第一线140和第二线150。
如图5中所示，插入在第一线140和第二线150之间的第一可变电阻元件145可以包括可变电阻层145A，所述可变电阻层145A具有根据施加的电压或电流而在不同的电阻状态之间切换的特性。第一可变电阻元件145还可以包括选择元件层145B，所述选择元件层145B与可变电阻层145A的一个端部电耦接，并且控制是否将电压或电流供应至可变电阻层145A。
可变电阻层145A可以由包括用于RRAM、PRAM、FRAM和MRAM的各种材料的一个或更多个层形成，诸如下列中的一种或更多种：过渡金属氧化物、金属氧化物(诸如基于钙钛矿的材料)、相变材料(诸如基于硫族化物的材料)、高电介质材料以及铁磁材料。当可变电阻层145A包括金属氧化物时，可变电阻层145A的电阻可以基于是否通过可变电阻层145A内部的氧空位或金属离子而形成能够运载电流的细丝来变化。
选择元件层145B被配置成如果供应的电压低于预定的阈值电压则仅允许少量的电流流动，而如果供应的电压高于阈值电压则允许大量的电流流动。选择元件层145B插入在可变电阻层145A与第一线140或第二线150之间，以在耦接到同一第一线140或第二线150的存储器单元MC之间防止泄漏电流。二极管、晶体管、变阻器、金属绝缘体过渡(MIT)元件以及用绝缘材料形成的隧穿阻挡层中的一种或更多种可以用作选择元件层145B。
沿着第一水平方向和第二水平方向排列的多个存储器单元MC可以沿着垂直方向层叠成多个层。对此，与第一线140重叠且沿着与第一线140相同的方向延伸的第一方向的线和与第二线150重叠且沿着与第二线150相同的方向延伸的第二方向的线可以沿着垂直方向交替地层叠，并且与第一可变电阻元件145重叠的可变电阻元件形成在第一方向的线与第二方向的线之间。图2和图4说明第二单元阵列RC包括沿着垂直方向层叠成两层的存储器单元MC的情况。
因此，除了上述特征之外，第二单元阵列RC还包括在第二线150之上沿着第一方向延伸的第三线160，以及在第二线150和第三线160的交叉处插入在第二线150和第三线160之间的第二可变电阻元件155。在下文中，存储器单元沿着第一方向和第二方向在平面上排列的区域，即设置有第一可变电阻元件145和第二可变电阻元件155的区域被称作为第二矩阵区M2。
第一线140、第二线150和第三线160可以在第二矩阵区M2之外的区域中与第二外围电路RP的相应部分、即各个第二外围电路晶体管110D的结区(例如，119d和119e)电耦接。第一线140可以利用多层导体V2e、P1e和V1e与第二外围电路晶体管110D中的一个的结区119e电耦接。第三线160可以经由多层导体V3、P2d、V2d、P1d以及V1d与第二外围电路晶体管110D中的另一个的结区119d电耦接。第二线150可以经由图4中所示的导体V14与另一个外围电路晶体管的结区(未示出)电耦接。
当第二单元阵列RC具有交叉点结构时，可以自由地使用第二矩阵区M2之下的空间，这是因为用于将第二矩阵区M2的线140、150和160与位于它们之下的电路耦接的导体全部设置在第二矩阵区M2之外的区域中。因此，在平面图中，第二矩阵区M2的一部分可以与第一矩阵区M1重叠。
前述复合存储器件具有以下优点。
利用集成可变电阻存储器和快闪存储器的复合存储器件，可以获得可变电阻存储器和快闪存储器二者的优点。换言之，可变电阻存储器具有快操作速率和随机可访问性，而快闪存储器具有大的数据容量和良好的保持特性。因此，通过在单个衬底之上形成可变电阻存储器和快闪存储器，可以利用改善的操作效率来降低生产成本、功耗和尺寸。
利用前述复合存储器件，还可以简化制造工艺并且降低工艺成本，因为可以一起形成快闪存储器的单元阵列中的晶体管、快闪存储器的外围电路中的晶体管、以及可变电阻存储器的外围电路中的晶体管。
此外，当可变电阻存储器的单元阵列具有交叉点结构时，可变电阻存储器的单元阵列可以设置在快闪存储器的单元阵列的一部分之上。因此，存储器件的平面面积可以降低，并且可变电阻存储器的单元阵列中排列的存储器单元的数目可以增加，带来存储器件的集成度增加。
根据本公开的实施例的复合存储器件可以用作各种设备或系统。图6示出包括根据一个实施例的复合存储器件的设备或系统的一个实例。
参见图6，电子设备600在概念上是能够执行包括储存数据的各种功能的任何电子设备。例如，电子设备600可以是存储设备，诸如固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪存储(CF)卡等，或者是如下各种电子设备，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)接收器、摄像机、录音机、远程信息处理设备、视听系统、智能电视等。
电子设备600包括用于储存数据的存储块620和用于控制存储块620的控制块610。
存储块620包括如上所述的包含快闪存储器622和可变电阻存储器624的复合存储器件的一个或更多个实施例。存储块620可以包括：第一单元阵列，其包括多个快闪存储器单元；第一外围电路，其适于控制第一单元阵列；第二单元阵列，其包括多个可变电阻存储器单元；以及第二外围电路，其适于控制第二单元阵列。第一单元阵列、第一外围电路和第二外围电路可以在衬底之上形成在同一第一层中，第二单元阵列在衬底之上形成在第二层中，第二层比第一层更高。第二单元阵列与第二外围电路和第一单元阵列中的一个或更多个重叠。
因而，可以形成具有多功能的存储块620。在一个实施例中，快闪存储器622可以用于储存高容量的数据，可变电阻存储器624可以用作暂时储存数据的缓冲存储器、或者用作有效地执行存储器的数据输入/输出的辅助存储器。在一个实施例中，快闪存储器622和可变电阻存储器624二者都可以用作储存高容量数据的存储器。
由于可以利用一个衬底来一起形成多功能的存储块620，所以可以增加集成度，并且降低功耗和尺寸，同时保证存储块620的期望操作特性。因此，电子设备600可以具有降低的尺寸，同时保证期望的操作特性。
根据本文的教导和公开，本领域的普通技术人员将理解的是，电子设备600可以根据其本身的类型而包括各种功能的模块，例如，接口模块、通信模组模块、显示模块、中央处理模块等。
根据本公开的实施例，电子设备包括在单个衬底之上集成可变电阻存储器和快闪存储器的复合存储器件。
图7示出根据一个实施例的用于形成复合存储器件的过程700，并且将参照图2中所示的结构来进行描述。在S704，在衬底100之上的第一层级形成晶体管110A-D的下层，所述下层分别包括隧道绝缘层111a-d、浮栅113a-d和电荷阻挡层115a-d。
在S708中，从每个晶体管110B-D中去除电荷阻挡层115b-d的一部分。在一个实施例中，从每个晶体管110B-D中去除电荷阻挡层115b-d的整体。在另一个实施例中，仅形成晶体管110A的电荷阻挡层115a，而不发生电荷阻挡层的去除。
在S712中，形成用于晶体管110A-D的控制栅117a-d。在一个实施例中，控制栅117b-d与浮栅113b-d电耦接。
在S716中，在晶体管110A-D之上形成包括设置在一个或更多个绝缘层之中的水平导体和垂直导体的多层互连结构。晶体管110A-D中的一个或更多个可以经由水平导体和垂直导体与形成在比第一层级更高的层级的线和/或存储器单元耦接。
在S720中，在衬底之上的第二层级形成可变电阻存储器单元MC，第二层级与第一层级不同。第二层级可以比第一层级更高。形成有可变电阻存储器单元MC的区域在平面图中与形成有晶体管110A、110B、110D的区域重叠。另外，尽管未示出，但是形成有可变电阻存储器单元MC的区域也与形成有晶体管110C的区域重叠。在一个实施例中，形成有可变电阻存储器单元的两个或更多个垂直层叠的层。
尽管本公开包括若干细节，但是不应解释为是对实施例或者要求保护的范围的限制，而是作为针对特定实施例的特征的描述。在单独的实施例的背景下在本公开中所述的某些特征也可以组合地在单个实施例中实施。相反地，在单个实施例的背景下所述的各种特征也可以在多个实施例中单独实施，或者采用任何适用的子组合来实施。
此外，尽管特征可能在以上被描述为以特定的组合起作用，甚至最初权利要求也是这样要求保护的，但是来自所要求保护的组合的一个或更多个特征在某些情况下可以从所述组合中去除，并且所要求保护的组合可以针对子组合或者子组合的变体。本公开中所述的实施例中的各种系统部件的分离不应被理解成在所有的实施例中都需要这种分离。
仅描述了一些实施例。基于在本公开中的所述和所示，可以作出其他的实施例、强化和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
第一单元阵列，包括沿着与衬底垂直的方向设置在第一层级的多个快闪存储器单元；
第一外围电路，被配置成控制所述第一单元阵列，并且设置在所述第一层级；
第二单元阵列，包括沿着所述垂直方向设置在比所述第一层级更高的第二层级的多个可变电阻存储器单元；以及
第二外围电路，被配置成控制所述第二单元阵列，并且设置在所述第一层级，
其中，所述第二单元阵列与所述第二外围电路和所述第一单元阵列重叠。
技术方案2.如技术方案1所述的电子设备，其中，所述第一单元阵列设置在所述第一外围电路和所述第二外围电路之间。
技术方案3.如技术方案1所述的电子设备，还包括多层互连结构，所述多层互连结构设置在所述第二单元阵列和所述第二外围电路之间，并且将所述第二单元阵列与所述第二外围电路电耦接。
技术方案4.如技术方案1所述的电子设备，其中，所述第一外围电路包括利用所述半导体衬底形成的第一外围电路晶体管，以及
所述第二外围电路包括利用所述半导体衬底形成的第二外围电路晶体管，以及
所述第一单元阵列包括每个都利用所述半导体衬底形成的单元晶体管和选择晶体管。
技术方案5.如技术方案4所述的电子设备，其中，所述单元晶体管包括第一栅结构，所述第一栅结构包括：第一隧道绝缘层、设置在所述第一隧道绝缘层之上的第一浮栅、设置在所述第一浮栅之上的第一电荷阻挡层、以及设置在所述第一电荷阻挡层之上的第一控制栅，以及
所述第一外围电路晶体管、所述第二外围电路晶体管和所述选择晶体管包括第二栅结构，所述第二栅结构包括：第二隧道绝缘层、设置在所述第二隧道绝缘层之上的第二浮栅、设置在所述第二浮栅之上的第二电荷阻挡层、以及设置在所述第二电荷阻挡层之上的第二控制栅，其中，缺少所述第二电荷阻挡层的至少一部分，使得所述第二浮栅和所述第二控制栅电耦接。
技术方案6.如技术方案1所述的电子设备，其中，所述第二单元阵列包括：
多个第一线，沿着第一水平方向延伸；
多个第二线，沿着第二水平方向延伸而设置在所述第一线之上，并且与所述第一线交叉；以及
多个可变电阻元件，在所述第一线和所述第二线的交叉处设置在所述第一线和所述第二线之间。
技术方案7.如技术方案6所述的电子设备，其中，所述第一线和所述第二线在所述第二单元阵列和所述第二外围电路彼此重叠的区域中经由设置在所述第二单元阵列和所述第二外围电路之间的多层互连结构与所述第二外围电路电耦接，以及
所述第一线和所述第二线中的至少一个延伸以与所述第一单元阵列重叠。
技术方案8.如技术方案6所述的电子设备，其中，所述多个可变电阻元件是第一多个可变电阻元件，且所述第二单元阵列还包括：
多个第三线，设置在所述第二线之上、沿着所述第一水平方向延伸、以及与所述多个第一线重叠；以及
第二多个可变电阻元件，在所述第二线和所述第三线的交叉处设置在所述第二线和所述第三线之间。
技术方案9.如技术方案1所述的电子设备，其中，所述第一单元阵列包括单元晶体管和选择晶体管，以及
所述第二单元阵列包括：多个第一线，沿着第一水平方向延伸；多个第二线，设置在所述第一线之上、沿着第二水平方向延伸、以及与所述第一线交叉；以及可变电阻元件，在所述第一线和所述第二线的交叉处设置在所述第一线和所述第二线之间，以及
布置有所述单元晶体管和所述选择晶体管的第一矩阵区与布置有所述可变电阻元件的第二矩阵区的一部分重叠。
技术方案10.如技术方案9所述的电子设备，其中，所述第一单元阵列经由设置在所述第一矩阵区外部的区域中的导体与第一其他电路电耦接，所述第二单元阵列经由设置在所述第二矩阵区外部的区域中的导体与第二其他电路电耦接。
技术方案11.如技术方案1所述的电子设备，其中，所述第一单元阵列和所述第一外围电路用作储存用户数据的存储器，以及
所述第二单元阵列和所述第二外围电路用作协助所述存储器的数据输入/输出的缓冲存储器。
技术方案12.如技术方案1所述的电子设备，其中，所述第一单元阵列和所述第一外围电路用作储存用户数据的第一存储器，以及
所述第二单元阵列和所述第二外围电路用作储存用户数据的第二存储器。
技术方案13.如技术方案1所述的电子设备，其中，所述第二单元阵列还与所述第一外围电路重叠。
技术方案14.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
半导体衬底，包括第一区和第二区；
外围电路晶体管，设置在所述第一区中；
快闪存储器的单元晶体管和选择晶体管，所述单元晶体管和所述选择晶体管每个都设置在所述第二区中；
多个第一线，设置在所述外围电路晶体管之上，并且沿着与所述半导体衬底的表面平行的第一水平方向延伸；
多个第二线，沿着第二水平方向延伸，并且在所述第一线之上与所述第一线交叉；以及
多个可变电阻元件，在所述第一线和所述第二线的交叉点处设置在所述第一线和所述第二线之间，
其中，所述第一线和所述第二线经由设置在所述第一区中的导体与所述外围电路晶体管电耦接，并且所述第一线和所述第二线中的至少一个延伸至所述第二区。
技术方案15.如技术方案14所述的电子设备，其中，所述外围电路晶体管是第二外围电路晶体管，以及其中，所述半导体衬底还包括第三区和设置在所述第三区中的第一外围电路晶体管。
技术方案16.如技术方案15所述的电子设备，其中，所述第二区在所述第一区和所述第三区之间与所述第一区相邻地设置。
技术方案17.如技术方案14所述的电子设备，其中，所述单元晶体管包括层叠有隧道绝缘层、浮栅、电荷阻挡层和控制栅的第一栅结构，以及
所述外围电路晶体管和所述选择晶体管每个都包括层叠有所述隧道绝缘层、所述浮栅、所述电荷阻挡层和所述控制栅的第二栅结构，其中，在所述第二栅结构中缺少所述第二栅结构的电荷阻挡层的至少一部分，使得所述第二栅结构的浮栅和控制栅电耦接。
技术方案18.如技术方案14所述的电子设备，其中，设置有所述单元晶体管和所述选择晶体管的第一矩阵区与设置有所述可变电阻元件的第二矩阵区的一部分重叠。
技术方案19.如技术方案18所述的电子设备，其中，所述单元晶体管的栅极和所述选择晶体管的栅极经由设置在所述第一矩阵区外部的区域中的导体与第一其他电路电耦接，并且所述第一线和所述第二线经由设置在所述第二矩阵区外部的区域中的导体与第二其他电路电耦接。
技术方案20.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
第一单元阵列，包括设置在第一层级的多个第一类型存储器单元；
第一外围电路，被配置成控制所述第一单元阵列，并且设置在所述第一层级；
第二单元阵列，包括设置在第二层级的多个第二类型存储器单元；以及
第二外围电路，被配置成控制所述第二单元阵列，并且设置在所述第一层级，
其中，所述第一层级在与衬底垂直的方向上与所述第二层级不同，以及
所述第二单元阵列与所述第一外围电路、所述第二外围电路和所述第一单元阵列中的一个或更多个重叠。

Claims (10)

1.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
第一单元阵列，包括沿着与衬底垂直的方向设置在第一层级的多个快闪存储器单元；
第一外围电路，被配置成控制所述第一单元阵列，并且设置在所述第一层级；
第二单元阵列，包括沿着所述垂直方向设置在比所述第一层级更高的第二层级的多个可变电阻存储器单元；以及
第二外围电路，被配置成控制所述第二单元阵列，并且设置在所述第一层级，
其中，所述第二单元阵列与所述第二外围电路和所述第一单元阵列重叠。
2.如权利要求1所述的电子设备，其中，所述第一单元阵列设置在所述第一外围电路和所述第二外围电路之间。
3.如权利要求1所述的电子设备，还包括多层互连结构，所述多层互连结构设置在所述第二单元阵列和所述第二外围电路之间，并且将所述第二单元阵列与所述第二外围电路电耦接。
4.如权利要求1所述的电子设备，其中，所述第一外围电路包括利用所述半导体衬底形成的第一外围电路晶体管，以及
所述第二外围电路包括利用所述半导体衬底形成的第二外围电路晶体管，以及
所述第一单元阵列包括每个都利用所述半导体衬底形成的单元晶体管和选择晶体管。
5.如权利要求4所述的电子设备，其中，所述单元晶体管包括第一栅结构，所述第一栅结构包括：第一隧道绝缘层、设置在所述第一隧道绝缘层之上的第一浮栅、设置在所述第一浮栅之上的第一电荷阻挡层、以及设置在所述第一电荷阻挡层之上的第一控制栅，以及
所述第一外围电路晶体管、所述第二外围电路晶体管和所述选择晶体管包括第二栅结构，所述第二栅结构包括：第二隧道绝缘层、设置在所述第二隧道绝缘层之上的第二浮栅、设置在所述第二浮栅之上的第二电荷阻挡层、以及设置在所述第二电荷阻挡层之上的第二控制栅，其中，缺少所述第二电荷阻挡层的至少一部分，使得所述第二浮栅和所述第二控制栅电耦接。
6.如权利要求1所述的电子设备，其中，所述第二单元阵列包括：
多个第一线，沿着第一水平方向延伸；
多个第二线，沿着第二水平方向延伸而设置在所述第一线之上，并且与所述第一线交叉；以及
多个可变电阻元件，在所述第一线和所述第二线的交叉处设置在所述第一线和所述第二线之间。
7.如权利要求6所述的电子设备，其中，所述第一线和所述第二线在所述第二单元阵列和所述第二外围电路彼此重叠的区域中经由设置在所述第二单元阵列和所述第二外围电路之间的多层互连结构与所述第二外围电路电耦接，以及
所述第一线和所述第二线中的至少一个延伸以与所述第一单元阵列重叠。
8.如权利要求6所述的电子设备，其中，所述多个可变电阻元件是第一多个可变电阻元件，且所述第二单元阵列还包括：
多个第三线，设置在所述第二线之上、沿着所述第一水平方向延伸、以及与所述多个第一线重叠；以及
第二多个可变电阻元件，在所述第二线和所述第三线的交叉处设置在所述第二线和所述第三线之间。
9.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
半导体衬底，包括第一区和第二区；
外围电路晶体管，设置在所述第一区中；
快闪存储器的单元晶体管和选择晶体管，所述单元晶体管和所述选择晶体管每个都设置在所述第二区中；
多个第一线，设置在所述外围电路晶体管之上，并且沿着与所述半导体衬底的表面平行的第一水平方向延伸；
多个第二线，沿着第二水平方向延伸，并且在所述第一线之上与所述第一线交叉；以及
多个可变电阻元件，在所述第一线和所述第二线的交叉点处设置在所述第一线和所述第二线之间，
其中，所述第一线和所述第二线经由设置在所述第一区中的导体与所述外围电路晶体管电耦接，并且所述第一线和所述第二线中的至少一个延伸至所述第二区。
10.一种电子设备，包括半导体存储单元，所述半导体存储单元包括：
第一单元阵列，包括设置在第一层级的多个第一类型存储器单元；
第一外围电路，被配置成控制所述第一单元阵列，并且设置在所述第一层级；
第二单元阵列，包括设置在第二层级的多个第二类型存储器单元；以及
第二外围电路，被配置成控制所述第二单元阵列，并且设置在所述第一层级，
其中，所述第一层级在与衬底垂直的方向上与所述第二层级不同，以及
所述第二单元阵列与所述第一外围电路、所述第二外围电路和所述第一单元阵列中的一个或更多个重叠。
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