JP2019212350A - 半導体メモリ - Google Patents

半導体メモリ Download PDF

Info

Publication number
JP2019212350A
JP2019212350A JP2018106376A JP2018106376A JP2019212350A JP 2019212350 A JP2019212350 A JP 2019212350A JP 2018106376 A JP2018106376 A JP 2018106376A JP 2018106376 A JP2018106376 A JP 2018106376A JP 2019212350 A JP2019212350 A JP 2019212350A
Authority
JP
Japan
Prior art keywords
semiconductor memory
transistor
memory cell
region
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018106376A
Other languages
English (en)
Inventor
雅史 山岡
Masashi Yamaoka
雅史 山岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018106376A priority Critical patent/JP2019212350A/ja
Priority to US16/291,163 priority patent/US10790025B2/en
Publication of JP2019212350A publication Critical patent/JP2019212350A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体メモリのチップ面積を縮小する。【解決手段】実施形態の半導体メモリ１は、メモリセルアレイ１０と、第１ワード線と、ドライバと、第１トランジスタと、第１転送ゲート線と、第１レベルシフタとを含む。メモリセルアレイ１０は、半導体基板の上方の第１層に設けられ、複数のメモリセルを含む。第１ワード線は、複数のメモリセルのうち第１メモリセルに接続される。ドライバは、第１ワード線に印加する電圧を生成する。第１トランジスタは、一端が第１ワード線に接続され、他端がドライバに接続される。第１転送ゲート線は、第１トランジスタのゲートに接続され、第１層と、半導体基板とメモリセルアレイとの間の第２層と、第１層の上方の第３層とをそれぞれ通過する部分を含む。第１レベルシフタは、第１転送ゲート線に電圧を印加する。【選択図】図１０

Description

実施形態は、半導体メモリに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１６／０１６３３７４号明細書
半導体メモリのチップ面積を縮小する。
実施形態の半導体メモリは、メモリセルアレイと、第１ワード線と、ドライバと、第１トランジスタと、第１転送ゲート線と、第１レベルシフタとを含む。メモリセルアレイは、半導体基板の上方の第１層に設けられ、複数のメモリセルを含む。第１ワード線は、複数のメモリセルのうち第１メモリセルに接続される。ドライバは、第１ワード線に印加する電圧を生成する。第１トランジスタは、一端が第１ワード線に接続され、他端がドライバに接続される。第１転送ゲート線は、第１トランジスタのゲートに接続され、第１層と、半導体基板とメモリセルアレイとの間の第２層と、前記第１層の上方の第３層とをそれぞれ通過する部分を含む。第１レベルシフタは、第１転送ゲート線に電圧を印加する。
第１実施形態に係る半導体メモリの構成例を示すブロック図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるロウデコーダモジュールに含まれたブロックデコーダの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリにおける上層部分及び下層部分のそれぞれの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの下層部分における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるロウデコーダモジュールに含まれたブロックデコーダ群の平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの上層部分における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのメモリ領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイ及びブロックデコーダ群の断面構造の一例を示す断面図。 第１実施形態の比較例におけるブロックデコーダ群の平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体メモリの下層部分における平面レイアウトの一例を示す平面図。 第３実施形態に係る半導体メモリの下層部分における平面レイアウトの一例を示す平面図。 第１実施形態の変形例に係る半導体メモリにおける上層部分及び下層部分のそれぞれの平面レイアウトの一例を示す平面図。 第１実施形態の変形例に係る半導体メモリの上層部分における平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、第１実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。メモリセルアレイ１０には、複数のビット線、及び複数のワード線が設けられる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに、生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに印加された電圧を、選択されたブロックＢＬＫ内の選択ワード線及び非選択ワード線にそれぞれ転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］半導体メモリ１の回路構成
以下に、第１実施形態に係る半導体メモリ１の回路構成の一例について説明する。
（メモリセルアレイ１０の回路構成）
図２は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
同一のブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。複数のブロックＢＬＫ間で同一列に対応する選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続される。
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。各ブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。各セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて変化する。
例えば、１つのセルユニットＣＵは、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合に１ページデータを記憶することが出来、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合に２ページデータを記憶することが出来る。
このように、「１ページデータ」は、例えば１ビットデータを記憶するメモリセルトランジスタＭＴで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
尚、第１実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含む、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれ個数は、それぞれ任意の個数に設計することが可能である。また、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。
（ロウデコーダモジュール１５の回路構成）
図３は、第１実施形態に係る半導体メモリ１の備えるロウデコーダモジュール１５の回路構成の一例を示している。
図３に示すように、ロウデコーダモジュール１５は、ロウデコーダＲＤ０〜ＲＤｎを含んでいる。ロウデコーダＲＤ０〜ＲＤｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに関連付けられている。
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成の一例について説明する。ロウデコーダＲＤは、スイッチセットＳＷ及びブロックデコーダＢＤを含んでいる。
スイッチセットＳＷは、高耐圧ｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ１３を含んでいる。トランジスタＴＲ１〜ＴＲ１３のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。また、トランジスタＴＲ１〜ＴＲ１３は、ドライバモジュール１４から配線された各種信号線と、関連付けられたブロックＢＬＫの各種配線との間に接続される。
具体的には、例えば、トランジスタＴＲ１の一端は信号線ＳＧＳＤに接続され、トランジスタＴＲ１の他端は選択ゲート線ＳＧＳに接続される。トランジスタＴＲ２〜ＴＲ９の一端はそれぞれ信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＲ２〜ＴＲ９の他端はそれぞれワード線ＷＬ０〜ＷＬ７の一端に接続される。トランジスタＴＲ１０〜１３の一端はそれぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＲ１０〜１３の他端はそれぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。
図４は、第１実施形態に係る半導体メモリ１が備えるロウデコーダモジュール１５に含まれたブロックデコーダＢＤの詳細な回路構成の一例を示している。
図４に示すように、ブロックデコーダＢＤは、例えば論理回路ＬＣ、論理積回路ＡＤ、インバータＩＮ、レベルシフタＬＳ、及び接地トランジスタＧＳＷを含んでいる。
論理回路ＬＣには、アドレスレジスタ１２から転送されたブロックアドレスＢＡが入力される。論理回路ＬＣから出力される複数の信号は、論理積回路ＡＤに入力される。
例えば、論理回路ＬＣは、入力されたブロックアドレスＢＡが当該ブロックデコーダＢＤが対応するブロックＢＬＫに割り当てられたブロックアドレスＢＡである場合に“Ｈ”レベルの信号を出力し、その他のブロックアドレスＢＡである場合に“Ｌ”レベルの信号を出力する。
論理積回路ＡＤは、例えば電源電圧ＶＤＤに基づいて駆動する。論理積回路ＡＤは、入力された信号の論理積演算の結果を出力する。論理積回路ＡＤの出力信号は、インバータＩＮ及びレベルシフタＬＳのそれぞれに入力される。
例えば、論理積回路ＡＤは、全ての入力信号が“Ｈ”レベルである場合に“Ｈ”レベルの信号を出力し、全ての入力信号が“Ｌ”レベルである場合に“Ｌ”レベルの信号を出力する。
インバータＩＮは、例えば電源電圧ＶＤＤに基づいて駆動する。インバータＩＮは、入力された論理積回路ＡＤの出力信号を反転して出力する。インバータＩＮの出力信号は、接地トランジスタＧＳＷのゲートに入力される。
レベルシフタＬＳには、例えば昇圧電圧ＶＢＳＴが供給される。昇圧電圧ＶＢＳＴは、例えば書き込み動作時にメモリセルトランジスタＭＴの制御ゲートに印加されるプログラム電圧よりも高い電圧である。レベルシフタＬＳは、入力された論理積回路ＡＤの出力信号を、例えば昇圧電圧ＶＢＳＴを目標電圧として昇圧する。
そして、レベルシフタＬＳは、昇圧した電圧をノードＮＤを介して転送ゲート線ＴＧに印加する。例えば、レベルシフタＬＳは、“Ｌ”レベルの信号が入力された場合に接地電圧ＶＳＳを転送ゲート線ＴＧに印加し、“Ｈ”レベルの信号が入力された場合に昇圧電圧ＶＢＳＴを転送ゲート線ＴＧに印加する。
接地トランジスタＧＳＷは、例えば高耐圧ｎチャネルＭＯＳトランジスタである。接地トランジスタＧＳＷの一端はノードＮＤに接続され、接地トランジスタＧＳＷの他端は接地される。
例えば、接地トランジスタＧＳＷは、インバータＩＮが“Ｌ”レベルの信号を出力した場合にオフ状態になり、ノードＮＤとグラウンドとの間の電流経路を遮断する。この場合にノードＮＤの電位は、レベルシフタＬＳが出力する電圧に基づいて、例えば昇圧電圧ＶＢＳＴまで上昇する。
一方で、接地トランジスタＧＳＷは、インバータＩＮが“Ｈ”レベルの信号を出力した場合にオン状態になり、ノードＮＤとグラウンドとの間の電流経路を形成する。この場合にノードＮＤの電位は、例えば接地電圧ＶＳＳに固定される。
以上のように、ブロックデコーダＢＤは、ブロックアドレスＢＡに基づいて転送ゲート線ＴＧに印加する電圧を変化させる。
例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０内のブロックデコーダＢＤは、対応する転送ゲート線ＴＧに昇圧電圧ＶＢＳＴを印加し、その他のロウデコーダＲＤ内のブロックデコーダＢＤは、対応する転送ゲート線に接地電圧ＶＳＳを印加する。
すると、ロウデコーダＲＤ０に含まれたトランジスタＴＲ１〜ＴＲ１３がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ１〜ＴＲ１３がオフ状態になる。言い換えると、ブロックＢＬＫ０に設けられた各種配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各種配線と、対応する信号線との間の電流経路が遮断される。
その結果、ドライバモジュール１４によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して選択されたブロックＢＬＫ０に設けられた各種配線にそれぞれ印加される。このように、第１実施形態に係る半導体メモリ１では、ブロックアドレスＢＡに基づいて所望のブロックＢＬＫを選択した動作を実行することが出来る。
尚、第１実施形態に係る半導体メモリ１が備えるロウデコーダモジュール１５は、以上で説明した構成に限定されない。例えば、スイッチセットＳＷ及びブロックデコーダＢＤのそれぞれの回路構成はその他の回路構成であっても良い。
（センスアンプモジュール１６の回路構成）
図５は、第１実施形態に係る半導体メモリ１の備えるセンスアンプモジュール１６の回路構成の一例を示している。
図５に示すように、センスアンプモジュール１６は、例えばセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。
センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
また、ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。つまり、ラッチ回路ＸＤＬは、例えば半導体メモリ１のキャッシュメモリとして機能する。例えば、半導体メモリ１は、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
図６は、第１実施形態に係る半導体メモリ１が備えるセンスアンプモジュール１６に含まれたセンスアンプユニットＳＡＵの詳細な回路構成の一例を示している。
図６に示すように、センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタＴＲ２０、ｎチャネルＭＯＳトランジスタＴＲ２１〜ＴＲ２８、及びキャパシタＣＡＰを含んでいる。ラッチ回路ＳＤＬは、例えばインバータＩＮ１及びＩＮ２、並びにｎチャネルＭＯＳトランジスタＴＲ３０及びＴＲ３１を含んでいる。ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
トランジスタＴＲ２０の一端は、電源線に接続される。トランジスタＴＲ２０のゲートは、ノードＩＮＶに接続される。トランジスタＴＲ２０の一端に接続された電源線には、例えば電源電圧ＶＤＤが印加される。
トランジスタＴＲ２１の一端は、トランジスタＴＲ２０の他端に接続される。トランジスタＴＲ２１の他端は、ノードＣＯＭに接続される。トランジスタＴＲ２１のゲートには、制御信号ＢＬＸが入力される。
トランジスタＴＲ２２の一端は、ノードＣＯＭに接続される。トランジスタＴＲ２２のゲートには、制御信号ＢＬＣが入力される。
トランジスタＴＲ２３は、例えば高耐圧のｎチャネルＭＯＳトランジスタである。トランジスタＴＲ２３の一端は、トランジスタＴＲ２２の他端に接続される。トランジスタＴＲ２３の他端は、対応するビット線ＢＬに接続される。トランジスタＴＲ２３のゲートには、制御信号ＢＬＳが入力される。
トランジスタＴＲ２４の一端は、ノードＣＯＭに接続される。トランジスタＴＲ２４の他端は、ノードＳＲＣに接続される。トランジスタＴＲ２４のゲートは、ノードＩＮＶに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。
トランジスタＴＲ２５の一端は、トランジスタＴＲ２０の他端に接続される。トランジスタＴＲ２５の他端は、ノードＳＥＮに接続される。トランジスタＴＲ２５のゲートには、制御信号ＨＬＬが入力される。
トランジスタＴＲ２６の一端は、ノードＳＥＮに接続される。トランジスタＴＲ２６の他端は、ノードＣＯＭに接続される。トランジスタＴＲ２６のゲートには、制御信号ＸＸＬが入力される。
トランジスタＴＲ２７の一端は、接地される。トランジスタＴＲ２７のゲートは、ノードＳＥＮに接続される。
トランジスタＴＲ２８の一端は、トランジスタＴＲ２７の他端に接続される。トランジスタＴＲ２８の他端は、バスＬＢＵＳに接続される。トランジスタＴＲ２８のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＡＰの一端は、ノードＳＥＮに接続される。キャパシタＣＡＰの他端には、クロックＣＬＫが入力される。
インバータＩＮ１の入力ノードは、ノードＬＡＴに接続される。インバータＩＮ１の出力ノードは、ノードＩＮＶに接続される。インバータＩＮ２の入力ノードは、ノードＩＮＶに接続される。インバータＩＮ２の出力ノードは、ノードＬＡＴに接続される。
トランジスタＴＲ３０の一端は、ノードＩＮＶに接続される。トランジスタＴＲ３０の他端は、バスＬＢＵＳに接続される。トランジスタＴＲ３０のゲートには、制御信号ＳＴＩが入力される。
トランジスタＴＲ３１の一端は、ノードＬＡＴに接続される。トランジスタＴＲ３１の他端は、バスＬＢＵＳに接続される。トランジスタＴＲ３１のゲートには、制御信号ＳＴＬが入力される。
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢのそれぞれは、例えばシーケンサ１３によって生成される。センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。
尚、第１実施形態に係る半導体メモリ１が備えるセンスアンプモジュール１７は、以上で説明した構成に限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、適用される書き込み方式に基づいて適宜変更することが出来る。
［１−１−３］半導体メモリ１の構造
以下に、第１実施形態に係る半導体メモリ１の構造の一例について説明する。
第１実施形態に係る半導体メモリ１は、半導体基板とメモリセルアレイ１０との間にセンスアンプモジュール１６等の回路が設けられた構造を有する。
以下では、第１実施形態に係る半導体メモリ１において、メモリセルアレイ１０が設けられた層を含む部分を半導体メモリ１の上層部分ＵＬと呼び、センスアンプモジュール１６等が設けられた層を含む部分を半導体メモリ１の下層部分ＬＬと呼ぶ。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板３０の表面に対する鉛直方向に対応している。図を見易くするために、断面図では、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
（半導体メモリ１の平面レイアウト）
図７は、第１実施形態に係る半導体メモリ１における上層部分ＵＬ及び下層部分ＬＬのそれぞれの平面レイアウトの一例を示している。
図７に示すように、上層部分ＵＬにおいて半導体メモリ１は、例えばメモリセルアレイ１０、並びに引出領域２０及び２１Ａを含んでいる。下層部分ＬＬにおいて半導体メモリ１は、例えばセンスアンプモジュール１６、引出領域２１Ｂ、周辺回路領域２２、及びスイッチセット群ＳＷＧを含んでいる。
メモリセルアレイ１０の領域は、例えばＸ方向において引出領域２０と隣接し、Ｙ方向において引出領域２１Ａと隣接している。また、メモリセルアレイ１０の領域は、センスアンプモジュール１６及び周辺回路領域２２のそれぞれと重なっている。
センスアンプモジュール１６の領域は、例えばＸ方向に延伸して設けられ、Ｘ方向においてスイッチセット群ＳＷＧと隣接している。周辺回路領域２２は、例えばＸ方向に延伸して設けられ、Ｘ方向においてスイッチセット群ＳＷＧと隣接し、Ｙ方向においてセンスアンプモジュール１６の領域に隣接している。スイッチセット群ＳＷＧは、複数のブロックＢＬＫにそれぞれ対応する複数のスイッチセットＳＷを含んでいる。
引出領域２０は、スイッチセット群ＳＷＧと重なっている。引出領域２０には、例えば上層部分ＵＬにおいてメモリセルアレイ１０の端部から引き出された配線（例えばワード線ＷＬ）と、下層部分ＬＬに設けられたスイッチセット群ＳＷＧとの間を接続するための配線及びコンタクトが設けられる。
引出領域２１Ａは、引出領域２１Ｂと重なっている。引出領域２１Ａ及び２１Ｂは、例えば周辺回路領域２２に設けられた回路を上層部分ＵＬ側に引き出すための領域である。周辺回路領域２２は、例えばシーケンサ１３や、半導体メモリ１とメモリコントローラ２との間の通信を司る入出力回路等を含んでいる。
図８は、第１実施形態に係る半導体メモリ１における下層部分ＬＬのより詳細な平面レイアウトの一例を示している。
図８に示すように、スイッチセット群ＳＷＧの領域のＹ方向における幅Ｌ１は、センスアンプモジュール１６の領域のＹ方向における幅Ｌ２よりも長い。スイッチセット群ＳＷＧの領域のＹ方向における幅Ｌ１は、例えばメモリセルアレイ１０の領域のＹ方向における幅に略等しい。また、第１実施形態に係る半導体メモリ１において、幅Ｌ２は、例えば幅Ｌ１の半分以上の長さに設計される。
センスアンプモジュール１６の領域では、複数のセンスアンプユニットＳＡＵがＹ方向に配列している。各センスアンプユニットＳＡＵの領域では、例えばビット線引出領域ＢＬＨＵ、センスアンプ部ＳＡ、４個のラッチ回路ＤＬｘ４（例えばラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬ）、ラッチ回路ＸＤＬがＹ方向に配列している。
ビット線引出領域ＢＬＨＵは、メモリセルアレイ１０に設けられたビット線ＢＬとセンスアンプユニットＳＡＵとの間を接続するための領域である。領域ＢＬＨＵに設けられた回路とメモリセルアレイ１０内のビット線ＢＬとの間を電気的に接続するコンタクトは、例えばメモリ領域ＭＲ内を貫通して形成される。尚、センスアンプモジュール１６内のレイアウトはこれに限定されず、その他のレイアウトであっても良い。例えば、複数のセンスアンプユニットＳＡＵがＹ方向に配列していても良い。
スイッチセット群ＳＷＧは、センスアンプモジュール１６と隣接した部分を有する。具体的には、スイッチセット群ＳＷＧとセンスアンプモジュール１６とが隣接した部分では、スイッチセットＳＷ内のトランジスタ（例えばトランジスタＴＲ２）が、センスアンプモジュール１６と隣接している。
周辺回路領域２２は、ブロックデコーダ群ＢＤＧ及び複数の配線２３を含んでいる。ブロックデコーダ群ＢＤＧは、複数のブロックＢＬＫにそれぞれ対応する複数のブロックデコーダＢＤを含んでいる。ブロックデコーダ群ＢＤＧの領域は、例えばＹ方向において引出領域２１Ｂに隣接している。
ブロックデコーダ群ＢＤＧには、複数の配線２３が接続される。具体的には、複数の配線２３は、それぞれブロックデコーダ群ＢＤＧに含まれた複数のブロックデコーダＢＤに接続され、それぞれが転送ゲート線ＴＧとして機能する。複数の配線２３の一端は、引出領域２１Ｂに引き出されている。
図９は、第１実施形態に係る半導体メモリ１の備えるロウデコーダモジュール１５に含まれたブロックデコーダ群のより詳細な平面レイアウトの一例を、８個のブロックＢＬＫ０〜ＢＬＫ７を抽出して示している。
図９に示すように、ブロックデコーダ群ＢＤＧが設けられた領域は、例えば高耐圧ＮＭＯＳ領域ＨＶＮ、高耐圧ＰＭＯＳ領域ＨＶＰ、低耐圧ＮＭＯＳ領域ＬＶＮ、及び低耐圧ＰＭＯＳトランジスタ領域ＬＶＰを含んでいる。
高耐圧ＮＭＯＳ領域ＨＶＮ、高耐圧ＰＭＯＳ領域ＨＶＰ、低耐圧ＮＭＯＳ領域ＬＶＮ、及び低耐圧ＰＭＯＳ領域ＬＶＰは、例えばＹ方向に配列し、隣り合う領域間には素子分離領域ＩＳＯが設けられている。
素子分離領域ＩＳＯは、半導体基板に形成された異なるウェル領域間を分離している。図示されていないが、素子分離領域ＩＳＯは、高耐圧ＮＭＯＳ領域ＨＶＮ、高耐圧ＰＭＯＳ領域ＨＶＰ、低耐圧ＮＭＯＳ領域ＬＶＮ、及び低耐圧ＰＭＯＳ領域ＬＶＰのそれぞれを囲むように設けられていても良い。尚、素子分離領域ＩＳＯは、一部分で設けられない場合もある。例えば、低耐圧ＮＭＯＳ領域ＬＶＮと低耐圧ＰＭＯＳ領域ＬＶＰとの間の素子分離領域ＩＳＯは、省略されても良い。
高耐圧ＮＭＯＳ領域ＨＶＮは、半導体基板に形成されたｐ型ウェル領域に形成され、高耐圧ｎチャネルＭＯＳトランジスタが形成される領域である。高耐圧ＰＭＯＳ領域ＨＶＰは、半導体基板に形成されたｎ型ウェル領域に形成され、高耐圧ｐチャネルＭＯＳトランジスタが形成される領域である。
低耐圧ＮＭＯＳ領域ＬＶＮは、半導体基板に形成されたｐ型ウェル領域に形成され、低耐圧ｎチャネルＭＯＳトランジスタが形成される領域である。低耐圧ＰＭＯＳ領域ＬＶＰは、半導体基板に形成されたｎ型ウェル領域に形成され、低耐圧ｐチャネルＭＯＳトランジスタが形成される領域である。
領域ＨＶＮ、ＨＶＰ、ＬＶＮ、及びＬＶＰのそれぞれは、例えばブロックＢＬＫ０〜ＢＬＫ７に対応する回路領域を含んでいる。当該回路領域には、当該ブロックＢＬＫに対応するブロックデコーダＢＤを構成する回路が設けられる。
図９に示された一例では、ブロックＢＬＫ０〜ＢＬＫ３に対応する第１回路領域がＹ方向に配列している。ブロックＢＬＫ４〜ＢＬＫ７に対応する第２回路領域が、Ｘ方向において第１回路領域に隣接して配置されている。
この場合、例えばブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ５、及びＢＬＫ６に対応する回路は、Ｙ方向において素子分離領域ＩＳＯに隣接しない配置となる。これに限定されず、領域ＨＶＮ、ＨＶＰ、ＬＶＮ、及びＬＶＰ内の配置は、適宜変更することが可能である。また、ブロックデコーダＢＤ内の回路は、異なるブロックＢＬＫ間で共有されても良い。例えば、当該領域においてレベルシフタＬＳに対応する回路が、異なるブロックＢＬＫ間で共有されていても良い。
尚、領域ＨＶＮ、ＨＶＰ、ＬＶＮ、及びＬＶＰは、その他の順で配置されても良い。また、領域ＨＶＮ、ＨＶＰ、ＬＶＮ、及びＬＶＰは、必ずしもＹ方向に配列していなくても良く、ブロックデコーダ群ＢＤＧの領域において任意の配置にされ得る。
図１０は、第１実施形態に係る半導体メモリ１における上層部分ＵＬのより詳細な平面レイアウトの一例を示している。
図１０に示すように、メモリセルアレイ１０が設けられた領域には、複数の配線２４、及び複数の配線２５が含まれている。配線２４及び２５のそれぞれの本数は、例えば配線２３の本数と等しい。配線２４及び２５のそれぞれは、対応する配線２３に電気的に接続され、転送ゲート線ＴＧとして機能する。
具体的には、例えば配線２４は、Ｙ方向に延伸した部分と引出領域２１Ａに重なった部分とを有する。複数の配線２４は、Ｘ方向に配列している。そして、各配線２４は、引出領域２１Ａにおいて対応する配線２３に電気的に接続される。
例えば配線２５は、Ｘ方向に延伸した部分と、引出領域２０に重なった部分とを有する。複数の配線２５は、Ｙ方向に配列している。そして、各配線２５は、引出領域２０において対応するスイッチセットＳＷ（例えばトランジスタＴＲ１〜１３のそれぞれのゲート）に電気的に接続される。
第１実施形態に係る半導体メモリ１において、スイッチセット群ＳＷＧ内の複数のトランジスタには、対応するブロックデコーダＢＤ内のレベルシフタＬＳとの間隔が、例えば１本のビット線ＢＬのＹ方向における長さの半分以上であるものが含まれている。
また、図８〜図１０を用いて説明したように、スイッチセット群ＳＷＧ（例えばトランジスタＴＲ２）は、メモリセルアレイ１０が設けられた矩形の領域の第１辺に沿って配置されている。ブロックデコーダ群ＢＤＧ（例えばレベルシフタＬＳ）は、メモリセルアレイ１０が設けられた矩形の領域の第１辺と異なる第２辺に沿って配置されている。配線２４及び２５の組を含む転送ゲート線ＴＧは、メモリセルアレイ１０の第１辺と第２辺とのそれぞれを交差している。
図１１は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を、Ｙ方向に配列する複数のブロックＢＬＫのうちブロックＢＬＫ０に対応する構造体を抽出して示している。
図１１に示すように、例えばブロックＢＬＫ０のストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、各々がＸ方向に延伸して設けられ、Ｙ方向に配列している。Ｙ方向に隣り合うストリングユニットＳＵ間には、例えばＸ方向に延伸したスリットＳＬＴが設けられている。
言い換えると、Ｘ方向に延伸した複数のスリットＳＬＴが、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間の構造体が、１つのストリングユニットＳＵに対応している。尚、隣り合うスリットＳＬＴ間には、複数のストリングユニットＳＵが設けられても良い。
メモリセルアレイ１０に対応する構造体が設けられた領域は、例えばメモリ領域ＭＲ及び引出領域ＨＲに分類される。まず、メモリセルアレイ１０のメモリ領域ＭＲにおける詳細な構造について説明する。
メモリ領域ＭＲは、実質的にデータを保持する領域である。メモリ領域ＭＲには、複数のメモリピラーＭＰが例えば千鳥状に設けられる。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。尚、図１１に示されたメモリピラーＭＰの個数は模式的なものであり、メモリピラーＭＰの個数は図示された個数に限定されない。
図１２は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のメモリ領域ＭＲにおける詳細な平面レイアウトの一例を、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
図１２に示すように、メモリセルアレイ１０には、複数のビット線ＢＬと複数のコンタクトＣＰとのそれぞれが、メモリピラーＭＰの位置に対応して配置される。
複数のビット線ＢＬのそれぞれはＹ方向に延伸し、複数のビット線ＢＬはＸ方向に配列している。各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。尚、各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
各コンタクトＣＰは、対応するビット線ＢＬとメモリピラーＭＰとの間に設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して１本のビット線ＢＬに電気的に接続される。１つのメモリピラーＭＰに複数のビット線ＢＬが重なっている場合、コンタクトＣＰは、メモリピラーＭＰに重なっているビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に設けられる。
図１１に戻り、メモリセルアレイ１０の引出領域ＨＲの詳細について説明する。引出領域ＨＲは、メモリ領域ＭＲに設けられたメモリセル等に接続された各種配線とロウデコーダモジュール１５との間を電気的に接続するための領域である。
引出領域ＨＲにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の配線層は、それぞれ上層に対応する配線層と重ならない部分を有している。例えば、ワード線ＷＬに対応する配線層の端部は、２列の階段状に設けられている。
また、引出領域ＨＲには、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれに対応して、コンタクトＣＣが設けられている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、対応するコンタクトＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
（半導体メモリ１の断面構造）
図１３は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のメモリ領域ＭＲにおける断面構造の一例を示し、図１１のＸＩＩＩ−ＸＩＩＩ線に沿った半導体メモリ１の断面構造に対応している。
図１３に示すように、メモリ領域ＭＲにおいて半導体メモリ１は、例えば半導体基板３０、導電体３１〜４７、メモリピラーＭＰ、並びにコンタクトＣ０、Ｃ１、Ｃ２及びＣＰを含んでいる。尚、以下で説明に使用される図面では、半導体基板３０の上面部分に形成されたＰ型又はＮ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域とのそれぞれの図示が省略されている。
メモリ領域ＭＲにおいて、半導体基板３０上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板３０に設けられた不純物拡散領域（図示せず）に接続されている。コンタクトＣ０上には、導電体３１が設けられている。例えば、隣り合う導電体３１の間の領域付近にはゲート電極ＧＣが設けられ、この場合に隣り合う一方の導電体３１はトランジスタのドレインに対応し、他方の導電体３１がトランジスタのソースに対応する。
導電体３１上には、例えばコンタクトＣ１が設けられている。コンタクトＣ１上には、例えば導電体３２が設けられている。導電体３２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体３３が設けられている。
以上で説明した回路は、例えばセンスアンプモジュール１６に含まれている。以下では、導電体３１〜３３が設けられる配線層のことを、それぞれ配線層Ｄ０〜Ｄ２と呼ぶ。配線層Ｄ０〜Ｄ２は、半導体メモリ１の下層部分ＬＬに含まれている。
導電体３３の上方には、例えば層間絶縁膜を介して導電体３４が設けられている。例えば、導電体３４は、ＸＹ平面に平行な板状に形成され、ソース線ＳＬに対応している。
導電体３４の上方には、各ストリングユニットＳＵに対応して、例えば導電体３５〜４４が順に積層されている。これらの導電体のうちＺ方向に隣り合う導電体の間には、図示されない層間絶縁膜が設けられている。
１つのストリングユニットＳＵに対応する構造体は、隣り合うスリットＳＬＴ間に設けられている。スリットＳＬＴは、例えばＸ方向及びＺ方向に広がり、図示されていない隣り合うストリングユニットＳＵに設けられた導電体３５〜４４間を絶縁している。
導電体３５〜４４のそれぞれは、例えばＸＹ平面に平行な板状に形成される。例えば、導電体３５は選択ゲート線ＳＧＳに対応し、導電体３６〜４３はそれぞれワード線ＷＬ０〜ＷＬ７に対応し、導電体４４は選択ゲート線ＳＧＤに対応している。
各メモリピラーＭＰは、導電体３５〜４４のそれぞれを貫通した柱状に設けられ、導電体３４に接触している。メモリピラーＭＰは、例えばブロック絶縁膜４８、絶縁膜４９、トンネル酸化膜５０、及び半導体材料５１を含んでいる。
ブロック絶縁膜４８は、半導体メモリ１の製造プロセスで形成されるメモリホールの内壁に設けられている。ブロック絶縁膜４８の内壁には、絶縁膜４９が設けられている。絶縁膜４９は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁膜４９の内壁には、トンネル酸化膜５０が設けられている。トンネル酸化膜５０の内壁には、半導体材料５１が設けられている。半導体材料５１は導電性の材料を含み、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体材料５１の内壁には、さらに異なる材料が形成されても良い。
例えば、メモリピラーＭＰと導電体３５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体３５〜４３のそれぞれとが交差する部分は、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと導電体４４とが交差する部分は、選択トランジスタＳＴ１として機能する。
メモリピラーＭＰの上面よりも上層には、層間絶縁膜を介して導電体４５が設けられている。導電体４５は、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体４５は、Ｘ方向に配列している（図示せず）。導電体４５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラーＭＰ内の半導体材料５１上にコンタクトＣＰが設けられ、コンタクトＣＰ上に１つの導電体４５が設けられる。これに限定されず、メモリピラーＭＰ及び導電体４５間は、複数のコンタクトや配線等を介して接続されても良い。
導電体４５が設けられた層よりも上層には、層間絶縁膜を介して導電体４６が設けられている。導電体４６が設けられた層よりも上層には、層間絶縁膜を介して導電体４７が設けられている。
導電体４６及び４７は、例えば、メモリセルアレイ１０に設けられた配線と、メモリセルアレイ１０下に設けられた周辺回路とを接続するための配線に対応している。導電体４６と導電体４７との間は、柱状のコンタクトで接続され得る。以下では、導電体４５が設けられた層のことを配線層Ｍ０と称し、導電体４６が設けられた層のことを配線層Ｍ１と称し、導電体４７が設けられた層のことを配線層Ｍ２と呼ぶ。
図１４は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＲ及び２０における断面構造の一例を示し、図１１のＸＩＶ−ＸＩＶ線に沿った半導体メモリ１の断面構造に対応している。
図１４に示すように、引出領域ＨＲにおいて半導体メモリ１は、例えば半導体基板３０、メモリ領域ＭＲに設けられた導電体３４〜４４の端部と、導電体５２及び５３と、コンタクトＣＣとを含んでいる。
導電体５２及び５３は、メモリ領域ＭＲから引出領域ＨＲに引き出された各配線と、ロウデコーダモジュール１５との間を接続するための配線である。複数の導電体５２は、導電体３５〜４４のそれぞれに対応して設けられている。図１４に示された領域では、例えば導電体３７、３９、４１、４３の端部のそれぞれに、コンタクトＣＣ（ＷＬ１）、ＣＣ（ＷＬ３）、ＣＣ（ＷＬ５）、及びＣＣ（ＷＬ７）が設けられている。
図１４では省略されているが、導電体３６、３８、４０及び４２の端部にも、コンタクトＣＣ（ＷＬ１）、ＣＣ（ＷＬ３）、ＣＣ（ＷＬ５）、ＣＣ（ＷＬ７）とＸ方向で異なる位置において、それぞれコンタクトＣＣ（ＷＬ０）、ＣＣ（ＷＬ２）、ＣＣ（ＷＬ４）、及びＣＣ（ＷＬ６）が設けられている。同様に、導電体３５及び４４の端部には、それぞれコンタクトＣＣ（ＳＧＳ）、ＣＣ（ＳＧＤ）が設けられている。
各コンタクトは、それぞれ対応する導電体５２と接続される。各導電体５２の上方には、導電体５３が設けられている。対応する導電体５２と導電体５３との間には、例えばコンタクトＶ０が設けられている。
引出領域２０において半導体メモリ１は、例えば半導体基板３０、導電体６０〜６９、及びコンタクトＣ０、Ｃ１、Ｃ２、ＣＶ及びＶ０を含んでいる。導電体６０〜６５は、スイッチセットＳＷを構成する回路に含まれている。
引出領域２０において半導体基板３０上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板３０に設けられた不純物拡散領域（図示せず）に接続されている。
コンタクトＣ０上には、導電体６０が設けられている。例えば、隣り合う導電体３１の間の領域付近には、導電体６１が設けられる。導電体６０上には、例えばコンタクトＣ１が設けられている。コンタクトＣ１上には、例えば導電体６２が設けられている。導電体６２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６３が設けられている。導電体６１上には、例えばコンタクトＣＶが設けられている。コンタクトＣＶ上には、例えば導電体６４が設けられている。導電体６４上には、例えば導電体６５が設けられている。
以上で説明した構成が、引出領域２０且つ下層部分ＬＬにおける半導体メモリ１の構造の一例に対応している。例えば、隣り合う導電体６０とその間に設けられた導電体６１との組が、スイッチセットＳＷに含まれたトランジスタＴＲ１〜１３のいずれかとして使用される。この場合に隣り合う一方の導電体６０はトランジスタのドレインに対応し、他方の導電体６０がトランジスタのソースに対応する。当該トランジスタのドレインに対応する導電体には、例えば信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜３、並びにＳＧＳＤのうちいずれかが電気的に接続される。
配線層Ｍ０に含まれ且つ導電体６３の上方には、導電体６６が設けられている。導電体６３と導電体６６との間には、コンタクトＣ３が設けられている。コンタクトＣ３は、半導体メモリ１の上層部分ＵＬに設けられた配線と下層部分ＬＬに設けられた配線との間を電気的に接続するためのコンタクトである。導電体６６の上方には、導電体６７が設けられている。導電体６６と導電体６７との間には、コンタクトＶ０が設けられている。
同様に、配線層Ｍ０に含まれ且つ導電体６５の上方には、導電体６８が設けられている。導電体６５と導電体６８との間には、コンタクトＣ３が設けられている。導電体６８の上方には、導電体６９が設けられている。導電体６８と導電体６９との間には、コンタクトＶ０が設けられている。
導電体６７は、図示されない領域を介して、対応する導電体５３に電気的に接続される。つまり、導電体６７は、スイッチセットＳＷ内のトランジスタの一端に電気的に接続される配線である。
導電体６９は、図示されない領域においてＸ方向に延伸した部分を有し、配線２５として機能する。つまり、導電体６９は、スイッチセットＳＷ内のトランジスタのゲートに電気的に接続される転送ゲート線ＴＧの一部である。
以上で説明した半導体メモリ１の構造により、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤは、対応するコンタクト及び配線を介して、ロウデコーダモジュール１５に電気的に接続される。
尚、スイッチセットＳＷが設けられる領域は、メモリセルアレイ１０の引出領域ＨＲ又はメモリ領域ＭＲに含まれていても良い。つまり、スイッチセット群ＳＷＧは、メモリセルアレイ１０下に配置されていても良い。導電体６１と導電体６９との間を電気的に接続する導電体及びコンタクトの個数は、任意の個数に設計され得る。導電体６１、６４、６５、６８、及び６９、並びにコンタクトＣＶ、Ｃ３、及びＶ０のそれぞれは、転送ゲート線ＴＧを共有する複数のトランジスタ間で共有されても良い。この場合に、導電体６１、６４、６５、６８、及び６９の少なくとも１つは、例えばＸ方向に延伸した部分、すなわちワード線ＷＬ方向と交差する方向に延伸した部分を含む。
図１５は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０及びブロックデコーダＢＤの断面構造の一例を示している。図１５に示されたメモリ領域ＭＲにおける構造は、図１３を用いて説明したメモリセルアレイ１０の構造と同様である。
図１５に示すように、メモリ領域ＭＲの端部領域と引出領域２１とにおいて、半導体メモリ１は、例えば半導体基板３０、導電体７０〜７６、及びコンタクトＣ０、Ｃ１、Ｃ２、Ｖ０及びＶ１を含んでいる。導電体７０〜７３は、ブロックデコーダＢＤを構成する回路に含まれている。
メモリ領域ＭＲの端部領域と引出領域２１とにおいて、半導体基板３０上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板３０に設けられた不純物拡散領域（図示せず）に接続されている。
コンタクトＣ０上には、導電体７０が設けられている。例えば、隣り合う導電体７０の間の領域付近には、導電体７１が設けられる。導電体７０上には、例えばコンタクトＣ１が設けられている。コンタクトＣ１上には、例えば導電体７２が設けられている。導電体７２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体７３が設けられている。
例えば、隣り合う導電体７０とその間に設けられた導電体７１との組が、ブロックデコーダＢＤに含まれたレベルシフタＬＳ内のトランジスタとして使用される。この場合に隣り合う一方の導電体７０はトランジスタのドレインに対応し、他方の導電体７０がトランジスタのソースに対応する。
配線層Ｍ０に含まれ且つ導電体７３の上方には、導電体７４が設けられている。導電体７３と導電体７４との間には、コンタクトＣ３が設けられている。導電体７４の上方には、導電体７５が設けられている。導電体７４と導電体７５との間には、コンタクトＶ０が設けられている。導電体７５の上方には、導電体７６が設けられている。導電体７５と導電体７６との間には、コンタクトＶ１が設けられている。
導電体６７は、Ｙ方向に延伸して設けられた部分を含み、配線２４に対応している。つまり、導電体７６は、スイッチセットＳＷ内のトランジスタのゲートに電気的に接続される転送ゲート線ＴＧの一部である。
以上のように、第１実施形態に係る半導体メモリ１において、メモリセルアレイ１０下に設けられたブロックデコーダＢＤに接続された転送ゲート線ＴＧは、引出領域２１を介してメモリセルアレイ１０上を通過する。そして、転送ゲート線ＴＧは、メモリセルアレイ１０上から引出領域２０を介してスイッチセットＳＷ内のトランジスタのゲートに接続されている。配線層Ｍ２に設けられた導電体７６（１本の配線２４）と、配線層Ｍ１に設けられた対応する導電体６９（１本の配線２５）との間、すなわち配線２４及び２５が交差する領域には、例えばコンタクトＶ１が設けられ、配線２４及び２５間が電気的に接続される。
尚、第１実施形態に係る半導体メモリ１の構造は、以上で説明した構造に限定されない。例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更され得る。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体３５が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体４４が割り当てられても良い。
１つのＮＡＮＤストリングＮＳは、複数のメモリピラーＭＨがＺ方向に連結された構造であっても良い。異なる配線層にそれぞれ設けられた導電体間を電気的に接続するコンタクトは、複数のコンタクトがＺ方向に連結された構造であっても良いし、異なる配線層に設けられた導電体を介していても良い。
ブロックデコーダＢＤの配置は、メモリセルアレイ１０下に全て含まれていても良いし、ブロックデコーダＢＤの端部領域が引出領域２１に含まれていても良い。ロウデコーダモジュール１５に含まれるトランジスタのうち、スイッチセットＳＷに含まれるトランジスタが形成される高さと、ブロックデコーダＢＤに含まれるトランジスタが形成される高さとは、異なっていても良い。下層部分ＬＬに設けられる配線層の層数と、上層部分ＵＬに設けられる配線層の層数とのそれぞれは、任意の層数に設計され得る。
［１−２］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、半導体メモリ１のチップ面積を縮小することが出来る。以下に、本効果の詳細について説明する。
半導体記憶装置において、メモリセルアレイ下にセンスアンプモジュール等の周辺回路が配置される構造が知られている。このような構造を有する半導体記憶装置では、例えばメモリセルアレイに接続されたワード線が、縦方向の配線を介してメモリセルアレイ下に設けられたロウデコーダモジュールに接続される。
図１６は、第１実施形態の比較例におけるロウデコーダモジュールの平面レイアウトの一例を、８個のブロックＢＬＫ０〜ＢＬＫ７を抽出して示している。図１６に示すように、比較例におけるロウデコーダモジュールでは、スイッチセット群ＳＷＧと、ブロックデコーダ群ＢＤＧとがＸ方向において隣接している。
具体的には、スイッチセット群ＳＷＧの領域において、ブロックＢＬＫ０〜ＢＬＫ７のそれぞれに対応するスイッチセットＳＷが、Ｙ方向に配列している。ブロックデコーダ群ＢＤＧの領域において、ブロックＢＬＫ０〜ＢＬＫ７のそれぞれに対応するブロックデコーダＢＤの領域ＨＶＮ、ＨＶＰ、ＬＶＮ及びＬＶＰがＹ方向に配列し、隣り合う領域間には素子分離領域ＩＳＯが設けられている。ブロックＢＬＫ０に対応するスイッチセットＳＷと、ブロックＢＬＫ０に対応するブロックデコーダＢＤの領域ＨＶＮ、ＨＶＰ、ＬＶＮ及びＬＶＰが、Ｘ方向に配列している。その他のブロックＢＬＫに対応するスイッチセットＳＷと、ブロックデコーダＢＤの領域との関係も同様である。
これに対して、第１実施形態に係る半導体メモリ１では、ロウデコーダモジュール１５に含まれるワード線スイッチ（スイッチセットＳＷ内のトランジスタＴＲ）とブロックデコーダＢＤとが離れて配置されている。言い換えると、対応するスイッチセットＳＷとブロックデコーダＢＤとの組が、Ｘ方向に沿った直線上に配置されない。
そして、ブロックデコーダ群ＢＤＧとスイッチセット群ＳＷＧとの間を接続する配線が、メモリセルアレイ１０上を通過している。例えば、スイッチセット群ＳＷＧがメモリセルアレイ１０に隣接して設けられ、ブロックデコーダ群ＢＤＧが周辺回路領域２２に設けられる。ブロックデコーダ群ＢＤＧと、各ブロックＢＬＫのスイッチセットＳＷに含まれたトランジスタのゲートとの間が、半導体メモリ１の下層部分ＬＬに設けられた配線２３と、半導体メモリ１の上層部分ＵＬに設けられた配線２４及び２５とのそれぞれを介して接続される。
このように、第１実施形態に係る半導体メモリ１では、ロウデコーダモジュール１５を構成する回路のうち、スイッチセットＳＷが平面視においてメモリセルアレイ１０に隣接して設けられ、ブロックデコーダＢＤがメモリセルアレイ１０下に設けられている。つまり、ロウデコーダモジュール１５を構成する回路のうち、ブロックデコーダＢＤの設置面積が、半導体メモリ１のうちメモリセルアレイ１０が形成される領域内に含まれている。
これにより、第１実施形態に係る半導体メモリ１では、比較例のようにスイッチセットＳＷ及びブロックデコーダＢＤの組を隣接させる場合よりも、引出領域２０のＸ方向における寸法を縮小することが可能となる。また、メモリセルアレイ１０下に空き地がある場合に、メモリセルアレイ１０下にブロックデコーダＢＤを配置することが出来る。従って、第１実施形態に係る半導体メモリ１は、各構成要素のレイアウト効率を改善することが出来、半導体メモリ１のチップ面積を縮小することが出来る。
また、第１実施形態に係る半導体メモリ１では、図９に示すように、例えばブロックＢＬＫ０に対応する回路領域とブロックＢＬＫ４に対応する回路領域とを隣接させることによって、複数の回路領域を例えば矩形の領域に纏めて形成することが出来る。
例えば、比較例では、１つのブロックＢＬＫに対応する回路が、Ｙ方向に繰り返し配置されている。一方で、第１実施形態では、Ｘ方向に配列した４つのブロックＢＬＫに対応する回路が、Ｙ方向に繰り返し配置されている。つまり、第１実施形態に係る半導体メモリ１では、スイッチセット群ＳＷＧの領域におけるスイッチセットＳＷの配置と、ブロックデコーダ群ＢＤＧの領域におけるブロックデコーダＢＤの配置とで、各ブロックＢＬＫに対応する回路の繰り返しパターンが異なっている。
このように、第１実施形態に係る半導体メモリ１では、ブロックデコーダＢＤ内において、各ブロックＢＬＫに対応する回路領域の配置を自由に設計することが出来る。すなわち、第１実施形態に係る半導体メモリ１では、ブロックデコーダ群ＢＤＧの領域において複数のブロックＢＬＫのそれぞれに対応する回路を纏めて形成することが出来る。
これにより、第１実施形態に係る半導体メモリ１では、ブロックデコーダＢＤ内の配線長を短く且つ配線幅を太くすることが出来る。その結果、ブロックデコーダＢＤ内の配線抵抗を小さくすることが出来、半導体メモリ１の消費電力を抑制することが出来る。尚、本明細書において“配線幅を太くする”とは、複数の配線が並列で接続される場合も含んでいる。
また、第１実施形態に係る半導体メモリ１では、領域ＨＶＮ、ＨＶＰ、ＬＶＮ及びＬＶＰのうち隣り合う領域間に設けられる素子分離領域ＩＳＯの面積を削減することが出来る。従って第１実施形態に係る半導体メモリ１は、ブロックデコーダ群ＢＤＧの回路面積を縮小することが出来、半導体メモリ１のチップ面積を抑制することが出来る。
さらに、第１実施形態に係る半導体メモリ１では、ブロックデコーダＢＤに供給する電源線の配線長を短く且つ配線幅を太くすることが出来る。その結果、第１実施形態に係る半導体メモリ１は、ブロックデコーダＢＤの動作マージンを向上することが出来、ブロックデコーダＢＤに電圧を供給する電源の能力を削減することが出来、これに伴い電源の面積を削減することが可能となる。
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、スイッチセットＳＷに接続される経路が異なるブロックデコーダＢＤを備える。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
［２−１］半導体メモリ１の構造
図１７は、第２実施形態に係る半導体メモリ１における下層部分ＬＬのより詳細な平面レイアウトの一例を示している。
図１７に示すように、周辺回路領域２２は、ブロックデコーダ群ＢＤＧ１及びＢＤＧ２、並びに複数の配線２３及び２６を含んでいる。
ブロックデコーダ群ＢＤＧ１及びＢＤＧ２のそれぞれは、例えば複数のブロックデコーダＢＤを含んでいる。ブロックデコーダ群ＢＤＧ１の領域は、例えばＹ方向において引出領域２１Ｂに隣接している。ブロックデコーダ群ＢＤＧ２の領域は、例えばＸ方向において引出領域２０に隣接している。
ブロックデコーダ群ＢＤＧ１には、複数の配線２３が接続される。具体的には、複数の配線２３は、それぞれブロックデコーダ群ＢＤＧ１に含まれた複数のブロックデコーダＢＤに接続され、複数の配線２３の一端は、引出領域２１Ｂに引き出されている。
複数の配線２３のそれぞれは、転送ゲート線ＴＧ１として機能する。転送ゲート線ＴＧ１は、第１実施形態で説明した転送ゲート線ＴＧと同様に、メモリセルアレイ１０上を通過する配線（例えば配線２４及び２５）を介して、対応するスイッチセットＳＷに接続される。転送ゲート線ＴＧ１が接続されるスイッチセットＳＷは、例えばＸ方向においてセンスアンプモジュール１６の配置に隣接している。
ブロックデコーダ群ＢＤＧ２には、複数の配線２６が接続される。具体的には、複数の配線２６は、それぞれブロックデコーダ群ＢＤＧ２に含まれた複数のブロックデコーダＢＤに接続され、複数の配線２６の一端は、引出領域２０に引き出されている。
複数の配線２６のそれぞれは、転送ゲート線ＴＧ２として機能する。転送ゲート線ＴＧ２は、メモリセルアレイ１０上を通過する配線を介することなく、対応するスイッチセットＳＷに接続される。つまり、第２実施形態において転送ゲート線ＴＧ２は、半導体メモリ１の下層部分ＬＬに設けられた導電体及びコンタクトを介して、対応するスイッチセットＳＷに電気的に接続される。転送ゲート線ＴＧ２が接続されるスイッチセットＳＷは、例えばＸ方向において周辺回路領域２２に隣接している。
第２実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１と同様の効果を得ることが出来る。
また、第２実施形態に係る半導体メモリ１は、メモリセルアレイ１０上を通過してスイッチセットＳＷに接続される転送ゲート線ＴＧ１と、メモリセルアレイ１０上を通過せずにスイッチセットＳＷに接続される転送ゲート線ＴＧ２とを含んでいる。
つまり、第２実施形態に係る半導体メモリ１では、例えば配線層Ｍ１に設けられる配線２５と、配線層Ｍ２に設けられる配線２４とのそれぞれの本数が、第１実施形態と比較して少なくなる。その結果、第２実施形態に係る半導体メモリ１では、第１実施形態に係る半導体メモリ１よりも、配線層Ｍ１及びＭ２における配線レイアウトに余裕が出来る。
これにより、第２実施形態に係る半導体メモリ１では、配線層Ｍ１及びＭ２の回路パターンの密度を低くすることが出来る。また、回路パターンの密度を低くすることに伴い、別の配線を太く形成することも出来る。その結果、第２実施形態に係る半導体メモリ１は、半導体メモリ１の製造時におけるプロセス難易度を抑制することが出来、第１実施形態よりも歩留まりを向上することも出来得る。
［３］第３実施形態
第３実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１に対して、ブロックデコーダ群ＢＧＤの配置が異なる。以下に、第２実施形態に係る半導体メモリ１について、第１及び第２実施形態と異なる点を説明する。
［３−１］半導体メモリ１の構造
図１８は、第２実施形態に係る半導体メモリ１における下層部分ＬＬのより詳細な平面レイアウトの一例を示している。
図１８に示すように、第３実施形態では、センスアンプモジュール１６の領域のＹ方向における幅Ｌ２の、スイッチセット群ＳＷＧの領域のＹ方向における幅Ｌ１に対する割合が、第１実施形態よりも高い。
これに伴い、第３実施形態における周辺回路領域２２は、Ｘ方向においてスイッチセット群ＳＷＧと隣り合わない部分を有している。つまり、第３実施形態では、周辺回路領域２２が、メモリセルアレイ１０に重ならない部分を有している。
そして、周辺回路領域２２に含まれたブロックデコーダ群ＢＤＧが、例えばメモリセルアレイ１０に重ならない領域に設けられている。ブロックデコーダ群ＢＤＧに接続される複数の配線２３は、例えば第１実施形態と同様に、メモリセルアレイ１０上を通過して、対応するスイッチセットＳＷに電気的に接続される。
尚、周辺回路領域２２におけるブロックデコーダ群ＢＤＧの領域は、図１８に示された配置に限定されない。例えば、ブロックデコーダ群ＢＤＧの領域は、メモリセルアレイ１０に重なった部分を有していても良い。
第３実施形態に係る半導体メモリ１のその他の構成は、第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
［３−２］第３実施形態の効果
半導体記憶装置では、微細化によってメモリセルアレイ１０の面積が小さくなることに伴い、センスアンプモジュール１６の領域と周辺回路領域２２とのそれぞれがメモリセルアレイ１０下に収まらない場合がある。
これに対して、第３実施形態に係る半導体メモリ１では、周辺回路領域２２のうちメモリセルアレイ１０下に含まれない領域にブロックデコーダ群ＢＤＧを設けている。このような場合においても、第３実施形態に係る半導体メモリ１は、第１実施形態に係る半導体メモリ１と同様の効果を得ることが出来る。
［４］変形例等
実施形態の半導体メモリ＜例えば図１、１＞は、メモリセルアレイ＜例えば図１、１０＞と、第１ワード線＜例えば図３、ＷＬ０＞と、ドライバ＜例えば図３、１４＞と、第１トランジスタ＜例えば図３、ＴＲ２＞と、第１転送ゲート線＜例えば図３、ＴＧ＞と、第１レベルシフタ＜例えば図４、ＬＳ＞とを含む。メモリセルアレイは、半導体基板の上方の第１層に設けられ、複数のメモリセルを含む。第１ワード線は、複数のメモリセルのうち第１メモリセルに接続される。ドライバは、第１ワード線に印加する電圧を生成する。第１トランジスタは、一端が第１ワード線に接続され、他端がドライバに接続される。第１転送ゲート線は、第１トランジスタのゲートに接続され、第１層と、半導体基板とメモリセルアレイとの間の第２層と、第１層の上方の第３層とをそれぞれ通過する部分を含む。第１レベルシフタは、第１転送ゲート線に電圧を印加する。これにより、半導体メモリ１のチップ面積を縮小することが出来る。
上記実施形態では、メモリセルアレイ１０に対して、Ｘ方向の一方側に引出領域２０が設けられている場合が例示されているが、これに限定されない。例えば、１つのメモリセルアレイ１０に対して、Ｘ方向の一方側と他方側との両方に引出領域２０が設けられても良い。
図１９は、第１実施形態の変形例に係る半導体メモリ１の上層部分ＵＬ及び下部領域ＬＬにおける平面レイアウトの一例を示している。
図１９に示すように、第１実施形態の変形例に係る半導体メモリ１では、上層部分ＵＬにおいて、メモリセルアレイ１０の領域のＸ方向における一方側に引出領域２０Ａが隣接し、他方側に引出領域２０Ｂが隣接している。
下部領域ＬＬにおいて、ブロックデコーダ群ＢＤＧの配置は、第１実施形態と同様であり、複数の配線２３が引出領域２１Ｂに引き出されている。センスアンプモジュール１６の領域と周辺回路領域２２とのそれぞれのＸ方向における一方側にスイッチセット群ＳＷＧ１が隣接し、他方側にスイッチセット群ＳＷＧ２が隣接している。スイッチセット群ＳＷＧ１及びＳＷＧ２は、それぞれ引出領域２０Ａ及び２０Ｂと重なっている。
各ブロックＢＬＫに対応する選択ゲート線ＳＧＳ及びＳＧＤ、並びワード線ＷＬ０〜ＷＬ７は例えば２つのグループに分類され、第１のグループがスイッチセット群ＳＷＧ１に割り当てられ、第２のグループがスイッチセット群ＳＷＧ２に割り当てられる。
そして、第１のグループに対応するメモリセルアレイ１０の配線は、Ｘ方向の一方側から引き出され、引出領域２０Ａを介してスイッチセット群ＳＷＧ１に接続される。第２のグループに対応するメモリセルアレイ１０の配線は、Ｘ方向の他方側から引き出され、引出領域２０Ｂを介してスイッチセット群ＳＷＧ２に接続される。
図２０は、第１実施形態の変形例に係る半導体メモリ１の上層部分ＵＬにおける詳細な平面レイアウトの一例を示している。
図２０に示すように、第１実施形態の変形例では、上層部分ＵＬにおいて、第１実施形態と同様に、Ｙ方向に延伸した複数の配線２４が設けられている。そして、第１実施形態の変形例では、Ｘ方向に延伸した複数の配線２５が、引出領域２０Ａから２０Ｂに亘って設けられている。第１実施形態の変形例では、各配線２５が、引出領域２０Ａを介してスイッチセット群ＳＷＧ１内で対応するスイッチセットＳＷに接続され、且つ引出領域２０Ｂを介してスイッチセット群ＳＷＧ２内で対応するスイッチセットＳＷに接続される。
これにより、第１実施形態の変形例に係る半導体メモリ１は、メモリセルアレイ１０の一方側及び他方側のいずれか一方側から、ＮＡＮＤストリングＮＳに接続された各種配線に電圧を印加することが出来る。
尚、第１実施形態の変形例に係る半導体メモリ１では、スイッチセットＳＷを第１のグループと第２のグループとに分類せずに、ＮＡＮＤストリングＮＳに接続された各種配線をメモリセルアレイ１０の両側から駆動するように構成されていても良い。また、第１実施形態の変形例に係る半導体メモリ１では、ＮＡＮＤストリングＮＳに接続される各種配線において、両側駆動の配線と片側駆動の配線とが混在していても良い。
尚、上記実施形態では、ブロックデコーダ群ＢＤＧに接続された配線２３が、メモリセルアレイ１０の横から引き出される場合が例示されているが、これに限定されない。例えば、配線２３は、メモリ領域ＭＲや引出領域ＨＲ内において、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳを含む積層配線を貫通するコンタクトを介して配線２５と電気的に接続されても良い。
言い換えると、配線層Ｄ２内の導電体７３と、配線層Ｍ０内の導電体７４との間は、例えば導電体３４〜４４を貫通するコンタクトを介して電気的に接続されても良い。当該コンタクトが貫通する導電体の層数及び種類は、当該コンタクトが形成される領域によって異なっていても良い。
尚、以上の説明ではメモリセルアレイ１０が１個設けられている場合を例に挙げたが、半導体メモリ１が含むメモリセルアレイ１０の個数は、任意の個数にすることが可能である。例えば、半導体メモリ１の上層部分ＵＬには、２つ以上のメモリセルアレイ１０が設けられても良い。このような場合に、引出領域２０は、複数のメモリセルアレイ１０のそれぞれに接するように設けられても良いし、複数の引出領域２０が、それぞれ複数のメモリセルアレイ１０に接していても良い。このように、半導体メモリ１のレイアウトは、メモリセルアレイ１０の設計に基づいて適宜変更することが可能である。
上記実施形態では、メモリピラーＭＰの径が半導体基板３０側に向かって小さくなるテーパー型である場合が例示されているが、これに限定されない。例えば、メモリピラーＭＰの断面形状は、途中が膨らんでいる樽型であっても良いし、基板側に向かって径が大きくなる逆テーパー型であっても良い。
尚、メモリセルアレイ１０の構造は、その他の構造であってもよい。例えば、メモリセルが二次元に形成されていても良い。また、メモリセルが三次元に形成された場合に、メモリピラーの形状がＵ型であっても良い。
その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“配線”は、２つの導電体間を電気的に接続するコンタクトも含んでいても良い。例えば第１実施形態において転送ゲート線ＴＧに対応する配線は、導電体６１及び７０間を電気的に接続する配線及びコンタクトの集合に対応する。“隣接”は、必ずしも接していなくても良く、間に素子分離領域等が含まれていても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０，２１…引出領域
２２…周辺回路領域、２３〜２６…配線、３０…半導体基板、３１〜４７…導電体、４８…ブロック絶縁膜、４９…絶縁膜、５０…トンネル酸化膜、５１…半導体材料、５２，５３，６０〜７６…導電体、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｖ０，Ｖ１，ＣＣ，ＣＰ…コンタクト、ＲＤ…ロウデコーダ、ＳＷ…スイッチセット、ＢＤ…ブロックデコーダ、ＬＣ…論理回路、ＡＤ…論理積回路、ＩＮ…インバータ、ＬＳ…レベルシフタ、ＧＳＷ…接地トランジスタ、ＴＧ…転送ゲート線、ＴＲ…トランジスタ、ＳＡＵ…センスアンプユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ，ＳＴ１，ＳＴ２…選択トランジスタ

Claims (13)

  1. 半導体基板の上方の第１層に設けられ、複数のメモリセルを含むメモリセルアレイと、
    前記複数のメモリセルのうち第１メモリセルに接続された第１ワード線と、
    前記第１ワード線に印加する電圧を生成するドライバと、
    一端が前記第１ワード線に接続され、他端が前記ドライバに接続された第１トランジスタと、
    前記第１トランジスタのゲートに接続され、前記第１層と、前記半導体基板と前記第１層との間の第２層と、前記第１層の上方の第３層とをそれぞれ通過する部分を含む第１転送ゲート線と、
    前記第１転送ゲート線に電圧を印加する第１レベルシフタと、
    を備える、半導体メモリ。
  2. 前記第１転送ゲート線は、前記第１ワード線の延伸方向と交差する第１方向に沿って延伸した部分を含む、
    請求項１に記載の半導体メモリ。
  3. 前記メモリセルアレイに接続され、各々が第１方向に延伸した複数のビット線と、
    前記メモリセルアレイ下に設けられ、前記複数のビット線にそれぞれ接続された複数のセンスアンプを含むセンスアンプモジュールと、
    をさらに備え、
    前記センスアンプモジュールの前記第１方向における寸法は、前記メモリセルアレイの前記第１方向における寸法の半分以上である、
    請求項１に記載の半導体メモリ。
  4. 前記第１トランジスタと前記第１レベルシフタとの間隔は、前記ビット線の長さの半分以上である、
    請求項３に記載の半導体メモリ。
  5. 前記センスアンプモジュールと前記第１トランジスタは隣接している、
    請求項３又は請求項４に記載の半導体メモリ。
  6. 前記第１トランジスタと前記第１レベルシフタとは、前記第１ワード線の延伸方向に沿った直線上に配置されない、
    請求項１乃至請求項５のいずれか一項に記載の半導体メモリ。
  7. 前記第１トランジスタは、前記メモリセルアレイが設けられた矩形の領域の第１辺に沿って配置され、前記第１レベルシフタは、前記領域の前記第１辺と異なる第２辺に沿って配置される、
    請求項１乃至請求項６のいずれか一項に記載の半導体メモリ。
  8. 前記第１転送ゲート線は、前記メモリセルアレイの前記第１辺と、前記第２辺とのそれぞれと交差する、
    請求項７に記載の半導体メモリ。
  9. 前記複数のメモリセルのうち第２メモリセルに接続された第２ワード線と、
    一端が前記第２ワード線に接続され、他端が前記ドライバに接続された第２トランジスタと、
    前記第２トランジスタのゲートに接続された第２転送ゲート線と、
    前記第２転送ゲート線に電圧を印加する第２レベルシフタと、
    をさらに備え、
    前記第１レベルシフタに含まれた回路と前記第２レベルシフタに含まれた回路とが配列する方向は、前記第１トランジスタと前記第２トランジスタとが配列する方向と異なる、
    請求項１乃至請求項８のいずれか一項に記載の半導体メモリ。
  10. 前記第２転送ゲート線は、前記第３層を通過する部分を含まない、
    請求項９に記載の半導体メモリ。
  11. 前記第２トランジスタと前記第２レベルシフタとが、前記第２ワード線の延伸方向に沿った直線上に配置される、
    請求項９又は請求項１０に記載の半導体メモリ。
  12. 前記第２トランジスタは、前記メモリセルアレイが設けられた矩形の領域の第３辺に沿って配置され、前記第２レベルシフタは、前記領域の前記第３辺に沿って配置される、
    請求項９又は請求項１０に記載の半導体メモリ。
  13. 前記第２転送ゲート線は、前記メモリセルアレイの前記第３辺と交差し、且つ前記領域の前記第３辺と異なる第４辺とは交差しない、
    請求項１２に記載の半導体メモリ。
JP2018106376A 2018-06-01 2018-06-01 半導体メモリ Pending JP2019212350A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018106376A JP2019212350A (ja) 2018-06-01 2018-06-01 半導体メモリ
US16/291,163 US10790025B2 (en) 2018-06-01 2019-03-04 Semiconductor memory including plural memory blocks, a sequencer that controls a driver, a row decoder, and sense amplifier modules based on commands held in a command register to perform read, write, erase

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018106376A JP2019212350A (ja) 2018-06-01 2018-06-01 半導体メモリ

Publications (1)

Publication Number Publication Date
JP2019212350A true JP2019212350A (ja) 2019-12-12

Family

ID=68694267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018106376A Pending JP2019212350A (ja) 2018-06-01 2018-06-01 半導体メモリ

Country Status (2)

Country Link
US (1) US10790025B2 (ja)
JP (1) JP2019212350A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113728434A (zh) * 2019-04-22 2021-11-30 三星电子株式会社 三维闪存及其操作方法
CN113632230B (zh) * 2020-03-09 2024-03-05 铠侠股份有限公司 半导体存储装置及半导体存储装置的制造方法
JP2022144754A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
US11637356B1 (en) 2022-01-31 2023-04-25 Qualcomm Incorporated Dynamic gate-overdrive voltage boost receiver

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196061A (ja) * 2005-01-12 2006-07-27 Toshiba Corp 電圧切換回路、及びこれを用いた半導体記憶装置
JP4960050B2 (ja) * 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
KR102092776B1 (ko) 2013-11-20 2020-03-24 에스케이하이닉스 주식회사 전자 장치
JP2017212546A (ja) * 2016-05-24 2017-11-30 東芝メモリ株式会社 レベルシフタ
JP2018147530A (ja) * 2017-03-03 2018-09-20 東芝メモリ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US10790025B2 (en) 2020-09-29
US20190371407A1 (en) 2019-12-05

Similar Documents

Publication Publication Date Title
US11705443B2 (en) Semiconductor memory device
TWI841842B (zh) 半導體記憶裝置
TWI733300B (zh) 半導體記憶裝置
TWI738467B (zh) 半導體記憶裝置
US10937500B2 (en) Semiconductor memory device
US10790025B2 (en) Semiconductor memory including plural memory blocks, a sequencer that controls a driver, a row decoder, and sense amplifier modules based on commands held in a command register to perform read, write, erase
KR102123736B1 (ko) 반도체 기억장치
WO2021191951A1 (ja) 半導体記憶装置
CN112563287A (zh) 半导体装置及半导体装置的制造方法
US20240257883A1 (en) Memory device
TW202433476A (zh) 記憶體裝置
JP2022144754A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831