JP2006196061A - 電圧切換回路、及びこれを用いた半導体記憶装置 - Google Patents

Abstract

【課題】 低電源電圧でも動作可能であり、しかも小型で簡易な製造工程で製造することができる電圧切換回路を提供する。
【解決手段】 ノードＮ２とノードＮ３との間には、Ｄ型ＮチャネルＭＯＳトランジスタＨＮＤ３、Ｉ型ＮチャネルＭＯＳトランジスタＨＮ１、及びＥ型ＮチャネルＭＯＳトランジスタＨＮＥ１が並列に接続されている。トランジスタＨＮＥ１は、入力電圧ＩＮＰＵＴが基準電圧ＶｓｓのときノードＮ２及びＮ３を短絡してトランジスタＬＰを非導通状態とする。トランジスタＨＮＩ及びＨＮＥ１は、それぞれ出力電圧ＯＵＴＰＵＴの上昇・下降時に、ノードＮ２とＮ３の間の電位差を一定に維持するよう動作する。
【選択図】 図５

Description

この発明は、出力すべき出力電圧の大きさを切換える電圧切換回路と、このような電圧切換回路をロウデコーダ回路内に含んだ半導体記憶装置に関する。

従来、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。

ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。

メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。

このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には０Ｖ（“０”データ書き込みビット線）又は電源電圧Ｖｃｃ（“１”データ書き込みビット線）が与えられ、選択されたビット線コンタクト側の選択ゲート線にはＶｃｃが与えられる。この場合、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部が０Ｖに固定される。一方、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）まで充電された後、フローティング状態となる。続いて、選択ＮＡＮＤセル内の選択メモリセルにおける制御ゲート線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。

“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“０”データの書き込みが完了する。

これに対し、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部との間の容量カップリングの影響により、制御ゲート線の電圧上昇（０Ｖ→Ｖｐｐ、Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。

データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセルブロック中の制御ゲート線及び全ての選択ゲート線に２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲート中の電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放出され、閾値電圧は負方向にシフトする。

一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を０Ｖとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を読み出し用の中間電圧Ｖｒｅａｄ（〜４Ｖ）に設定して、選択メモリセルで電流が流れるか否かを検出することにより行われる。

以上の動作説明から明らかなように、ＮＡＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時には、選択ブロック内の選択された制御ゲート線にＶｐｐ（〜２０Ｖ）、選択ブロック内の非選択の制御ゲート線にＶｍｇ（〜１０Ｖ）という電源電圧より高い電圧を転送する必要がある。

このような高電圧Ｖｐｐ、Ｖｍｇをメモリセルに転送するため、従来のＮＡＮＤ型ＥＥＰＲＯＭは、電源電圧をこのような高電圧に変換する電圧変換回路を含むロウデコーダ回路を備えていた（例えば、特許文献１参照）。その電圧変換回路においては、高耐圧のトＰＭＯＳランジスタを形成する必要があった。
しかし、このような高耐圧のＰＭＯＳトランジスタは、ゲート絶縁膜を厚く形成する必要がある。また、工程数増加を招くチャネルインプランテーションを実行しなければ、閾値電圧も高くならざるを得ない。近年の半導体記憶装置の高集積化、微細化の進展と共に、電源電圧の低下の要求も強まっており、電源電圧が例えば１．５Ｖ程度まで低下すると、上記の電圧切換回路は、高耐圧ＰＭＯＳトランジスタの閾値電圧が高いため動作が不可能になる虞がある。

高い閾値電圧の高耐圧ＰＭＯＳトランジスタを含む上記回路を低電源電圧で駆動させるため、別途３Ｖ程度の昇圧回路を搭載させたものも提案されている。しかし、昇圧回路の分チップ面積が増加すること、動作が複雑になること、昇圧回路の昇圧速度が遅いと、回路動作が遅くなる等の問題が生じる。

特開２００２−６３７９５号公報（段落［００１２］〜［００２０］、図５、図１１、図３８、図３９等）

本発明は、低電源電圧でも動作可能であり、しかも小型で簡易な製造工程で製造することができる電圧切換回路を提供することを目的とする。

この発明に係る電圧切換回路は、入力電圧の入力に対応して出力電圧を発生させ、前記出力電圧の電源電圧を切換えることにより前記出力電圧の大きさを切換える電圧切換回路において、 第１閾値電圧を有し、ゲート端子に前記出力電圧が正帰還され、第１端子には前記電源電圧が印加されることにより、第１電圧を第２端子に発生させる、第１導電型でディプリッション型の第１出力用ＭＩＳトランジスタと、前記第１電圧を第１端子に印加され、ゲート端子に与えられる第２電圧により導通制御されて第２端子から前記出力電圧を発生させるように構成され、前記第１導電型とは逆特性の第２導電型で第２の閾値電圧を有する第２出力用ＭＩＳトランジスタと、前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と同一符号の第３閾値電圧を有し、前記入力電圧が第１の状態の時に導通して前記第２出力用ＭＩＳトランジスタの第１端子の電圧をゲート端子に転送することにより前記第２出力用ＭＩＳトランジスタを非導通状態に保持する一方、前記入力電圧が第２の状態の時に前記第２出力用ＭＩＳトランジスタのゲート端子の電位を前記第３閾値電圧の絶対値により規定される電位まで充電して非導通状態に切り替わる第１導電型の第１充電用ＭＩＳトランジスタと、前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と符号が反対の第４閾値電圧を有し、前記第１電圧が前記第２電圧より前記第４閾値電圧の分だけ大きくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子を充電する第１導電型の第２充電用ＭＩＳトランジスタと、前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第４閾値電圧よりも絶対値が小さい第５閾値電圧を有し、前記第１電圧が前記第２電圧よりも前記第５閾値電圧の分だけ小さくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子の電荷を放電する第１導電型の放電用ＭＩＳトランジスタとを備えたことを特徴とする。
また、この発明に係る半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備した半導体記憶装置において、 前記ロウデコーダ回路は、入力電圧の入力に対応して出力電圧を発生させ、前記出力電圧の電源電圧を切換えることにより前記出力電圧を切換える上記のような構成を備えた電圧切換回路を備えたことを特徴とする。

この発明によれば、第２出力用ＭＩＳトランジスタとして低耐圧なものを採用することができ、これにより電源電圧が低くなっても動作させることができ、しかも製造工程を簡単にすることができる。また、昇圧回路が不要となるため、回路面積を全体として小さくすることができる。

以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。

メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路（センスアンプ兼データラッチ）１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。

また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、４種類の電圧発生回路１２０が設けられている。具体的には、データ書き込み動作時に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）と中間電圧Ｖｍｇ（〜１０Ｖ）をそれぞれ発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。

更に、データ読み出し時に、読み出し用中間電圧Ｖｒｅａｄを発生するために、読み出し用中間電圧発生回路１１１が設けられている。また、消去動作時に、消去用高電圧Ｖｐｐ（〜２０Ｖ）を発生するために、消去用高電圧発生回路１１２が設けられている。

ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。

図２Ａ、図２Ｂはそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３Ａ、図３Ｂはそれぞれ図２ＡのＡ−Ａ’、及びＢ−Ｂ’断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、例えば、８個のメモリセルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成している。

メモリセルＭ１〜Ｍ８はそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１、１４２、・・・、１４８）が形成され、この上に絶縁膜１５を介して制御ゲート１６（＝ワード線：１６１、１６２、・・・、１６８）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９０、１９１、・・・、１９１０）は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。

ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９、１６９及び１４１０、１６１０が設けられ、これにより選択トランジスタＳ１、Ｓ２が形成されている。素子形成された基板１１上は絶縁膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９に接続されている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１）、ＣＧ（２）、・・・、ＣＧ（８）として配設されている。これら制御ゲートはワード線となる。選択ゲート１４９、１６９及び１４１０、１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。

図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群で、図４中の破線で囲まれた領域を１個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。

図５に、ロウデコーダ１０５の構成例を示す。図５では、メモリセルアレイ１０１中の１つのメモリセルブロック２の片側に、ロウデコーダ１０５を構成するロウデコーダ回路５を配置した場合を示している。ロウデコーダ回路５は、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続される転送トランジスタＱＮ０〜ＱＮ１１（閾値電圧はＶｔｈ（ＱＮ））を備えている。図５の回路では、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続されるトランジスタＱＮ０〜ＱＮ１１はすべてｎチャネル型のものである。また、制御ゲート線ＣＧ（１）〜ＣＧ（８）には、それぞれトランジスタＱＮ１〜ＱＮ８が制御ゲート線１本あたり１個接続されている。

即ち、制御ゲート線ＣＧ（１）〜ＣＧ（８）とその信号入力ノードＣＧＤ１〜ＣＧＤ８間にはそれぞれ、ＮＭＯＳトランジスタＱＮ１〜ＱＮ８の電流通路が接続される。また、選択ゲート線ＳＧ（１）とその信号入力ノードＳＧＤ、ＳＧＤＳ間にはそれぞれ、ＮＭＯＳトランジスタＱＮ０、ＱＮ９の電流通路が接続される。更に、選択ゲート線ＳＧ（２）とその信号入力ノードＳＧＳ、ＳＧＤＳ間には、ＮＭＯＳトランジスタＱＮ１０、ＱＮ１１の電流通路が接続される。

また、ＮＭＯＳトランジスタＱＮ０〜ＱＮ１１のゲート電圧を設定して制御ゲート線ＣＧ（１）〜（８）、選択ゲート線ＳＧ（１）及びＳＧ（２）の電圧を切換えるため、電圧切換回路５４Ａが備えられている。この電圧切換回路５４Ａは、入力電圧ＩＮＰＵＴ、制御信号ＢＳＴＯＮの切り替わりに応じて、異なる大きさの出力電圧ＯＵＴＰＵＴを出力ノードＮ１０へ出力するものである。入力電圧ＩＮＰＵＴは、その電圧切換回路５４Ａが接続されたメモリセルブロック２を選択する場合に電源電圧Ｖｄｄとされ、非選択とする場合に基準電圧Ｖｓｓとされる。また、入力電圧ＩＮＰＵＴの反転信号／ＩＮＰＵＴがノードＮ２０即ちトランジスタＱＮ９及びＱＮ１１のゲートに入力される。これにより、転送トランジスタＱＮ０、ＱＮ９はいずれか一方のみ導通される。同様に、転送トランジスタＱＮ１１，ＱＮ９はいずれか一方のみが導通される。
なお、図５において、１つのｎチャネルＭＯＳトランジスタＱＮ０〜ＱＮ１１の代わりに、ｐチャネル型ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを並列接続して構成される転送ゲートを、制御ゲート或いは選択ゲート１本当たり１つ形成するようにしてもよい。

電圧切換回路５４Ａは、出力ノードＮ１０と電源ノードＶＲＤＥＣとの間に、トランジスタＨＮＤ１と、これにノードＮ２（トランジスタＨＮＤ１のソース）でトランジスタＨＮＤ１と直列に接続されたトランジスタＬＰとを備えている。トランジスタＨＮＤ１は、高耐圧でディプリッション型（Ｄ型）のＮチャネルＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値を有する。トランジスタＬＰは、エンハンスメント型（Ｅ型）のＰチャネルＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＬＰ）は負の値を有する。

トランジスタＨＮＤ１は、そのドレインが電源ノードＶＲＤＥＣに接続され、ソースがノードＮ２においてトランジスタＬＰのソースと接続され、またゲートには出力電圧ＯＵＴＰＵＴが正帰還されている。トランジスタＨＮＤ１は、ソース−ドレイン間に高電圧が印加されるので、高耐圧のものとする必要があり、そのためゲート絶縁膜が厚く形成されている。また、電源ノードＶＲＤＥＣ及びゲートに高電圧Ｖｐｐが印加された場合に、そのＶｐｐをノードＮ２に転送することができるよう、閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値（Ｄ型）とされている。

一方、トランジスタＬＰは、後述の理由から、低耐圧のものでもよく、ゲート絶縁膜の膜厚が後述するインバータ回路ＩＮＶ１、ＩＮＶ２等と同様に薄いものとすることができる。なお、トランジスタＬＰの基板（Ｎ型ウエル）はそのソースと短絡され高電圧Ｖｐｐを印加できるようにされている。

入力電圧ＩＮＰＵＴが基準電圧Ｖｓｓの段階では、ゲート・ドレイン間の電位差は、｜Ｖｔｈ（ＨＮＤ１）｜であり、トランジスタＬＰのゲート絶縁膜の耐圧がこの電位差を満たすように形成すればよい。また、ゲート・ソース間の電位差が０Ｖであり、Ｖｔｈ（ＬＰ）は負の値であるので、トランジスタＬＰは非導通状態になる。

また、後述するように、電源ノードＶＲＤＥＣがＶｄｄからＶｐｐに上昇する際に、出力電圧ＯＵＴＰＵＴを上昇させるため、Ｖｔｈ（ＬＰ）は次の式を満たすよう設定される。

［数１］
Ｖ_{Ｎ２（Ｖｄｄ、Ｖｐｐ）}−｜Ｖｔｈ（ＨＮＤ１）｜＞｜Ｖｔｈ（ＬＰ）｜
ただし、Ｖ_{Ｎ２（Ｖｄｄ、Ｖｐｐ）}は、トランジスタＨＮＤ１のゲート（出力電圧ＯＵＴＰＵＴ）がＶｄｄ、電源ノードＶＲＤＥＣがＶｐｐである場合に、トランジスタＨＮＤ２がノードＮ２に転送する電圧である。

またこの電圧切換回路５４Ａでは、入力電圧ＩＮＰＵＴが入力されるノードＮ９と出力ノードＮ１０との間に、インバータ回路ＩＮＶ1、ＩＮＶ２、低耐圧（すなわち、ゲート絶縁膜がインバータ回路ＩＮＶ１，２を構成するトランジスタのものと同じ）でＤ型（すなわち、負の閾値電圧Ｖｔｈ（ＬＮＤ）を有する）のＮチャネルＭＯＳトランジスタＬＮＤ、及び高耐圧でＤ型のＮチャネルＭＯＳトランジスタＨＮＤ２（負の閾値電圧Ｖｔｈ（ＨＮＤ２）を有する）とが直列接続されている。トランジスタＬＮＤ、及びトランジスタＨＮＤ１は、制御信号ＢＳＴＯＮをそのゲートに印加され、全体としてスイッチング回路を構成している。

また、ノードＮ２と、トランジスタＬＰのゲートであるノードＮ３との間には、３つのトランジスタＨＮＤ３、ＨＮＩ及びＨＮＥ１が並列に接続されている。トランジスタＨＮＤ３は、高耐圧でＤ型（即ち負の閾値電圧Ｖｔｈ（ＨＮＤ３）を有する）のＮチャネルＭＯＳトランジスタであり、そのゲートにはインバータ回路ＩＮＶ１の出力ノードＮ１が接続され、入力電圧ＩＮＰＵＴの反転信号／ＩＮＰＵＴが入力されている。

このため、入力電圧ＩＮＰＵＴが基準電圧ＶｓｓのときトランジスタＨＮＤ３は導通してノードＮ２とＮ３とを々電位にし、トランジスタＬＰを非導通状態とする。一方、入力電圧ＩＮＰＵＴが電源電圧Ｖｄｄのときは、トランジスタＨＮＤ３はトランジスタＬＰのゲート（ノードＮ３）の電位を閾値電圧Ｖｔｈ（ＨＮＤ３）の絶対値まで充電した後非導通状態に切り替わる。

また、トランジスタＨＮＩは、高耐圧でイントリンジック型（Ｉ型、即ち略ゼロの閾値電圧Ｖｔｈ（ＨＮＩ）を有する）のＮチャネルＭＯＳトランジスタであり、そのゲートは、ノードＮ３に短絡されている。トランジスタＨＮＩは、出力電圧ＯＵＴＰＵＴが下降する段階において、ノードＮ２の電位がノードＮ３よりも閾値電圧Ｖｔｈ（ＨＮＩ）の分だけ小さくなった場合に導通し、ノードＮ３の電位をノードＮ２に転送して、ノードＮ２とＮ３の間の電位差を閾値電圧Ｖｔｈ（ＨＮＩ）程度に維持するものである。

この閾値電圧Ｖｔｈ（ＨＮＩ）は、ゼロに近い値とされるのが好ましい。その理由を次に説明する。すなわち、出力電圧ＯＵＴＰＵＴが下降する段階において、トランジスタＬＰでは、出力ノードＮ１０（ドレイン）とノードＮ２（基板、ソース）のジャンクションがフォワード状態で放電される。閾値電圧Ｖｔｈ（ＨＮＩ）を小さくすることにより、こうした電流が早期にトランジスタＨＮＩへ分流される。このため、トランジスタＬＰにおける過剰な電流を小さくすることができる。トランジスタＬＰのウエルの構造を最適化することによっても、トランジスタＬＰのフォワード状態での放電電流を少なくすることができる。

トランジスタＨＮＥ１は、高耐圧でＥ型（即ち正の閾値電圧Ｖｔｈ（ＨＮＥ１）を有する）のＮチャネルＭＯＳトランジスタであり、そのゲートはノードＮ２に短絡されている。トランジスタＨＮＥ１は、出力電圧ＯＵＴＰＵＴが上昇する段階において導通してノードＮ２の電位をノードＮ３に転送することにより、ノードＮ２の電位をノードＮ３の電位よりも閾値電圧Ｖｔｈ（ＨＮＥ１）の分だけ大きく保つ機能を有する。これにより、トランジスタＬＰのソース・ゲート間に大きな電位差が生じることを防止している。この閾値電圧Ｖｔｈ（ＨＮＥ１）は、トランジスタＬＰの導通を保持するため、次の［数２］を満たすように設定される。

［数２］
Ｖｔｈ（ＨＮＥ１）＞｜Ｖｔｈ（ＬＰ）｜

次に、このＮＡＮＤセル型ＥＥＰＲＯＭの電圧切換回路５４Ａの動作を図６を参照して説明する。ここでは、入力電圧ＩＮＰＵＴが、時刻ｔ２で基準電圧Ｖｓｓから電源電圧Ｖｄｄに立ち上がり、時刻ｔｒ２までＶｄｄに保たれ、時刻ｔｒ２で再びＶｓｓに立ち下がるものとして説明する。
また、制御信号ＢＳＴＯＮが、時刻ｔ３でＶｓｓからＶｄｄに立ち上がり、時刻ｔ５で再びＶｓｓに立ち下がるものとする。また、電源ノードＶＲＤＥＣは、時刻ｔ６でＶｄｄからＶｐｐに立ち上がり、時刻ｔｒ１で再びＶｄｄに立ち下がるものとする。

（１）時刻ｔ１〜ｔ２
時刻ｔ＝ｔ１〜ｔ２においては、入力電圧ＩＮＰＵＴが基準電圧Ｖｓｓである。
トランジスタＬＮＤ、ＨＮＤ２はＤ型ゆえに導通されている。このため、入力電圧ＩＮＰＵＴがノードＮ９から転送され、出力電圧ＯＵＴＰＵＴもＶｓｓとなる。トランジスタＨＮＤ１もこの出力電圧ＯＵＴＰＵＴ（＝Ｖｓｓ）により導通され、ノードＮ２を｜Ｖｔｈ（ＨＮＤ１）｜まで充電後、非導通状態（カットオフ）とされる。

一方、ノードＮ１の電圧は電源電圧Ｖｄｄであるので、トランジスタＨＮＤ３は導通され、ノードＮ３はノードＮ２と同電位になり、ノードＮ３とノードＮ２とが（｜Ｖｔｈ（ＨＮＤ１）｜）に維持される。トランジスタＬＰは、上述のように、負の閾値電圧Ｖｔｈ（ＬＰ）を有することから、非導通とされる。従って、時刻ｔ１〜ｔ２の間は、出力電圧ＯＵＴＰＵＴは、Ｖｓｓに保持される。なお、トランジスタＨＮＩ、ＨＮＥ１は、トランジスタＨＮＤ３の導通により、ノードＮ２とＮ３が同電位にされているため、非導通状態とされている。

（２）時刻ｔ２〜ｔ３
入力電圧ＩＮＰＵＴがＶｄｄに立ち上がることにより、出力電圧ＯＵＴＰＵＴは上昇する。しかし、制御信号ＢＳＴＯＮが未だＶｓｓであるため、出力電圧ＯＵＴＰＵＴがトランジスタＬＮＤの閾値電圧の絶対値｜Ｖｔｈ（ＬＮＤ）｜まで上昇するとトランジスタＬＮＤ及びＨＮＤ２は導通状態から非導通状態に切り替わる。このため、出力電圧ＯＵＴＰＵＴは、一旦｜Ｖｔｈ（ＬＮＤ）｜で上昇を停止する。

このような出力電圧ＯＵＴＰＵＴの上昇（０→（｜Ｖｔｈ（ＬＮＤ）｜））により、トランジスタＨＮＤ１は再び導通し、ノードＮ２が|Ｖｔｈ（ＨＮＤ１）|＋｜Ｖｔｈ（ＬＮＤ）｜に充電されると非導通状態とされる。一方、このときノードＮ１の電圧はＶｓｓとされるので、トランジスタＨＮＤ３は、ノードＮ３を｜Ｖｔｈ（ＨＮＤ３）｜まで充電後、非導通状態とされる。ノードＮ２及びＮ３が上記のような電位とされているため、トランジスタＨＮＩ、ＨＮＥ１も非導通状態とされる。このため、時刻ｔ２〜ｔ３では、出力電圧ＯＵＴＰＵＴは、｜Ｖｔｈ（ＬＮＤ）｜に収束する。

（３）時刻ｔ３〜ｔ５
制御信号ＢＳＴＯＮがＶｓｓからＶｄｄに立ち上がることにより、出力電圧ＯＵＴＰＵＴはＶｄｄまで上昇する。このような出力電圧ＯＵＴＰＵＴ（Ｖｄｄ））により、トランジスタＨＮＤ１は再び導通し、ノードＮ２はＶｄｄまで上昇する。
トランジスタＨＮＤ３、ＨＮＩ、及びＨＮＥ１はいずれも非導通状態のままであるが、ノードＮ２がＶｄｄに上昇したことにより、トランジスタＬＰは導通状態とされる。このため、トランジスタＨＮＤ１とＬＰとによる正帰還ループにより、出力電圧ＯＵＴＰＵＴはＶｄｄまで上昇する。

（４）時刻ｔ５〜ｔ６
制御信号ＢＳＴＯＮがＶｓｓに戻り、トランジスタＬＮＤ、ＨＮＤ２が非導通状態とされることにより、出力電圧ＯＵＴＰＵＴの出力端子（トランジスタＬＰのドレイン）は、フローティング状態となる。しかし、この時点での出力電圧ＯＵＴＰＵＴがＶｄｄであり、これによりトランジスタＨＮＤ１が導通状態とされ、ノードＮ２、Ｎ３の電位も、それぞれＶｄｄ、｜Ｖｔｈ（ＨＮＤ３）｜に保持されるため（トランジスタＨＮＤ３、ＨＮＩ及びＨＮＥ１は非導通状態のままである）、トランジスタＬＰも導通状態を維持する。従って、この時間帯では、トランジスタＬＰ及びＨＮＤ１による正帰還ループにより、出力電圧ＯＵＴＰＵＴはＶｄｄに保持される。

（５）時刻ｔ６〜ｔｒ１
電源ノードＶＲＤＥＣの電圧がＶｄｄからＶｐｐに立ち上がることにより、導通状態が保持されたトランジスタＨＮＤ１により、ノードＮ２の電位もＶｐｐまで上昇する。トランジスタＬＰも導通状態が保持され、出力電圧ＯＵＴＰＵＴもＶｐｐまで上昇する。この間、ノードＮ２の電位の上昇により、ノードＮ２とＮ３の間の電位差が｜Ｖｔｈ（ＨＮＥ１）｜となると、トランジスタＨＮＥ１が導通し、ノードＮ３の電位をＶｐｐ−｜Ｖｔｈ（ＨＮＥ１）｜まで上昇させる。ノードＮ２とＮ３の間の電位差は、｜Ｖｔｈ（ＨＮＥ１）｜に保たれるので、トランジスタＬＰの耐圧が低くても問題は生じない。

（６）時刻ｔｒ１〜ｔｒ２
電源ノードＶＲＤＥＣの電圧がＶｐｐからＶｄｄに立ち下がると、ノードＮ２の電位もこれに応じてＶｐｐからＶｄｄに立ち下がる。このとき、ノードＮ２の電位が、ノードＮ３の電位に比べ、トランジスタＨＮＩの閾値電圧｜Ｖｔｈ（ＨＮＩ）｜の分以上低くなると、トランジスタＨＮＩが導通し、ノードＮ３の電荷の放電を開始する。このため、この時間帯においても、ノードＮ２とＮ３の間の電位差は｜Ｖｔｈ（ＨＮＩ）｜程度に保持されるので、トランジスタＬＰの耐圧が低くても問題は生じない。

出力電圧ＯＵＴＰＵＴは、トランジスタＬＰを通じて放電される。トランジスタＬＰは、ノードＮ３の電圧とドレイン即ち出力電圧ＯＵＴＰＵＴの差が｜Ｖｔｈ（ＨＰ）｜となった時点、すなわち出力電圧ＯＵＴＰＵＴがＶｄｄ＋｜Ｖｔｈ（ＨＮＩ）｜＋｜Ｖｔｈ（ＨＰ）｜となった時点で導通状態から非導通状態に切り替わる。

（７）時刻ｔｒ２〜ｔｒ３
入力電圧ＩＮＰＵＴがＶｓｓに立ち下がることにより、出力電圧ＯＵＴＰＵＴは、トランジスタＬＮＤ及びＨＮＤ２を通じてインバータ回路ＩＮＶ２により放電され、Ｖｓｓに立ち下がる。これで、電圧切換回路５４Ａは時刻ｔ１〜ｔ２の状態に復帰（リカバリ）される。
なお、図７に示すように、入力電圧ＩＮＰＵＴがＶｓｓに保たれる場合、電源ノードＶＲＤＥＣの電圧、制御信号ＢＳＴＯＮの如何に関わらず、出力電圧ＯＵＴＰＵＴもＶｓｓに保たれる。ノードＮ１がＶｄｄに保たれるため、トランジスタＨＮＤ３は導通状態のままとなり、従ってノードＮ２とＮ３の電位は同電位（｜Ｖｔｈ（ＨＮＤ１）｜）に保たれる。このため、この場合にもトランジスタＬＰ各端子間（ゲート・ソース・ドレイン・基板間）に高電位差が生じないから、トランジスタＬＰは低耐圧のものでも問題はない。

以上説明したように、この実施の形態の電圧切換回路によれば、ノードＮ２とＮ３の間の電位差は同電位か、又はトランジスタＨＮＩ又はＨＮＥ１の閾値電圧程度に保たれる。従って、トランジスタＬＰの耐圧が低くても問題は生じない。

図８に、従来の電圧切換回路５４Ａ’の構成例を示す。また、その動作時の各部の電圧の変化の様子を図９、図１０に示す（前者は入力電圧ＩＮＰＵＴがＶｓｓからＶｄｄに切換えられる場合を示し、後者はＶｓｓに保持される場合を示す）。この回路では、トランジスタＨＮＤ３、ＨＮＥ１及びＨＮＩが無く、インバータ回路ＩＮＶ１の出力ノードＮ１が、トランジスタＨＮＤ１と直列に接続されるトランジスタＨＰのゲートに直接接続される回路方式となっている。このため、ノードＮ１とＮ２の間の電位差が大きくなり、特に時刻ｔ６〜ｔｒ１ではＶｐｐとなる（図８参照）。従ってトランジスタＨＰは、高耐圧のトランジスタとする必要があった。高耐圧とするため、インバータ回路ＩＮＶ１、２等のトランジスタに比べゲート絶縁膜を厚くすると、チャネルインプランテーションを実行しない限り閾値電圧が高くなってしまう。閾値電圧と比較して電源電圧Ｖｄｄが大きければ、図９及び図１０に示すように動作させることができるが、電源電圧Ｖｄｄが低下すると、トランジスタＨＰの閾値電圧が高いため、トランジスタＨＰの導通制御が困難となる場合がある。

このとき、図１１、図１２に示すように、図示しない昇圧回路を備えることにより、制御信号ＢＳＴＯＮを、ＶｄｄからＶｒｄに昇圧させることにより、トランジスタＨＰの動作条件を満たすこともできる。しかし、この場合には、昇圧回路の面積が大きいため、電圧切換回路５４Ａ’全体の回路面積が大きくなり、しかも動作速度が遅くなる虞がある。

これに対して、上記実施の形態の場合、ノードＮ２とＮ３の間にトランジスタＨＮＤ３、ＨＮＩ及びＨＮＥ１を接続され、これらが出力電圧ＯＵＴＰＵＴの上昇、下降に応じて導通、非導通することにより、トランジスタＬＰの各端子間に高電位差が生じることを回避している。このため、トランジスタＬＰは高耐圧のものにする必要はない。また、これら３つのトランジスタによる面積増加は、昇圧回路を追加することによる面積増加よりも大幅に小さいので、回路面積も小さくすることができる。

図１３に、本発明の第２の実施の形態に係る電圧変換回路５４Ａ’’を示す。図１４、図１５に、この回路の動作を示す（前者は入力電圧ＩＮＰＵＴがＶｓｓからＶｄｄに切換えられる場合を示し、後者はＶｓｓに保持される場合を示す）。この例では、スイッチング回路を構成するトランジスタが、高耐圧でＥ型のＮチャネルＭＯＳトランジスタＨＮＥ２（閾値電圧Ｖｔｈ（ＨＮＥ２））のみとされている。また、トランジスタＨＮＥ２のゲートに印加される制御信号ＢＳＴＯＮは、通常Ｖｄｄであり、時刻ｔ４に、図示しない昇圧回路の動作によりＶｄｄからＶｄｄ＋Ｖｔｈ（ＨＮＥ２）に立ち上がり、時刻ｔ５でＶｓｓに立下り、時刻ｔ６で再びＶｄｄに戻るように制御される。

このため、図１４に示すように、時刻ｔ２において入力電圧ＩＮＰＵＴがＶｄｄに立ち上がっても、トランジスタＨＮＥ２の高い閾値電圧Ｖｔｈ（ＨＮＥ２）のため、出力電圧ＯＵＴＰＵＴは、Ｖｄｄ−Ｖｔｈ（ＨＮＥ２）までしか上昇しない。このため、この例では、更に時刻ｔ４において、昇圧回路（図示せず）を動作させて制御信号ＢＳＴＯＮをＶｄｄ＋Ｖｔｈ（ＨＮＥ２）まで立ち上げて、出力電圧ＯＵＴＰＵＴをＶｄｄ−Ｖｔｈ（ＨＮＥ２）からＶｄｄまで上昇させる。その後、トランジスタＨＮＥ２のカットオフのため、制御信号ＢＳＴＯＮは時刻ｔ５においてＶｓｓまで一旦下げられ、時刻ｔ６でＶｄｄに復帰する。

この第２の実施の形態の回路５４Ａ’’では、スイッチング回路を構成するトランジスタがトランジスタＨＮＥ２の１個だけで済む。その分、昇圧回路（図示せず）が必要とはなるが、この昇圧回路は、トランジスタＨＮＥ２の閾値電圧Ｖｔｈ（ＨＮＥ２）程度を昇圧するだけでよいので、大型なものは必要なく、電圧切換回路５４Ａ’’の回路面積は、従来に比べ小さく保たれる。閾値電圧Ｖｔｈ（ＨＮＥ２）を調整すれば、昇圧回路を省略することも可能である。

図１６に、本発明の第３の実施の形態に係る電圧変換回路５４Ｂを示す。第１の実施の形態との相違点は、出力電圧ＯＵＴＰＵＴが下降する段階において、トランジスタＬＰのジャンクションがフォワード状態となることによる過剰電流を緩和するため、トランジスタＬＰと並列に（即ちトランジスタＬＰのドレイン側（出力電圧ＯＵＴＰＵＴの出力端子）とノードＮ２との間に）、Ｐチャネルの放電用トランジスタＬＰ２を形成したことである。このトランジスタＬＰ２は、トランジスタＨＮＩと共に、トランジスタＬＰの過剰電流を緩和する働きをする。その他は第１の実施の形態と同様である。図１７は、本発明の第２の実施の形態に同様のトランジスタＬＰ２を追加した電圧変換回路５４Ｃを示している。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の改変、追加及び置換等が可能である。例えば、上記実施の形態では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明したが、本発明は、その他にも、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型、３ｔｒ−ＮＡＮＤ型等、電圧の大きさを切換えてメモリセルやロウデコーダ等に供給する必要のある半導体記憶装置に広く適用可能である。
その他、次のような改変が可能である。
（１）前記入力電圧を反転させた反転信号を出力するインバータ回路を備え、少なくとも前記第２出力用ＭＩＳトランジスタは、前記インバータ回路に含まれるＭＩＳトランジスタと同一の厚さのゲート絶縁膜を有することを特徴とする請求項１記載の電圧切換回路。
（２）前記入力電圧を反転させた反転信号を出力するインバータ回路を備え、前記第１充電用ＭＩＳトランジスタは、前記反転信号がゲート端子に印加されることを特徴とする請求項１記載の電圧切換回路。
（３）前記第１充電用ＭＩＳトランジスタは、負の閾値電圧を有するディプレッション型のＮチャネルＭＩＳトランジスタである（２）記載の電圧切換回路。
（４）前記第２充電用ＭＩＳトランジスタは、ゲート端子が前記第２出力用ＭＩＳトランジスタの第１端子と短絡されている請求項１記載の電圧切換回路。
（５）前記放電用ＭＩＳトランジスタは、ゲート端子が前記第２出力用ＭＩＳトランジスタのゲート端子と短絡されている請求項１記載の電圧切換回路。
（６）前記第２充電用ＭＩＳトランジスタは、ゲート端子が前記第２出力用ＭＩＳトランジスタの第１端子と短絡され、前記放電用ＭＩＳトランジスタは、ゲート端子が前記第２出力用ＭＩＳトランジスタのゲート端子と短絡されている請求項１記載の電圧切換回路。
（７）前記第２充電用ＭＩＳトランジスタの閾値電圧の絶対値は、前記第２出力用ＭＩＳトランジスタの閾値電圧の絶対値よりも大きいことを特徴とする（４）記載の電圧切換回路。
（８）前記放電用ＭＩＳトランジスタの閾値電圧は略ゼロである（５）記載の電圧切換回路。
（９）第６閾値電圧を有すると共に第１端子に前記入力電圧が印加され、前記第２端子に前記出力電圧が印加されるディプレッション型ＭＩＳトランジスタを含むスイッチング回路を更に備えた請求項１記載の電圧切換回路。
（１０）第７閾値電圧を有すると共に第１端子に前記入力電圧が印加され、前記入力電圧が前記第１の状態の時には、導通状態となって第２端子に前記入力電圧を転送し、前記入力電圧が前記第２の状態の時には、ゲート端子に供給される電圧よりも前記第７閾値電圧の分だけ小さい電圧を供給した後非導通状態に切り替わるＭＩＳトランジスタを含むスイッチング回路を更に備えた請求項１記載の電圧切換回路。
（１１）前記第２出力用ＭＩＳトランジスタと並列に、前記第２出力用ＭＩＳトランジスタの前記第２端子の電圧を放電するための放電用素子を更に備えた請求項１記載の電圧切換回路。

本発明の実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。 図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図である。 図１のメモリセルアレイ１０１における一つのＮＡＮＤセル部分の等価回路図である。 図２ＡのＡ−Ａ’断面図である。 図２Ａの及びＢ−Ｂ’断面図である。 図２Ａ、図２ＢのようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。 図１に示すロウデコーダ１０５の構成例、及びそこに含まれる電圧切換回路５４Ａの構成例を示す。 図５の電圧切換回路５４Ａの動作を説明する。 図５の電圧切換回路５４Ａの動作を説明する。 従来の電圧切換回路５４Ａ’の構成を示す。 図８の電圧切換回路５４Ａ’の動作を説明する。 図８の電圧切換回路５４Ａ’の動作を説明する。 図８の電圧切換回路５４Ａ’の動作の別の例を説明する。 図８の電圧切換回路５４Ａ’の動作の別の例を説明する。 本発明の第２の実施の形態に係る電圧切換回路５４Ａ’’の構成を示す。 図１３の電圧切換回路５４Ａ’’の動作を説明する。 図１３の電圧切換回路５４Ａ’’の動作を説明する。 本発明の第３の実施の形態に係る電圧切換回路５４Ｂの構成を示す。 本発明の第３の実施の形態に係る電圧切換回路５４Ｃの構成を示す。

符号の説明

１０１・・・メモリセルアレイ、 １０２・・・ビット線制御回路、 １０３・・・カラムデコーダ、 １０４・・・アドレスバッファ、 １０５・・・ロウデコーダ、 １０６・・・データ入出力バッファ、 １０７・・・基板電位制御回路、 １０９・・・書き込み用高電圧発生回路、 １１０・・・書き込み用中間電圧発生回路、 １１１・・・読み出し用中間電圧発生回路、 １１２・・・消去用高電圧発生回路、 Ｍ１〜Ｍ８・・・メモリセル、 Ｓ１、Ｓ２・・・選択トランジスタ、 ２・・・メモリセルブロック、 ５・・・ロウデコーダ回路、 ＱＮ１〜ＱＮ８・・・ＮＭＯＳトランジスタ、 ＣＧ（１）〜ＣＧ（８）・・・制御ゲート線（ワード線）、 ＳＧ（１），ＳＧ（２）・・・選択ゲート線、 ＶＲＤＥＣ・・・電源ノード。

Claims (4)

1. 入力電圧の入力に対応して出力電圧を発生させ、前記出力電圧の電源電圧を切換えることにより前記出力電圧の大きさを切換える電圧切換回路において、
   第１閾値電圧を有し、ゲート端子に前記出力電圧が正帰還され、第１端子には前記電源電圧が印加されることにより、第１電圧を第２端子に発生させる、第１導電型でディプリッション型の第１出力用ＭＩＳトランジスタと、
   前記第１電圧を第１端子に印加され、ゲート端子に与えられる第２電圧により導通制御されて第２端子から前記出力電圧を発生させるように構成され、前記第１導電型とは逆特性の第２導電型で第２の閾値電圧を有する第２出力用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と同一符号の第３閾値電圧を有し、前記入力電圧が第１の状態の時に導通して前記第２出力用ＭＩＳトランジスタの第１端子の電圧をゲート端子に転送することにより前記第２出力用ＭＩＳトランジスタを非導通状態に保持する一方、前記入力電圧が第２の状態の時に前記第２出力用ＭＩＳトランジスタのゲート端子の電位を前記第３閾値電圧の絶対値により規定される電位まで充電して非導通状態に切り替わる第１導電型の第１充電用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と符号が反対の第４閾値電圧を有し、前記第１電圧が前記第２電圧より前記第４閾値電圧の分だけ大きくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子を充電する第１導電型の第２充電用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第４閾値電圧よりも絶対値が小さい第５閾値電圧を有し、前記第１電圧が前記第２電圧よりも前記第５閾値電圧の分だけ小さくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子の電荷を放電する第１導電型の放電用ＭＩＳトランジスタと
   を備えたことを特徴とする電圧切換回路。
2. 前記第２出力用ＭＩＳトランジスタと並列に、前記第２出力用ＭＩＳトランジスタの前記第２端子の電圧を放電するための放電用素子を更に備えた請求項１記載の電圧切換回路。
3. メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備した半導体記憶装置において、
   前記ロウデコーダ回路は、入力電圧の入力に対応して出力電圧を発生させ、前記出力電圧の電源電圧を切換えることにより前記出力電圧を切換える電圧切換回路を備え、
   前記電圧切換回路は、
   第１閾値電圧を有し、ゲート端子に前記出力電圧が正帰還され、第１端子には前記電源電圧が印加されることにより、第１電圧を第２端子に発生させる、第１導電型でディプリッション型の第１出力用ＭＩＳトランジスタと、
   前記第１電圧を第１端子に印加され、ゲート端子に与えられる第２電圧により導通制御されて第２端子から前記出力電圧を発生させるように構成され、前記第１導電型とは逆特性の第２導電型で第２の閾値電圧を有する第２出力用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と同一符号の第３閾値電圧を有し、前記入力電圧が第１の状態の時に導通して前記第２出力用ＭＩＳトランジスタの第１端子の電圧をゲート端子に転送することにより前記第２出力用ＭＩＳトランジスタを非導通状態に保持する一方、前記入力電圧が第２の状態の時に前記第２出力用ＭＩＳトランジスタのゲート端子の電位を前記第３閾値電圧の絶対値により規定される電位まで充電して非導通状態に切り替わる第１充電用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第１閾値電圧と符号が反対の第４閾値電圧を有し、前記第１電圧が前記第２電圧より前記第４閾値電圧の分だけ大きくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子を充電する第２充電用ＭＩＳトランジスタと、
   前記第２出力用ＭＩＳトランジスタの第１端子とゲート端子との間に接続されると共に前記第４閾値電圧よりも絶対値が小さい第５閾値電圧を有し、前記第１電圧が前記第２電圧よりも前記第５閾値電圧の分だけ小さくなった場合に導通して前記第２出力用ＭＩＳトランジスタのゲート端子の電荷を放電する放電用ＭＩＳトランジスタと
   を備えたことを特徴とする半導体記憶装置。
4. 前記第２出力用ＭＩＳトランジスタと並列に、前記第２出力用ＭＩＳトランジスタの前記第２端子の電圧を放電するための放電用素子を更に備えた請求項３記載の半導体記憶装置。
   
   
   
   

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