KR102114574B1 - 레벨 시프터 및 반도체 장치 - Google Patents

레벨 시프터 및 반도체 장치 Download PDF

Info

Publication number
KR102114574B1
KR102114574B1 KR1020190018787A KR20190018787A KR102114574B1 KR 102114574 B1 KR102114574 B1 KR 102114574B1 KR 1020190018787 A KR1020190018787 A KR 1020190018787A KR 20190018787 A KR20190018787 A KR 20190018787A KR 102114574 B1 KR102114574 B1 KR 102114574B1
Authority
KR
South Korea
Prior art keywords
node
voltage level
signal
level
control signal
Prior art date
Application number
KR1020190018787A
Other languages
English (en)
Other versions
KR20190103008A (ko
Inventor
쇼 오카베
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20190103008A publication Critical patent/KR20190103008A/ko
Application granted granted Critical
Publication of KR102114574B1 publication Critical patent/KR102114574B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)

Abstract

[과제] 고속 동작이 가능하고, 그리고 누설 전류를 삭감시킨 레벨 시프터를 제공한다.
[해결 수단] 본 발명에 따른 레벨 시프터(10)는, 고전압(HV)이 공급되는 1쌍의 크로스커플링된 PMOS 트랜지스터(MVP_1, MVP_2)와, PMOS 트랜지스터(MVP_1, MVP_2)에 직렬 접속된 진성형의 NMOS 트랜지스터(HVNI_1, HVNI_2)와, 입력 신호를 받는 입력 노드(HVEN)와, Vdd에서 구동되고, 입력 신호에 의거해서 신호(EN, ENb), 제어 신호(SW, SWb)를 생성하는 제어회로(20)와, 입력 신호에 응답해서 고전압(HV) 또는 GND의 출력 신호를 출력하는 출력 노드(HVOUT)를 포함한다. 제어 신호(SW)는, 노드(aa)를 충전한 후, 누설 전류를 방지하기 위하여 트랜지스터(HVNI_1)를 비도통 상태로 하고, 제어 신호(SWb)는, 노드(MOUT)를 충전한 후, 누설 전류를 방지하기 위하여 트랜지스터(HVNI_2)를 비도통 상태로 한다.

Description

레벨 시프터 및 반도체 장치{LEVEL SHIFTER AND SEMICONDUCTOR DEVICE}
본 발명은, 레벨 시프터에 관한 것으로, 특히, 플래시 메모리 등의 반도체 기억장치에 이용되는 레벨 시프터(수준 변환 회로)에 관한 것이다.
반도체 설계의 미세화에 따라서, 반도체 소자를 구동하는 동작 전압이 저전압화되고, 반도체 장치에 공급되는 전원전압(Vdd)도 저전압화되고 있다. 예를 들면, 반도체 메모리의 외부에서부터 공급되는 전원전압은, 3.3V로부터 2.5V 또는 1.8V로 저전압화되어 있다. 다른 한편, 플래시 메모리 등의 반도체 메모리의 내부회로에서는, 다전원을 필요로 하고, 예를 들어, 트랜지스터를 구동하기 위한 전압, 기판이나 웰에 인가하는 전압 등은, 전원전압보다도 높은 고전압을 필요로 하는 일이 있다. 이 때문에, 반도체 장치는, 외부에서부터 공급된 전원전압을 소망의 전압으로 승압시키는 챠지 펌프 회로나 레벨 시프터 등을 포함하는 전압생성회로를 구비하고 있다(특허문헌 1).
도 1에 종래의 레벨 시프터의 일례를 나타낸다. 예를 들면, Vdd(전원전압)를 승압시킨 고전압(HV)이, 크로스커플링된 1쌍의 고전압구동용의 PMOS 트랜지스터(MVP_1, MVP_2)에 공급된다. PMOS 트랜지스터(MVP_1, MVP_2)에는, 고전압구동용의 NMOS 트랜지스터(MVN_1, NVN_2)가 직렬로 접속되고, 트랜지스터(MVN_1, MVN_2)의 각 게이트에는, Vdd에 의해서 구동되는 인버터(LV)에 의해서 생성된 신호(ENb, EN)가 공급된다. 입력 노드(HVEN)에는, GND(L 수준) 또는 Vdd(H 수준)의 입력 신호가 인가되고, 신호(EN, ENb)는 입력 신호에 응답해서 출력된다. 노드(MOUT)는 고전압구동의 인버터(고전압구동의 (MVP_3)과 (MVN_3))의 입력 게이트에 접속되고, 출력 노드(HVOUT)는 입력 신호의 Vdd를 고전압(HV)으로 변환시킨 신호를 출력할 수 있다.
JP 2017-228325 A
도 1에 나타낸 종래의 레벨 시프터의 경우, 고전압구동의 트랜지스터(MVP_1, MVP_2, MVN_1, MVN_2)는, 저전압으로 동작하는 마진을 지니지 않는다. 즉, 이들 고전압구동의 트랜지스터는, Vdd 구동의 트랜지스터와 비교해서 역치가 높기 때문에, 드레인 전류가 작고, 예를 들어, 신호(ENb)가 Vdd일 때, 노드(aa)가 트랜지스터(MVN_1)를 개재해서 GND에 풀-다운(pull-down)되고, 노드(MOUT)가 트랜지스터(MVP_2)를 개재해서 고전압(HV) 측에서 풀-업(pull-up)되지만, 트랜지스터(MVN_1)의 입력 게이트가 Vdd까지밖에 도달하지 않으므로, 노드(aa, MOUT)의 충방전에 요하는 시간이 길어져 버린다. 또한, 챠지 펌프 회로 등이 동작하지 않고 있을 때, 통상, 고전압(HV)는 Vdd로 되어 있고, 예를 들어, 노드(MOUT)가 트랜지스터(MVP_2)를 개재해서 고전압(HV) 측에서 풀-업될 때, 트랜지스터(MVP_2)의 소스 전압이 Vdd까지밖에 도달하지 않으므로, 노드(MOUT)의 충전에 필요로 하는 시간이 길어져 버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것이며, 고속동작이 가능하고, 그리고 소비 전력을 삭감시킨 레벨 시프터를 제공하는 것을 목적으로 한다.
본 발명에 따른 레벨 시프터는, 한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 제1 노드가 접속되며, 게이트에 제2 노드가 접속된 제1 PMOS 트랜지스터와, 한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 상기 제2 노드가 접속되며, 게이트에 상기 제1 노드가 접속된 제2 PMOS 트랜지스터와, 한쪽 전극에 상기 제1 노드가 접속되고, 다른 쪽 전극에 제1 인에이블 신호가 공급되며, 게이트에 제1 제어 신호가 접속된 진성형(intrinsic type)의 제1 NMOS 트랜지스터와, 한쪽 전극에 상기 제2 노드가 접속되고, 다른 쪽 전극에 상기 제1 인에이블 신호의 논리 수준을 반전시킨 제2 인에이블 신호가 공급되며, 게이트에 제2 제어 신호가 접속된 진성형의 제2 NMOS 트랜지스터와, 제2 전압 수준 또는 제3 전압 수준의 입력 신호를 입력하는 입력 노드와, 제2 전압 수준으로 구동되고, 상기 입력 신호에 의거해서 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어회로와, 상기 입력 신호에 응답해서 제1 전압 수준 또는 제3 전압 수준의 출력 신호를 출력하는 출력 노드를 포함하되, 상기 제1 제어 신호는, 제1 NMOS 트랜지스터를 도통시켜서 제1 노드를 충전시킨 일정 시간 경과 후에, 제1 NMOS 트랜지스터를 비도통 상태로 하고, 상기 제2 제어 신호는, 제2 NMOS 트랜지스터를 도통시켜서 상기 제2 노드를 충전시킨 일정 시간 경과 후에, 제2 NMOS 트랜지스터를 비도통 상태로 한다.
소정의 실시형태에서는, 상기 제1 제어 신호는, 제1 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 천이(遷移), 즉, 전이되었을 때, 제1 노드를 제2 전압 수준으로 충전 가능하게 하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제2 전압 수준으로 제2 노드를 충전 가능하게 한다. 소정의 실시형태에서는, 상기 제1 제어 신호는, 제1 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제1 노드를 제3 전압 수준에서 방전 가능하게 하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제3 전압 수준에서 제2 노드를 방전 가능하게 한다. 소정의 실시형태에서는, 상기 제1 제어 신호는, 제1 인에이블 신호가 제2 전압 수준으로부터 제3 전압 수준으로 전이되었을 때, 제1 노드를 충전 후에 제1 노드를 제1 인에이블 신호로부터 차단하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제2 전압 수준으로부터 제3 전압 수준으로 전이되었을 때, 제2 노드를 충전 후에 제2 노드를 제2 인에이블 신호로부터 차단한다. 소정의 실시형태에서는, 상기 제어회로는 상기 입력 신호에 의거해서 제1 인에이블 신호 및 제2 인에이블 신호를 생성한다.
소정의 실시형태에서는, 상기 제어회로는 상기 입력 신호에 의거해서 제1 제어 신호 및 제2 제어 신호를 생성하기 위한 지연회로를 포함하되, 해당 지연회로는 제1 및 제2 NMOS 트랜지스터에 의한 제1 노드 및 제2 노드의 충전 시간에 따른 제1 및 제2 제어 신호를 생성한다.
소정의 실시형태에서는, 상기 지연회로는, 상기 제1 인에이블 신호에 의거해서 제1 제어 신호를 생성하는 제1 논리회로와, 상기 제2 인에이블 신호에 의거해서 제2 제어 신호를 생성하는 제2 논리회로를 더 포함한다. 소정의 실시형태에서는, 상기 제1 전압 수준은 승압회로에 의해 전원전압을 승압시킨 전압이며, 제2 전압 수준은 상기 전원전압이며, 제3 전압 수준은 GND이다.
또한, 본 발명에 따른 레벨 시프터는, 한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 제1 노드가 접속되며, 게이트에 제2 노드가 접속된 제1 PMOS 트랜지스터와, 한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 상기 제2 노드가 접속되며, 게이트에 상기 제1 노드가 접속된 제2 PMOS 트랜지스터와, 한쪽 전극에 상기 제1 노드가 접속되고, 다른 쪽 전극에 제1 인에이블 신호가 공급되며, 게이트에 제2 전압 수준이 공급된 진성형의 제1 NMOS 트랜지스터와, 한쪽 전극에 상기 제2 노드가 접속되고, 다른 쪽 전극에 상기 제1 인에이블 신호의 논리 수준을 반전시킨 제2 인에이블 신호가 공급되며, 게이트에 제2 전압 수준이 공급된 진성형의 제2 NMOS 트랜지스터와, 제2 전압 수준 또는 제3 전압 수준의 입력 신호를 입력하는 입력 노드와, 제2 전압 수준으로 구동되고, 상기 제1 및 제2 인에이블 신호를 생성하는 회로와, 상기 입력 신호에 응답해서 제1 전압 수준 또는 제3 전압 수준의 출력 신호를 출력하는 출력 노드를 포함한다.
본 발명에 따르면, 제1 및 제2 제어 신호에 의해 진성형의 제1 및 제2 NMOS 트랜지스터의 동작을 제어하도록 했으므로, 제1 및 제2 노드의 충방전을 급속히 행하면서 제1 및 제2 노드로부터의 누설 전류를 억제할 수 있다. 또한 본 발명에 따르면, 진성형의 제1 및 제2 NMOS 트랜지스터를 이용하도록 했으므로, 통상의 NMOS 트랜지스터를 이용할 경우와 비교해서 제1 및 제2 노드의 충방전을 급속히 행할 수 있다.
도 1은 종래의 레벨 시프터의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 진성형의 레벨 시프터의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 진성형의 레벨 시프터의 타이밍 차트다.
도 4는 본 발명의 제1 실시예에 따른 진성형의 레벨 시프터의 누설 전류의 발생을 설명하는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 진성형의 레벨 시프터의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 진성형의 레벨 시프터의 타이밍 차트다.
도 7은 본 발명의 실시예에 따른 진성형의 레벨 시프터를 포함하는 반도체 기억장치의 일례를 도시하는 도면이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 실시형태에서는, 일례로서 레벨 시프터가 플래시 메모리에 탑재되는 구성을 설명한다.
[ 실시예 ]
도 2는 본 발명의 제1 실시예에 따른 진성형의 트랜지스터를 이용한 레벨 시프터의 구성을 나타내는 도면이다. 동 도면에 나타낸 바와 같이, 진성형의 NMOS 트랜지스터(HVNI_1)가 트랜지스터(MVP_1)와 신호(EN) 사이에 접속되고, 진성형의 NMOS 트랜지스터(HVNI_2)가 트랜지스터(MVP_2)와 신호(ENb) 사이에 접속되며, 트랜지스터(HVNI_1, HVNI_2)의 각 게이트에는 Vdd가 공급된다. 진성형의 트랜지스터는, 채널 영역에 불순물이 도핑되어 있지 않은 트랜지스터이며, 그 역치는, 이상적으로는 0v이지만, 실제로는, 역치는 0V 근방이며, 저전압으로 동작하는 마진을 갖는다.
도 3에 진성형의 레벨 시프터의 타이밍 차트를 나타낸다. 시각 T1에 있어서 노드(HVEN)의 입력 신호가 GND로부터 Vdd로 전이되면, 시각 T2에 있어서 신호(ENb)가 Vdd로부터 GND로 전이되고, 노드(MOUT)가 트랜지스터(HVNI_2)를 개재해서 GND로 방전된다. 이때, 노드(MOUT)의 방전에는 인버터(LV)를 사용하고 있기 때문에, 충분한 풀-다운 능력을 지닌다. 이와 같이 해서, 노드(MOUT)가 급속히 방전되고, 시각 T3에 있어서, 출력 노드(HVOUT)로부터 고전압(HV)의 신호가 출력된다. 한편, 노드(aa)에 대해서는, 노드(MOUT)가 GND가 되면 트랜지스터(MVP_1)가 도통 상태가 되고, 노드(aa)가 고전압(HV)에 의해 충전된다. 그 때문에, 트랜지스터(MVP_2)는 비도통 상태가 되어, 고전압(HV)으로부터 (MVP_2)를 개재한 관통 전류를 흐르지 못하게 한다.
다음에, 시각 T4에 있어서 노드(HVEN)의 입력 신호가 Vdd로부터 GND로 전이되면, 시각 T5에 있어서 신호(EN)가 Vdd로부터 GND로 전이되고, 노드(aa)가 트랜지스터(HVNI_1)를 개재해서 GND로 방전된다. 또한, 신호(ENb)가 GND로부터 Vdd로 전이되고, 노드(MOUT)가 트랜지스터(HVNI_2)를 개재해서 Vdd로 충전된다. 그 후, 노드(aa)가 GND로 전이되고 있으므로, 트랜지스터(MVP_2)가 도통 상태가 되고, 노드(MOUT)가 고전압(HV)에 의해 충전된다. 만약에 고전압(HV)의 전압 수준이 Vdd라고 해도, 노드(MOUT)는 이미 Vdd로 충전되어 있으므로, 트랜지스터(MVP_3, MVN_3)를 각각 비도통, 도통 상태로 할 수 있다. 이와 같이 해서, 노드(MOUT)가 급속히 충전되어, 시각 T6에 있어서, 출력 노드(HVOUT)로부터 GND의 신호가 출력된다.
제1 실시예의 시프트 레지스터의 경우, 입력 신호가 Vdd로부터 GND로 전이되고, 출력 신호가 Vdd로부터 GND로 전이된 기간(Tf)에 있어서, 공급되는 고전압(HV)이 Vdd보다도 크다면, 노드(MOUT)의 고전압(HV)으로부터 인버터(LV)의 Vdd에 관통 전류가 생긴다. 도 4에 나타낸 바와 같이, 노드(MOUT)는, 트랜지스터(MVP_2)의 드레인 전류(Ia)에 의해서 고전압(HV)으로 충전되지만, HV>Vdd이면, 노드(MOUT)로부터 트랜지스터(HVNI_2), 인버터(LV)의 PMOS 트랜지스터(LVP)를 개재해서 Vdd에 이르는 방전 경로가 형성되고, 거기에 누설 전류(Ib)가 발생되어 버린다. 이것에 의해, 레벨 시프터의 소비 전력이 커져 버린다는 문제가 있다.
제2 실시예의 시프트 레지스터는, 제1 실시예의 시프트 레지스터의 누설 전류(Ib)의 발생을 억제한 것이다. 도 5에, 본 발명의 제2 실시예에 따른 진성형의 레벨 시프터의 회로도를 나타낸다. 본 실시예의 레벨 시프터(10)는, 입력 노드(HVEN)로부터 Vdd 또는 GND 수준의 신호를 입력하고, 출력 노드(HVOUT)로부터 고전압(HV) 또는 GND 수준의 신호를 출력한다. 단, 공급되는 고전압(HV)이 Vdd의 경우에는, 출력 노드(HVOUT)로부터 Vdd의 신호가 출력된다.
레벨 시프터(10)는, 고전압으로 구동 가능한 PMOS 트랜지스터(MVP_1, MVP_2, MVP_3), NMOS 트랜지스터(MVN_3), 진성형의 NMOS 트랜지스터(HVNI_1, HVNI_2)와, Vdd에 의해서 구동되는 제어회로(20)를 포함한다.
PMOS 트랜지스터(MVP_1, MVP_2, MVP_3)의 소스 전극에는, 예를 들어, Vdd를 챠지 펌프 회로 등에 의해 승압시킨 고전압(HV)이 공급된다. PMOS 트랜지스터(MVP_1, MVP_2)의 각 게이트는, 다른 쪽의 트랜지스터의 드레인 전극에 크로스커플링되고, 즉, 트랜지스터(MVP_1)의 게이트는 트랜지스터(MVP_2)의 드레인 전극(노드(MOUT))에 접속되고, 트랜지스터(MVP_2)의 게이트는 트랜지스터(MVP_1)의 드레인 전극(노드(aa))에 접속된다.
진성형의 NMOS 트랜지스터(HVNI_1)는, 한쪽 전극이 트랜지스터(MVP_1)의 드레인 전극(노드(aa))에 접속되고, 다른 쪽 전극이 제어회로(20)에 의해 생성되는 신호(EN)에 결합되며, 게이트에 제어 신호(SW)가 공급된다. 또한, 진성형의 NMOS 트랜지스터(HVNI_2)는, 한쪽 전극이 트랜지스터(MVP_2)의 드레인 전극(노드(MOUT))에 접속되고, 다른 쪽 전극이 제어회로(20)에 의해 생성되는 신호(ENb)에 결합되며, 게이트에 제어 신호(SWb)가 공급된다. 진성형의 NMOS 트랜지스터(HVNI_1, HVNI_2)은, 채널 영역에 불순물이 도핑되어 있지 않은 진정한 트랜지스터이며, 그 역치(Vth)는 0V 근방이며, 저전압의 동작 마진을 지닌다.
PMOS 트랜지스터(MVP_3) 및 NMOS 트랜지스터(MVN_3)는, 고전압에 의해서 구동되는 인버터를 구성하며, 그 입력 게이트에는 노드(MOUT)가 결합되고, 출력에는 출력 노드(HVOUT)가 결합된다. 출력 노드(HVOUT)로부터는, 입력 신호에 따라서, 고전압(HV) 또는 GND 수준의 출력 신호가 출력된다.
제어회로(20)는, Vdd에 의해서 구동되는 회로이다. 제어회로(20)는, 복수의 인버터(LV)(22, 24, 26)와, 지연회로(30)와, 제어 신호(SW, SWb)를 생성하는 NAND 게이트(40, 42)를 포함해서 구성된다. 인버터(LV)(22)의 입력에는 입력 노드(HVEN)가 결합되고, 입력 노드(HVEN)에는 Vdd(H 수준) 또는 GND(L 수준)를 나타내는 입력 신호가 공급된다.
인버터(LV)(22, 24, 26)는 각각 직렬로 접속되고, 인버터(24)는 입력 신호와 같은 논리 수준을 갖는 신호(EN)를 출력한다. 신호(EN)는 진성형의 NMOS 트랜지스터(HVNI_1)의 소스 전극에 공급된다. 인버터(26)는 입력 신호의 논리 수준을 반전시킨 논리 수준을 갖는 신호(ENb)를 출력한다. 신호(ENb)는 진성형의 NMOS 트랜지스터(HVNI_2)의 소스 전극에 공급된다.
지연회로(30)는 입력 신호를 일정 시간 지연시킨 지연 신호(D1, D2)를 생성한다. 지연회로(30)는, 예를 들어, 직렬로 접속된 복수의 인버터로 구성된다. 여기에서는, 2개의 인버터(LV)(32, 34)를 예시하지만, 인버터의 수는, 설정해야 할 지연 시간에 따라서 적당히 선택된다. 인버터(LV)(32)는, 입력 신호의 논리 수준과 같은 논리 수준의 지연 신호(D1)를 생성하고, 인버터(LV)(34)는 입력 신호의 논리 수준을 반전시킨 논리 수준의 지연 신호(D2)를 생성한다.
NAND 게이트(40)는, 신호(EN)과 지연 신호(D1)를 입력하고, 제어 신호(SW)를 생성한다. 생성된 제어 신호(SW)는 진성형의 NMOS 트랜지스터(HVNI_1)의 게이트에 입력된다. NAND 게이트(42)는, 신호(ENb)과 지연 신호(D2)를 입력하고, 제어 신호(SWb)를 생성한다. 생성된 제어 신호(SWb)는 진성형의 NMOS 트랜지스터(HVNI_2)의 게이트에 입력된다.
신호(EN)가 GND이고, 제어 신호(SW)가 Vdd이면, 진성형의 NMOS 트랜지스터(HVNI_1)가 도통 상태가 되고, 노드(aa)는 트랜지스터(HVNI_1)를 개재해서 GND로 방전된다. 신호(EN)가 Vdd이며, 제어 신호(SW)가 Vdd이면, 트랜지스터(HVNI_1)가 도통 상태가 되고, 노드(aa)는, 트랜지스터(HVNI_1)를 개재해서 Vdd로 충전되고, 그 후, 노드(MOUT)가 GND가 됨으로써, PMOS 트랜지스터(MVP_1)가 도통 상태가 되고, 노드(aa)는 트랜지스터(MVP_1)를 개재해서 고전압(HV)으로 충전된다. 또한, 제어 신호(SW)가 GND이면, 트랜지스터(HVNI_1)가 비도통 상태가 되고, 노드(aa)는 제어회로(20)로부터 분리된다.
다른 한편, 신호(ENb)가 GND이고, 제어 신호(SWb)가 Vdd이면, 진성형의 NMOS 트랜지스터(HVNI_2)가 도통 상태가 되고, 노드(MOUT)는 트랜지스터(HVNI_2)를 개재해서 GND로 방전된다. 신호(ENb)가 Vdd이고, 제어 신호(SWb)가 Vdd이면, 트랜지스터(HVNI_2)가 도통 상태가 되고, 노드(MOUT)는 트랜지스터(HVNI_2)를 개재해서 Vdd에서 충전되며, 그 후, 노드(aa)가 GND가 됨으로써, PMOS 트랜지스터(MVP_2)가 도통 상태가 되고, 노드(MOUT)는 트랜지스터(MVP_2)를 개재해서 고전압(HV)으로 충전된다. 또한, 제어 신호(SWb)가 GND이면, 트랜지스터(HVNI_2)가 비도통 상태가 되고, 노드(MOUT)는 제어회로(20)로부터 분리된다.
상기와 같이 구성된 레벨 시프터(10)는, 입력 신호가 Vdd일 때, 출력 노드(HVOUT)로부터 고전압(HV)의 신호를 출력하고, 입력 신호가 GND일 때, 출력 노드(HVOUT)로부터는 GND의 출력을 출력한다. 단, 챠지 펌프 등이 기동되고 있지 않아, 공급되는 고전압(HV)이 Vdd일 경우에는, 레벨 시프터(10)는 출력 노드(HVOUT)로부터 Vdd의 신호를 출력한다.
다음에, 본 실시예의 레벨 시프터의 동작을 도 6의 타이밍 차트를 참조해서 설명한다. 시각 T1에 있어서, 입력 신호가 GND로부터 Vdd로 전이되면, 신호(EN)가 Vdd로 전이된다. 이때, NAND 게이트(40)에 입력되는 지연 신호(D1)는 GND(L 수준)이기 때문에, 제어 신호(SW)는 Vdd(H 수준)인 채이다. 이 때문에, NMOS 트랜지스터(HVNI_1)는, 신호(EN)가 Vdd로 전이된 시각 T1에서 도통 상태이며, 노드(aa)가 신호(EN)의 Vdd에 의해 충전된다.
다른 한편, 신호(ENb)가 GND로 전이되었을 때, NAND 게이트(42)의 제어 신호(SWb)는 Vdd로 전이되고, 이것에 응답해서 NMOS 트랜지스터(HVNI_2)가 도통 상태가 되고, 노드(MOUT)가 GND로 전이되며, PMOS 트랜지스터(MVP_1)가 도통 상태가 되고, 노드(aa)가 고전압(HV)으로 풀-업된다.
시각 T1로부터 Δt1 시간 후의 시각 T2에 있어서, 지연회로(30)로부터 출력되는 지연 신호(D1)가 GND로부터 Vdd로 전이되고, 제어 신호(SW)가 Vdd로부터 GND로 전이된다. Δt1 시간은 지연회로(30)에 의해 설정되는 지연 시간이며, 바꿔 말하면, Δt1 시간은 NMOS 트랜지스터(HVNI_1)에 의한 충전 시간이다. 제어 신호(SW)가 Vdd로부터 GND로 전이된 것에 응답해서, NMOS 트랜지스터(HVNI_1)가 비도통 상태가 되고, 노드(aa)가 신호(EN)로부터 차단된다. 이것에 의해, 노드(aa)의 고전압(HV)으로부터 트랜지스터(HVNI_1)를 개재해서 신호(EN)의 Vdd(인버터(24)의 Vdd)로의 누설 전류가 방지된다. 시각 T2로부터, 다음에 제어 신호(SW)가 Vdd가 되는 시각 T3까지의 사이에, 트랜지스터(HVNI_1)가 비도통 상태가 되고, 그 기간 동안, 노드(aa)로부터 인버터(24)의 Vdd에의 누설 전류가 방지된다.
다음에, 시각 T3에 있어서, 입력 신호가 Vdd로부터 GND로 전이되면, 신호(EN)가 Vdd로부터 GND로 전이되고, 제어 신호(SW)가 GND로부터 Vdd로 전이되며, 트랜지스터(HVNI_1)가 도통 상태가 되고, 노드(aa)가 신호(EN)의 GND로 풀-다운되며, 트랜지스터(MVP_2)가 도통 상태가 되고, 노드(MOUT)가 고전압(HV)으로 풀-업된다.
또한, 시각 T3에 있어서, NAND 게이트(42)에 입력되는 지연 신호(D2)는 GND(L 수준)이기 때문에, 제어 신호(SWb)는 Vdd(H 수준)인 채이다. 이 때문에, NMOS 트랜지스터(HVNI_2)는, 신호(ENb)가 Vdd로 전이된 시각 T3에서 도통 상태이며, 노드(MOUT)가 신호(ENb)의 Vdd에 의해 충전된다.
시각 T3으로부터 Δt2 시간 후의 시각 T4에 있어서, 지연회로(30)로부터 출력되는 지연 신호(D2)가 GND로부터 Vdd로 전이되고, 제어 신호(SWb)가 Vdd로부터 GND로 전이된다. Δt2 시간은 지연회로(30)에 의해 설정되는 지연 시간이며, 바꿔 말하면, Δt2 시간은 NMOS 트랜지스터(HVNI_2)에 의한 충전 시간이다. 제어 신호(SWb)가 Vdd로부터 GND로 전이된 것에 응답하여, NMOS 트랜지스터(HVNI_2)가 비도통 상태가 되고, 노드(MOUT)가 신호(ENb)로부터 차단된다. 이것에 의해, 노드(MOUT)의 고전압(HV)으로부터 트랜지스터(HVNI_2)를 개재해서 신호(ENb)의 Vdd(인버터(26)의 Vdd)에의 누설 전류가 방지된다.
이와 같이 본 실시예에 따르면, 노드(aa, MOUT)를 고전압(HV)으로 풀-업시킬 때, 진성형의 NMOS 트랜지스터(HVNI_1, HVNI_2)를 이용해서 Vdd를 충전하도록 했기 때문에, 레벨 시프터의 고속 동작이 가능하게 된다. 또한, 진성형의 NMOS 트랜지스터를 제어함으로써 고전압(HV)으로부터 저전압(Vdd)으로의 누설 전류를 커트시킬 수 있어, 레벨 시프터의 소비 전력의 저감을 도모할 수 있다.
전술한 제1 및 제2 실시예의 레벨 시프터는, 예를 들어, 플래시 메모리에 탑재된다. 도 7에, 플래시 메모리의 일 구성예를 나타낸다. 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하고, 각 부를 제어하는 제어부(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)의 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(150)와, 워드선 선택회로(150)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에의 기입 데이터를 유지하는 페이지 버퍼/센스회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)의 디코딩 결과에 의거해서 페이지 버퍼/센스회로(160) 내의 데이터의 선택 등을 행하는 열 선택회로(170)와, 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 전압생성회로(180)를 포함해서 구성된다.
전압생성회로(180)는, 외부로부터 공급되는 Vdd를 승압하는 챠지 펌프 회로와, 챠지 펌프 회로에 의해서 승압된 고전압을 출력하는 레벨 시프터를 포함한다. 레벨 시프터는, 제어부(140)로부터의 제어 신호에 의거해서, 예를 들어, 프로그램 동작 시의 ISPP(Incremental Step Pulse Program)에 의한 스텝 전압, 소거 동작 시의 ISPE(Incremental Step Pulse Erase)에 의한 스텝 전압 등을 생성한다.
상기 제1 및 제2 실시예에서는, 레벨 시프터를 플래시 메모리에 적용하는 예를 나타내었지만, 본 발명은, 이것으로 한정되지 않고, Vdd와는 다른 전압을 필요로 하는 다른 반도체 장치에도 적용할 수 있다.
이상과 같이 본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 레벨 시프터 20: 제어회로
30: 지연회로 100: 플래시 메모리
110: 메모리 셀 어레이 120: 입출력 버퍼
130: 어드레스 레지스터 140: 제어부
150: 워드선 선택회로 160: 페이지 버퍼/센스회로
170: 열 선택회로 180: 전압생성회로

Claims (11)

  1. 레벨 시프터로서,
    한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 제1 노드가 접속되며, 게이트에 제2 노드가 접속된 제1 PMOS 트랜지스터;
    한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 상기 제2 노드가 접속되며, 게이트에 상기 제1 노드가 접속된 제2 PMOS 트랜지스터;
    한쪽 전극에 상기 제1 노드가 접속되고, 다른 쪽 전극에 제1 인에이블 신호가 공급되며, 게이트에 제1 제어 신호가 접속된 진성형의 제1 NMOS 트랜지스터;
    한쪽 전극에 상기 제2 노드가 접속되고, 다른 쪽 전극에 상기 제1 인에이블 신호의 논리 수준을 반전시킨 제2 인에이블 신호가 공급되며, 게이트에 제2 제어 신호가 접속된 진성형(intrinsic type)의 제2 NMOS 트랜지스터;
    제2 전압 수준 또는 제3 전압 수준의 입력 신호를 입력하는 입력 노드;
    제2 전압 수준으로 구동되고, 상기 입력 신호에 의거해서 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어회로; 및
    상기 입력 신호에 응답해서 제1 전압 수준 또는 제3 전압 수준의 출력 신호를 출력하는 출력 노드를 포함하되,
    상기 제1 제어 신호는, 제1 NMOS 트랜지스터를 도통시켜서 제1 노드를 충전시킨 일정 시간 경과 후에, 제1 NMOS 트랜지스터를 비도통 상태로 하고, 상기 제2 제어 신호는, 제2 NMOS 트랜지스터를 도통시켜서 상기 제2 노드를 충전시킨 일정 시간 경과 후에, 제2 NMOS 트랜지스터를 비도통 상태로 하며,
    상기 제어회로는 상기 입력 신호에 의거해서 제1 제어 신호 및 제2 제어 신호를 생성하는 지연회로를 포함하되, 상기 지연회로는 제1 및 제2 NMOS 트랜지스터에 의한 제1 노드 및 제2 노드의 충전 시간에 따른 제1 및 제2 제어 신호를 생성하는, 레벨 시프터.
  2. 제1항에 있어서, 상기 제1 제어 신호는, 제1 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제1 노드를 제3 전압 수준에서 방전 가능하게 하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제3 전압 수준에서 제2 노드를 방전 가능하게 하는, 레벨 시프터.
  3. 제1항에 있어서, 상기 제1 제어 신호는, 제1 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제1 노드를 제2 전압 수준으로 충전 가능하게 하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제3 전압 수준으로부터 제2 전압 수준으로 전이되었을 때, 제2 전압 수준으로 제2 노드를 충전 가능하게 하는, 레벨 시프터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 제어 신호는, 제1 인에이블 신호가 제2 전압 수준으로부터 제3 전압 수준으로 전이되었을 때, 제1 노드를 충전 후에 제1 노드를 제1 인에이블 신호로부터 차단하고, 상기 제2 제어 신호는, 제2 인에이블 신호가 제2 전압 수준으로부터 제3 전압 수준으로 전이되었을 때, 제2 노드를 충전 후에 제2 노드를 제2 인에이블 신호로부터 차단하는, 레벨 시프터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어회로는 상기 입력 신호에 의거해서 제1 인에이블 신호 및 제2 인에이블 신호를 생성하는, 레벨 시프터.
  6. 삭제
  7. 제1항에 있어서, 상기 지연회로는, 상기 제1 인에이블 신호에 의거해서 제1 제어 신호를 생성하는 제1 논리회로와, 상기 제2 인에이블 신호에 의거해서 제2 제어 신호를 생성하는 제2 논리회로를 더 포함하는, 레벨 시프터.
  8. 레벨 시프터로서,
    한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 제1 노드가 접속되며, 게이트에 제2 노드가 접속된 제1 PMOS 트랜지스터;
    한쪽 전극에 제1 전압 수준이 공급되고, 다른 쪽 전극에 상기 제2 노드가 접속되며, 게이트에 상기 제1 노드가 접속된 제2 PMOS 트랜지스터;
    한쪽 전극에 상기 제1 노드가 접속되고, 다른 쪽 전극에 제1 인에이블 신호가 공급되며, 게이트에 제2 전압 수준이 공급된 진성형의 제1 NMOS 트랜지스터;
    한쪽 전극에 상기 제2 노드가 접속되고, 다른 쪽 전극에 상기 제1 인에이블 신호의 논리 수준을 반전시킨 제2 인에이블 신호가 공급되며, 게이트에 제2 전압 수준이 공급된 진성형의 제2 NMOS 트랜지스터;
    제2 전압 수준 또는 제3 전압 수준의 입력 신호를 입력하는 입력 노드;
    제2 전압 수준으로 구동되고, 상기 제1 및 제2 인에이블 신호를 생성하는 회로; 및
    상기 입력 신호에 응답해서 제1 전압 수준 또는 제3 전압 수준의 출력 신호를 출력하는 출력 노드를 포함하고,
    상기 제1 전압 수준은 승압회로에 의해서 전원전압을 승압시킨 전압이고, 제2 전압 수준은 상기 전원전압이며, 제3 전압 수준은 GND인, 레벨 시프터.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 전압 수준은 승압회로에 의해서 전원전압을 승압시킨 전압이고, 제2 전압 수준은 상기 전원전압이며, 제3 전압 수준은 GND인, 레벨 시프터.
  10. 제1항 내지 제3항 및 제8항 어느 한 항에 기재된 레벨 시프터를 포함하는 반도체 장치.
  11. 제1항 내지 제3항 및 제8항 중 어느 한 항에 기재된 레벨 시프터를 포함하는 반도체 기억장치.
KR1020190018787A 2018-02-26 2019-02-18 레벨 시프터 및 반도체 장치 KR102114574B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018031480A JP6588116B2 (ja) 2018-02-26 2018-02-26 レベルシフタ
JPJP-P-2018-031480 2018-02-26

Publications (2)

Publication Number Publication Date
KR20190103008A KR20190103008A (ko) 2019-09-04
KR102114574B1 true KR102114574B1 (ko) 2020-05-25

Family

ID=67686181

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190018787A KR102114574B1 (ko) 2018-02-26 2019-02-18 레벨 시프터 및 반도체 장치

Country Status (5)

Country Link
US (1) US10659050B2 (ko)
JP (1) JP6588116B2 (ko)
KR (1) KR102114574B1 (ko)
CN (1) CN110197694B (ko)
TW (1) TWI696999B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707541B (zh) * 2020-04-17 2020-10-11 瑞昱半導體股份有限公司 電壓準位轉換電路
CN111508544B (zh) * 2020-06-30 2020-10-16 深圳市芯天下技术有限公司 一种受耐压限制的负高压到电源的切换电路
JP2022040515A (ja) * 2020-08-31 2022-03-11 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびプログラミング方法
US11469744B1 (en) * 2021-10-04 2022-10-11 Novatek Microelectronics Corp. Level shifter
US11875854B2 (en) * 2022-03-31 2024-01-16 Macronix International Co., Ltd. Memory device and word line driver thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004147225A (ja) 2002-10-25 2004-05-20 Toshiba Microelectronics Corp レベルシフト回路
KR100590034B1 (ko) 2004-10-08 2006-06-14 삼성에스디아이 주식회사 레벨시프터 및 이를 이용한 표시장치
JP4098322B2 (ja) * 2004-08-30 2008-06-11 松下電器産業株式会社 駆動回路
JP4609884B2 (ja) 2005-02-23 2011-01-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2012070333A (ja) * 2010-09-27 2012-04-05 Rohm Co Ltd レベルシフト回路及びそれを用いたスイッチングレギュレータ

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04117723A (ja) * 1990-09-03 1992-04-17 Nec Ic Microcomput Syst Ltd レベルシフト回路
US5321324A (en) * 1993-01-28 1994-06-14 United Memories, Inc. Low-to-high voltage translator with latch-up immunity
KR0172373B1 (ko) * 1995-09-14 1999-03-30 김광호 반도체 메모리 장치의 데이타 출력버퍼
JP3695967B2 (ja) * 1998-11-16 2005-09-14 株式会社東芝 半導体集積回路装置
US6791391B2 (en) * 2001-07-16 2004-09-14 Matsushita Electric Industrial Co., Ltd. Level shifting circuit
US6803801B2 (en) * 2002-11-07 2004-10-12 Lsi Logic Corporation CMOS level shifters using native devices
US7245152B2 (en) * 2005-05-02 2007-07-17 Atmel Corporation Voltage-level shifter
JP4908064B2 (ja) * 2005-08-19 2012-04-04 株式会社東芝 半導体集積回路装置
JP2007180797A (ja) * 2005-12-27 2007-07-12 Matsushita Electric Ind Co Ltd レベルシフト回路
US7310012B2 (en) * 2006-04-19 2007-12-18 Faraday Technology Corp. Voltage level shifter apparatus
US9608604B2 (en) * 2006-12-14 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Voltage level shifter with single well voltage
US7696805B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696804B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
CN100561869C (zh) * 2007-05-23 2009-11-18 中芯国际集成电路制造(上海)有限公司 电平转换电路
US7956642B2 (en) * 2007-06-26 2011-06-07 Qualcomm Incorporated Level shifter having low duty cycle distortion
DE102008056131A1 (de) * 2008-11-06 2010-05-12 Micronas Gmbh Pegelschieber mit Natural-Transistoren
CN101789691B (zh) * 2009-01-23 2013-01-23 中芯国际集成电路制造(上海)有限公司 电压转换电路
US8115514B2 (en) * 2009-06-02 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-charged high-speed level shifters
KR20110014732A (ko) 2009-08-06 2011-02-14 삼성전자주식회사 워드라인 구동 회로 및 이를 포함하는 메모리 장치
JP5577872B2 (ja) * 2009-12-24 2014-08-27 富士通セミコンダクター株式会社 レベルシフト回路
US8933500B2 (en) 2010-09-15 2015-01-13 Aplus Flash Technology, Inc. EEPROM-based, data-oriented combo NVM design
US8860487B2 (en) * 2012-11-29 2014-10-14 Infineon Technologies Austria Ag System and method for a level shifter
US9589642B2 (en) 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
US9608615B2 (en) * 2015-06-12 2017-03-28 Cypress Semiconductor Corporation Negative high voltage hot switching circuit
JP2017228325A (ja) 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004147225A (ja) 2002-10-25 2004-05-20 Toshiba Microelectronics Corp レベルシフト回路
JP4098322B2 (ja) * 2004-08-30 2008-06-11 松下電器産業株式会社 駆動回路
KR100590034B1 (ko) 2004-10-08 2006-06-14 삼성에스디아이 주식회사 레벨시프터 및 이를 이용한 표시장치
JP4609884B2 (ja) 2005-02-23 2011-01-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2012070333A (ja) * 2010-09-27 2012-04-05 Rohm Co Ltd レベルシフト回路及びそれを用いたスイッチングレギュレータ

Also Published As

Publication number Publication date
TW201937500A (zh) 2019-09-16
KR20190103008A (ko) 2019-09-04
TWI696999B (zh) 2020-06-21
JP6588116B2 (ja) 2019-10-09
US10659050B2 (en) 2020-05-19
JP2019149596A (ja) 2019-09-05
CN110197694B (zh) 2021-09-10
US20190267998A1 (en) 2019-08-29
CN110197694A (zh) 2019-09-03

Similar Documents

Publication Publication Date Title
KR102114574B1 (ko) 레벨 시프터 및 반도체 장치
US5608670A (en) Flash memory with improved erasability and its circuitry
US8446784B2 (en) Level shifting circuit
US7521983B2 (en) High-voltage switch with low output ripple for non-volatile floating-gate memories
US9837131B2 (en) Semiconductor device and output circuit thereof
US7492206B2 (en) Level shifter with reduced leakage current and block driver for nonvolatile semiconductor memory device
US9972394B2 (en) Level shifter circuit and associated memory device
CN112102870B (zh) 半导体装置及编程方法
JP2006196061A (ja) 電圧切換回路、及びこれを用いた半導体記憶装置
US5818758A (en) Zero voltage drop negative switch for dual well processes
JPH0793022B2 (ja) 半導体メモリ集積回路
US6064623A (en) Row decoder having global and local decoders in flash memory devices
KR20030009101A (ko) 플래시 메모리용 고속 디코더
EP0830686B1 (en) Negative voltage switching circuit
US7453725B2 (en) Apparatus for eliminating leakage current of a low Vt device in a column latch
US6803800B2 (en) Negative voltage switch and related flash memory for transferring negative voltage with triple-well transistors
CN112102869B (zh) 电压生成电路、半导体存储装置及其位线充电方法
US6657912B1 (en) Circuit for optimizing power consumption and performance
US7548108B2 (en) Semiconductor integrated circuit device with dual insulation system
US7145803B2 (en) Semiconductor memory device
KR20010092074A (ko) 고전압 워드 라인 드라이버 회로를 구비한 반도체 메모리장치
CN107437434B (zh) 高压电平位移电路和非易失性存储器
US7372308B2 (en) High-voltage generation circuits and nonvolatile semiconductor memory device with improved high-voltage efficiency and methods of operating
KR20000033908A (ko) 스테이틱 번-인 테스트 회로를 구비한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant