JP2019149596A - レベルシフタ - Google Patents
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Abstract
Description
さらに本発明に係るレベルシフタは、一方の電極に第1の電圧レベルが供給され、他方の電極に第1のノードが接続され、ゲートに第2のノードが接続された第1のPMOSトランジスタと、一方の電極に第1の電圧レベルが供給され、他方の電極に前記第2のノードが接続され、ゲートに前記第1のノードが接続された第2のPMOSトランジスタと、一方の電極に前記第1のノードが接続され、他方の電極に第1のイネーブル信号が供給され、ゲートに第2の電圧レベルが供給されたイントリンシック型の第1のNMOSトランジスタと、一方の電極に前記第2のノードが接続され、他方の電極に前記第1のイネーブル信号の論理レベルを反転した第2のイネーブル信号が供給され、ゲートに第2の電圧レベルが供給されたイントリンシック型の第2のNMOSトランジスタと、第2の電圧レベルまたは第3の電圧レベルの入力信号を入力する入力ノードと、第2の電圧レベルで駆動され、前記第1および第2のイネーブル信号を生成する回路と、前記入力信号に応答して第1の電圧レベルまたは第3の電圧レベルの出力信号を出力する出力ノードとを有する。
20:制御回路
30:遅延回路
100:フラッシュメモリ
110:メモリセルアレイ
120:入出力バッファ
130:アドレスレジスタ
140:制御部
150:ワード線選択回路
160:ページバッファ/センス回路
170:列選択回路
180:電圧生成回路
Claims (11)
- 一方の電極に第1の電圧レベルが供給され、他方の電極に第1のノードが接続され、ゲートに第2のノードが接続された第1のPMOSトランジスタと、
一方の電極に第1の電圧レベルが供給され、他方の電極に前記第2のノードが接続され、ゲートに前記第1のノードが接続された第2のPMOSトランジスタと、
一方の電極に前記第1のノードが接続され、他方の電極に第1のイネーブル信号が供給され、ゲートに第1の制御信号が接続されたイントリンシック型の第1のNMOSトランジスタと、
一方の電極に前記第2のノードが接続され、他方の電極に前記第1のイネーブル信号の論理レベルを反転した第2のイネーブル信号が供給され、ゲートに第2の制御信号が接続されたイントリンシック型の第2のNMOSトランジスタと、
第2の電圧レベルまたは第3の電圧レベルの入力信号を入力する入力ノードと、
第2の電圧レベルで駆動され、前記入力信号に基づき前記第1の制御信号および前記第2の制御信号を生成する制御回路と、
前記入力信号に応答して第1の電圧レベルまたは第3の電圧レベルの出力信号を出力する出力ノードとを有し、
前記第1の制御信号は、第1のNMOSトランジスタを導通させて第1のノードを充電させた一定時間経過後に、第1のNMOSトランジスタを非導通状態にし、前記第2の制御信号は、第2のNMOSトランジスタを導通させて前記第2のノードを充電させた一定時間経過後に、第2のNMOSトランジスタを非導通状態にする、レベルシフタ。 - 前記第1の制御信号は、第1のイネーブル信号が第3の電圧レベルから第2の電圧レベルに遷移したとき、第1のノードを第3の電圧レベルで放電可能にし、前記第2の制御信号は、第2のイネーブル信号が第3の電圧レベルから第2の電圧レベルに遷移したとき、第3の電圧レベルで第2のノードを放電可能にする、請求項1に記載のレベルシフタ。
- 前記第1の制御信号は、第1のイネーブル信号が第3の電圧レベルから第2の電圧レベルに遷移したとき、第1のノードを第2の電圧レベルで充電可能にし、前記第2の制御信号は、第2のイネーブル信号が第3の電圧レベルから第2の電圧レベルに遷移したとき、第2の電圧レベルで第2のノードを充電可能にする、請求項1または2に記載のレベルシフタ。
- 前記第1の制御信号は、第1のイネーブル信号が第2の電圧レベルから第3の電圧レベルに遷移したとき、第1のノードを充電後に第1のノードを第1のイネーブル信号から遮断し、前記第2の制御信号は、第2のイネーブル信号が第2の電圧レベルから第3の電圧レベルに遷移したとき、第2のノードを充電後に第2のノードを第2のイネーブル信号から遮断する、請求項1ないし3いずれか1つに記載のレベルシフタ。
- 前記制御回路は、前記入力信号に基づき第1のイネーブル信号および第2のイネーブル信号を生成する、請求項1ないし4いずれか1つに記載のレベルシフタ。
- 前記制御回路は、前記入力信号に基づき第1の制御信号および第2の制御信号を生成する遅延回路を含み、当該遅延回路は、第1および第2のNMOSトランジスタによる第1のノードおよび第2のノードの充電時間に応じた第1および第2の制御信号を生成する、請求項1ないし5いずれか1つに記載のレベルシフタ。
- 前記遅延回路はさらに、前記第1のイネーブル信号に基づき第1の制御信号を生成する第1の論理回路と、前記第2のイネーブル信号に基づき第2の制御信号を生成する第2の論理回路とを含む、請求項6に記載のレベルシフタ。
- 一方の電極に第1の電圧レベルが供給され、他方の電極に第1のノードが接続され、ゲートに第2のノードが接続された第1のPMOSトランジスタと、
一方の電極に第1の電圧レベルが供給され、他方の電極に前記第2のノードが接続され、ゲートに前記第1のノードが接続された第2のPMOSトランジスタと、
一方の電極に前記第1のノードが接続され、他方の電極に第1のイネーブル信号が供給され、ゲートに第2の電圧レベルが供給されたイントリンシック型の第1のNMOSトランジスタと、
一方の電極に前記第2のノードが接続され、他方の電極に前記第1のイネーブル信号の論理レベルを反転した第2のイネーブル信号が供給され、ゲートに第2の電圧レベルが供給されたイントリンシック型の第2のNMOSトランジスタと、
第2の電圧レベルまたは第3の電圧レベルの入力信号を入力する入力ノードと、
第2の電圧レベルで駆動され、前記第1および第2のイネーブル信号を生成する回路と、
前記入力信号に応答して第1の電圧レベルまたは第3の電圧レベルの出力信号を出力する出力ノードと、
を有するレベルシフタ。 - 前記第1の電圧レベルは、昇圧回路によって電源電圧を昇圧した電圧であり、第2の電圧レベルは、前記電源電圧であり、第3の電圧レベルは、GNDである、請求項1ないし8いずれか1つに記載のレベルシフタ。
- 請求項1ないし9いずれか1つに記載のレベルシフタを含む半導体装置。
- 請求項1ないし9いずれか1つに記載のレベルシフタを含む半導体記憶装置。
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