JP2011151768A - レベルシフト回路 - Google Patents

Abstract

【課題】貫通電流を防止するレベルシフト回路
【解決手段】従来のレベルシフト回路にＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにレベルシフト回路の出力信号をフィードバックするスイッチ制御回路を追加することで、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させる。
【選択図】図３

Description

本発明は、異なる電位の電源を使う回路を用いるときに、その電源間の信号インターフェイスとして、第１の電圧電源の信号レベルから第２の電圧電源の信号レベルへシフトさせるレベルシフト回路に関する。

低電圧電源をＶＤＤ、高電圧電源をＡＶＤとする。従来回路の回路図を図１に示す。高耐圧ＮＭＯＳトランジスタＭＮ１およびＭＮ２のソースノードを接地点ＧＮＤに接続、ＮＭＯＳトランジスタＭＮ１のドレインノードを高耐圧ＰＭＯＳトランジスタＭＰ１のドレインノードおよび高耐圧ＰＭＯＳトランジスタＭＰ２のゲートノードに接続、ＮＭＯＳトランジスタＭＮ２のドレインノードをＰＭＯＳトランジスタＭＰ２のドレインノードおよびＰＭＭＯＳトランジスタＭＰ１のゲートノードに接続、ＮＭＯＳトランジスタＭＮ１のゲートを低電圧信号ＶＩＮに接続、ＮＭＯＳトランジスタＭＮ２のゲートを低耐圧ＭＯＳで構成されたインバータＩＮＶ１で低電圧信号ＶＩＮを反転した出力に接続、ＰＭＯＳトランジスタＭＰ１およびＭＰ２のソースノードを高電圧電源ＡＶＤに接続、ＰＭＯＳトランジスタＭＰ１のドレインノードを反転出力ノードＸＯＵＴに接続、ＰＭＯＳトランジスタＭＰ２のドレインノードを出力ノードＯＵＴに接続した構成となっている。

低電圧信号ＶＩＮがハイレベル（以下、Ｈ）の時、ＮＭＯＳトランジスタＭＮ１がオン、ノードＸＯＵＴがローレベル（以下、Ｌ）、インバータＩＮＶ１の出力がＬ、ＮＭＯＳトランジスタＭＮ２がオフ、ＰＭＯＳトランジスタＭＰ２がオン、ノードＯＵＴがＨ、ＰＭＯＳトランジスタＭＰ1がオフとなる。入力電圧ＶＩＮがＬの時、ＮＭＯＳトランジスタＭＮ１がオフし、インバータＩＮＶ１の出力がＨ、ＮＭＯＳトランジスタＭＮ２がオン、ノードＯＵＴがＬ、ＰＭＯＳトランジスタＭＰ１がオン、ノードＸＯＵＴがＨ、ＰＭＯＳトランジスタＭＰ２がオフとなる。

動作時のタイミングチャートを図２に示す。入力電圧ＶＩＮがＬからＨに切り替わった時（図２、ｔ２１）、ＮＭＯＳトランジスタＭＮ１がオンとなるが（図２、ｔ２２）、このときＰＭＯＳトランジスタＭＰ１もオンしておりＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のドレイン、ソースのパスに貫通電流が流れ始める。このときノードＸＯＵＴの電位はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のオン抵抗比によって決まる。オン抵抗比により決定されたＸＯＵＴの電位によりＰＭＯＳトランジスタＭＰ２がオンされる（図２、ｔ２３）。結果、ノードＯＵＴがＨになり、ＰＭＯＳトランジスタＭＰ１がオフとなることで貫通電流が止まりレベルシフト回路の動作が完了する（図２、ｔ２４）。

図２の期間Ｔａにおいて、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１がオンとなり貫通電流が流れる。また、入力電圧ＶＩＮがＨからＬに切り替わった時（図２、ｔ２５）も同様に、期間Ｔｂの間、ＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２がオンとなるため貫通電流が流れる。以上のように、従来回路は動作時において貫通電流が流れる時間Ｔａ、Ｔｂが長く消費電流が多いという問題点がある。また、貫通電流が流れる時間Ｔａ、Ｔｂに相応し、ノードＯＵＴおよびＸＯＵＴの電位の切り替わり時間が長くなるという問題点がある。

前記貫通電流を防ぐレベルシフト回路として、特許文献１が開示されている。

特開２００６−３２５１９３号公報

しかし、特許文献１においては、回路を動作させるために、貫通電流の流れるレベルシフト回路がもう一つ別途必要になる点が問題となる。そのレベルシフト回路は図１に示した回路と同等の従来通り貫通電流の流れるレベルシフト回路である。つまり、特許文献１の貫通電流を防止するレベルシフト回路は、動作用のレベルシフト回路に加えて外部に貫通電流が流れるレベルシフト回路が必要となり、結果として、貫通電流を防ぐことができていない。

本開示のレベルシフト回路は、入力信号の電圧レベルに比して大きな電圧レベルである第１の電源がソースに接続される、第１の第１導電型トランジスタおよび第２の第１導電型トランジスタと、ソースに基準電位が接続され、ドレインに前記第２の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号が供給される第１の第２導電型トランジスタ、およびソースに前記基準電位が接続され、ドレインに前記第１の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号の反転信号が供給される第２の第２導電型トランジスタとを有するレベルシフト部と、前記第１の第１導電型トランジスタのドレインと前記第１の第２導電型トランジスタのドレインとの間に接続される第３の第１導電型トランジスタと、前記第２の第１導電型トランジスタのドレインと前記第２の第２導電型トランジスタのドレインとの間に接続される第４の第１導電型トランジスタと、前記第１の第２導電型トランジスタの導通に応じて、前記第１の第１導電型トランジスタの非導通に遅れて前記第３の第１導電型トランジスタを導通し、または前記第２の第２導電型トランジスタの導通に応じて、前記第２の第１導電型トランジスタの非導通に遅れて前記第４の第１導電型トランジスタを導通するスイッチ制御回路と、を備える。

本発明のレベルシフト回路はＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにスイッチ制御回路との追加によって、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させることが可能になる。

従来のレベルシフト回路の回路図 従来のレベルシフト回路の動作時のタイミングチャート 第１実施形態の回路図 第１実施形態の動作時のタイミングチャート 第１実施形態のスイッチ制御回路をＮＯＲラッチ回路で実現した例 ＮＯＲラッチ回路の真理値表 第１実施形態のスイッチ制御回路をインバータで実現した例 第１実施形態のスイッチ制御回路をスルーバッファで実現した例 第１実施形態のスイッチ制御回路をインバータおよびＮＡＮＤラッチで実現した例 第１実施形態の第１変形例の回路図 第１実施形態の第２変形例の回路図 第１実施形態の第３変形例の回路図 第２実施形態の回路図 リーク防止部のタイミングチャート 第２実施形態の高速動作時のタイミングチャート 第２実施形態の静止時のタイミングチャート 第３実施形態の回路図 第４実施形態の回路図 ３入力ＮＯＲラッチの回路構成 ３入力ＮＯＲラッチの真理値表 第４実施形態のタイミングチャート ３入力ＮＯＲ使用時の第３実施形態の回路図 第５実施形態の回路図 第５実施形態のタイミングチャート 第６実施形態の回路図

本開示のレベルシフト回路について具体化した実施形態を詳細に説明する。本開示の実施形態はレベルシフト部とスイッチ制御回路とリーク防止部の３つを備える。

第１実施形態の回路図を図３に示す。第１実施形態３０はレベルシフト部３１とスイッチ制御回路３２とを備える。

図３についてレベルシフト部３１の備える要素について説明を行う。低電圧レベルの入力信号ＶＩＮを低耐圧ＭＯＳで構成されたインバータＩＮＶ１の入力に接続する。ＮＭＯＳトランジスタＭＮ１のソースを接地点ＧＮＤに接続、ドレインを反転出力ノードＸＯＵＴおよびＰＭＯＳトランジスタＭＰ３のドレインに接続、ゲートを低電圧レベルの入力信号ＶＩＮに接続する。

ＮＭＯＳトランジスタＭＮ２のソースを接地点ＧＮＤに接続、ドレインを出力ノードＯＵＴおよびＰＭＯＳトランジスタＭＰ４のドレインに接続、ゲートをインバータＩＮＶ１の出力ＸＩＮに接続する。ＰＭＯＳトランジスタＭＰ１のゲートをノードＯＵＴに接続し、ソースを高電圧電源ＡＶＤに接続する。ＰＭＯＳトランジスタＭＰ２のゲートを反転出力ノードＸＯＵＴに接続し、ソースを高電圧電源ＡＶＤに接続する。ＰＭＯＳトランジスタＭＰ３のソースはＰＭＯＳトランジスタＭＰ１のドレインに接続、ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳトランジスタＭＰ２のドレインに接続する。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートは後述するスイッチ制御回路３２の出力端子ｏｕｔ２、ｏｕｔ１にそれぞれ接続する。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、各々、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を介する経路の貫通電流、およびＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２を介する経路の貫通電流を防止する。

次に、スイッチ制御回路３２の備える要素について説明を行う。スイッチ制御回路３２は、入力端子ｉｎ１およびｉｎ２ならびに出力端子ｏｕｔ１およびｏｕｔ２を備える。入力端子ｉｎ１は反転出力ノードＸＯＵＴと接続され、入力端子ｉｎ２は出力ノードＯＵＴと接続される。出力端子ｏｕｔ１はＰＭＯＳトランジスタＭＰ４のゲートに接続され、出力端子ｏｕｔ２はＰＭＯＳトランジスタＭＰ３のゲートに接続される。スイッチ制御回路３２は、入力端子ｉｎ１、ｉｎ２に入力された信号にもとづき、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のオンオフを制御する。

次に第１の実施形態の動作について説明を行う。第１の実施形態の動作時のタイミングチャートを図４に示す。初期状態として入力信号ＶＩＮがＬ、反転出力ノードＸＯＵＴはＨ、出力ノードＯＵＴがＬで保持されている。このとき、ＮＭＯＳトランジスタＭＮ２がオン、ＭＮ１がオフ、ＰＭＯＳトランジスタＭＰ１がオン、ＭＰ２がオフである。また、スイッチ制御回路３２の出力端子ｏｕｔ１はＬ、ｏｕｔ２はＨとされ、ＰＭＯＳトランジスタＭＰ３がオフ、ＰＭＯＳトランジスタＭＰ４がオンである（図４、ｔ４０）。

入力信号ＶＩＮがＬからＨになると、ＮＭＯＳトランジスタＭＮ１がオンする。また、反転入力信号ＸＩＮがＬとなり、ＮＭＯＳトランジスタＭＮ２がオフする（図４、ｔ４１）。また、ｔ４０からｔ４１の間、ＭＰ３およびＭＮ１がオフのため、リークによりＸＯＵＴの電圧は低下する。

このとき、ＰＭＯＳトランジスタＭＰ１はオンしているがＰＭＯＳトランジスタＭＰ３がオフしているためＮＭＯＳトランジスタＭＮ１がオンしてもＰＭＯＳトランジスタＭＰ１からＮＭＯＳトランジスタＭＮ１には貫通電流は流れない（図４、Ｔｃ）。

ＮＭＯＳトランジスタＭＮ１がオンしたことによる反転出力ノードＸＯＵＴのＨからＬへの切り換りは貫通電流が流れない分早くなる。それによってＰＭＯＳトランジスタＭＰ２のオフからオンへの切り換りも早くなり、出力ノードＯＵＴがＬからＨに早く切り換る。出力ノードＯＵＴがＨになったことにより、ＰＭＯＳトランジスタＭＰ１がオフとなる（図４、ｔ４２）。

出力ノードＯＵＴがＨになった後、スイッチ制御回路３２は入力端子ｉｎ１、ｉｎ２への信号の入力を受けて出力端子ｏｕｔ２をＬとし、ＰＭＯＳトランジスタＭＰ３がオンされる（図４、ｔ４３）。

また、スイッチ制御回路３２は入力端子ｉｎ１、ｉｎ２への入力を受けて出力端子ｏｕｔ１をＨとし、ＰＭＯＳトランジスタＭＰ４がオフされる（図４、ｔ４４）。以上で、入力信号ＶＩＮがＬからＨになったときの動作が完了する。

入力信号ＶＩＮがＨからＬになる場合は、上記の説明と逆の動きになる。上記と同様に反転出力ノードＸＯＵＴがＨになった後に、スイッチ制御回路３２は入力端子ｉｎ１、ｉｎ２への信号の入力を受けて出力端子ｏｕｔ１をＬとし、ＰＭＯＳトランジスタＭＰ４がオンする（図４、ｔ４６）。これにより、入力信号ＶＩＮがＨからＬになる場合においても、出力ノードＯＵＴ、反転出力ノードＸＯＵＴの切り替わり時に貫通電流は流れない（図４、Ｔｄ）。また、ｔ４４からｔ４５の間、ＭＰ４およびＭＮ２がオフのため、リークによりＯＵＴの電圧は低下する。

以下に、スイッチ制御回路３２の具体的な例について説明する。なお、何れの例においても、貫通電流を防止するため以下の時間的制約を守らなければならない。入力信号ＶＩＮがＬからＨになる場合は、出力ノードＯＵＴがＨになりＰＭＯＳトランジスタＭＰ１がオフになった後、ＰＭＯＳトランジスタＭＰ３がオンされる。これにより、入力信号ＶＩＮのＨ遷移に伴いＮＭＯＳトランジスタＭＮ１がオンする時点ではＰＭＯＳトランジスタＭＰ１がオン状態であるが、ＰＭＯＳトランジスタＭＰ３がオフ状態にあることにより貫通電流は流れない。ＰＭＯＳトランジスタＭＰ１は、出力ノードＸＯＵＴのＬ遷移に応じて出力ノードＯＵＴがＨ遷移することによりオフする。ＰＭＯＳトランジスタＭＰ３のオンは、出力ノードＯＵＴがＨ遷移の後ＰＭＯＳトランジスタＭＰ１のオフに遅れて行われるので貫通電流は流れない状態に維持される。入力信号ＶＩＮがＨからＬになる場合は、出力ノードＸＯＵＴがＨになりＰＭＯＳトランジスタＭＰ２がオフになった後に、ＰＭＯＳトランジスタＭＰ４がオンされる。これにより、入力信号ＶＩＮのＬ遷移に伴いＮＭＯＳトランジスタＭＮ２がオンする時点ではＰＭＯＳトランジスタＭＰ２がオン状態であるが、ＰＭＯＳトランジスタＭＰ４がオフ状態にあることにより貫通電流は流れない。ＰＭＯＳトランジスタＭＰ２は、出力ノードＯＵＴのＬ遷移に応じて出力ノードＸＯＵＴがＨ遷移することによりオフする。ＰＭＯＳトランジスタＭＰ４のオンは、出力ノードＸＯＵＴがＨ遷移の後ＰＭＯＳトランジスタＭＰ２のオフに遅れて行われるので貫通電流は流れない状態に維持される。

スイッチ制御回路（図３、３２）をＮＯＲラッチ回路で実現した例５０を図５に示す。ＮＯＲラッチ回路部の入力端子Ｘａ、Ｘｂがスイッチ制御回路（図３）の入力端子ｉｎ１、ｉｎ２に対応し、出力端子Ｙａ、Ｙｂがスイッチ制御回路（図３）の出力端子ｏｕｔ１、ｏｕｔ２に対応する。ノードＸＯＵＴ、ノードＯＵＴをスイッチ制御回路である高耐圧ＭＯＳで構成されたＮＯＲラッチ回路の入力端子Ｘａ、Ｘｂに接続する。ＰＭＯＳトランジスタＭＰ３のゲートを、ＮＯＲラッチ回路のうち入力端子Ｘｂが接続されるＮＯＲゲートの出力端子Ｙｂに接続する。ＰＭＯＳトランジスタＭＰ４のゲートを、ＮＯＲラッチ回路のうち入力端子Ｘａが接続されるＮＯＲゲートの出力端子Ｙａに接続する。ＮＯＲラッチ回路の真理値表を図６に示す。図５の作用効果は図３の例と同様である。

スイッチ制御回路（図３、３２）をインバータＩＮＶＡおよびＩＮＶＢで実現した例７０を図７に示す。
インバータＩＮＶＡおよびＩＮＶＢは高電圧電源ＡＶＤの電圧レベルで動作する。インバータＩＮＶＡの入力部がスイッチ制御回路（図３）の入力端子ｉｎ１に相当し、出力部がスイッチ制御回路（図３）の出力端子ｏｕｔ１に相当し、インバータＩＮＶＢの入力部がスイッチ制御回路（図３）の入力端子ｉｎ２に相当、出力部がスイッチ制御回路（図３）の出力端子ｏｕｔ２に相当する。図７の作用効果は図３の例と同様である。

ＩＮＶＡの入力部は反転出力ノードＸＯＵＴに接続され、出力部はＰＭＯＳトランジスタＭＰ４のゲートに接続される。ＩＮＶＢの入力部は出力ノードＯＵＴに接続され、出力部はＰＭＯＳトランジスタＭＰ３のゲートに接続される。前記時間的制約を守るために以下の動作シーケンスが必要となる。入力信号ＶＩＮのＨ遷移によりＮＭＯＳトランジスタＭＮ１がオンして反転出力ノードＸＯＵＴがＬ遷移する。反転出力ノードＸＯＵＴのＬ遷移に応じて出力ノードＯＵＴがＨ遷移する。出力ノードＯＵＴのＨ遷移による、ＰＭＯＳトランジスタＭＰ１がオフする遅延時間に比して、インバータＩＮＶＢの遅延時間を長く設定する。これにより、ＰＭＯＳトラジスタＭＰ１のオフ後にＰＭＯＳトランジスタＭＰ３がオンして貫通電流の防止状態が維持される。入力信号ＶＩＮのＬ遷移する場合も同様である。ＮＭＯＳトランジスタＭＮ２がオンして出力ノードＯＵＴがＬ遷移する。出力ノードＯＵＴのＬ遷移に応じて出力ノードＸＯＵＴがＨ遷移する。出力ノードＸＯＵＴのＨ遷移による、ＰＭＯＳトランジスタＭＰ２がオフする遅延時間に比して、インバータＩＮＶＡの遅延時間を長く設定する。これにより、ＰＭＯＳトラジスタＭＰ２のオフ後にＰＭＯＳトランジスタＭＰ４がオンして貫通電流の防止状態が維持される。

スイッチ制御回路（図３、３２）をスルーバッファＢＵＦＡおよびＢＵＦＢで実現した例８０を図８に示す。スルーバッファＢＵＦＡおよびＢＵＦＢは高電圧電源ＡＶＤの電圧レベルで動作する。スルーバッファＢＵＦＡの入力部がスイッチ制御回路（図３）の入力端子ｉｎ２に相当し、出力部がスイッチ制御回路（図３）の出力端子ｏｕｔ１に相当し、スルーバッファＢＵＦＢの入力部がスイッチ制御回路（図３）の入力端子ｉｎ１に相当し、出力部がスイッチ制御回路（図３）の出力端子ｏｕｔ２に相当する。図８の作用効果は図３の例と同様である。

スルーバッファＢＵＦＡの入力部は出力ノードＯＵＴに接続され、出力部はＰＭＯＳトランジスタＭＰ４のゲートが接続される。スルーバッファＢＵＦＢの入力部は反転出力ノードＸＯＵＴに接続され、出力部はＰＭＯＳトランジスタＭＰ３のゲートに接続される。前記時間的制約を守るために、以下の動作シーケンスが必要となる。入力信号ＶＩＮのＨ遷移によりＮＭＯＳトランジスタＭＮ１がオンして反転出力ノードＸＯＵＴがＬ遷移する。反転出力ノードＸＯＵＴのＬ遷移に応じて出力ノードＯＵＴがＨ遷移する。出力ノードＯＵＴのＨ遷移による、ＰＭＯＳトランジスタＭＰ１がオフする遅延時間に比して、スルーバッファＢＵＦＢの遅延時間を長く設定する。これにより、ＰＭＯＳトラジスタＭＰ１のオフ後にＰＭＯＳトランジスタＭＰ３がオンして貫通電流の防止状態が維持される。入力信号ＶＩＮのＬ遷移する場合も同様である。ＮＭＯＳトランジスタＭＮ２がオンして出力ノードＯＵＴがＬ遷移する。出力ノードＯＵＴのＬ遷移に応じて出力ノードＸＯＵＴがＨ遷移する。出力ノードＸＯＵＴのＨ遷移による、ＰＭＯＳトランジスタＭＰ２がオフする遅延時間に比して、スルーバッファＢＵＦＡの遅延時間を長く設定する。これにより、ＰＭＯＳトラジスタＭＰ２のオフ後にＰＭＯＳトランジスタＭＰ４がオンして貫通電流の防止状態が維持される。

スイッチ制御回路（図３、３２）をインバータＩＮＶＣおよびＩＮＶＤならびにＮＡＮＤラッチで実現した例９０を図９に示す。インバータＩＮＶＣおよびＩＮＶＤならびにＮＡＮＤラッチは高電圧電源ＡＶＤの電圧レベルで動作する。インバータＩＮＶＣの入力部は出力ノードＯＵＴに接続され、出力部はＮＡＮＤラッチの入力部Ｘａに接続される。インバータＩＮＶＤの入力部は反転出力ノードＸＯＵＴに接続され、出力部はＮＡＮＤラッチの入力部Ｘｂに接続される。ＮＡＮＤラッチのうち入力部Ｘｂが接続されるＮＡＮＤゲートの出力部ＹａはＰＭＯＳトランジスタＭＰ３のゲートに接続され、入力部Ｘａが接続されるＮＡＮＤゲートの出力部ＹｂはＰＭＯＳトランジスタＭＰ４のゲートに接続される。

インバータＩＮＶＣの入力部がスイッチ制御回路（図３）の入力端子ｉｎ２に相当し、インバータＩＮＶＤの入力部がスイッチ制御回路（図３）の入力端子ｉｎ１に相当し、ＮＡＮＤラッチの出力Ｙｂがスイッチ制御回路（図３）の出力端子ｏｕｔ１に相当し、出力Ｙａがスイッチ制御回路（図３）の出力端子ｏｕｔ２に相当する。図９の作用効果は図３の例と同様である。

次に第１実施形態の変形例について説明する。第１実施形態の第１変形例を図１０に示す。第１変形例は、スイッチ制御回路３２において貫通電流を防止するＰＭＯＳトランジスタＭＰ３、ＭＰ４の接続位置を変更した例である。先に説明した図３では、ＰＭＯＳトランジスタＭＰ３はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との間に接続され、ＰＭＯＳトランジスタＭＰ４はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との間に接続された。一方、図１０では、ＰＭＯＳトランジスタＭＰ３はＰＭＯＳトランジスタＭＰ１と高電圧電源ＡＶＤとの間に接続され、ＰＭＯＳトランジスタＭＰ４はＰＭＯＳトランジスタＭＰ２と高電圧電源ＡＶＤとの間に接続される。

図１０のように、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の接続位置を、それぞれＰＭＯＳトランジスタＭＰ１−高電圧電源ＡＶＤ間、ＰＭＯＳトランジスタＭＰ２−高電圧電源ＡＶＤ間に変更した場合にも、図３の例と同様の作用効果が得られる。

続いて、第１実施形態の第２変形例を図１１に、第３変形例を図１２に示す。第２、第３変形例は、レベルシフト回路の出力を取り出す位置を変更した例である。先に説明した図３、図１０では、ＮＭＯＳトランジスタＭＮ２、ＭＮ１のドレインを、それぞれレベルシフト回路の出力ノードＯＵＴ、ＸＯＵＴとした。しかし、これに限らず、図１１、図１２に示されるように、スイッチ制御回路３２の出力端子ｏｕｔ１、ｏｕｔ２を、それぞれレベルシフト回路の出力ノードＯＵＴ、ＸＯＵＴとし、出力端子ｏｕｔ１、ｏｕｔ２からレベルシフトされた出力を取り出すようにしてもよい。

スイッチ制御回路３２の出力端子ｏｕｔ１、ｏｕｔ２からレベルシフト回路の出力を取り出すことで、例えば、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値が比較的高かったり、入力信号ＶＩＮのＨの電圧レベルが低かったりして、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を駆動する能力が低い場合にメリットがある。ＮＭＯＳトランジスタＭＮ１、ＭＮ２を駆動する能力が低い場合、図３、図１０のようにＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインから出力を取り出すよりも、図１１、図１２のようにスイッチ制御回路３２の出力端子ｏｕｔ１、ｏｕｔ２から出力を取り出した方がレベルシフト回路は高速で動作することができる。

また、後述するように、ＮＭＯＳトランジスタＭＮ２、ＭＮ１のドレインと接続される出力ノードＯＵＴ、反転出力ノードＸＯＵＴは、Ｈに充電された後、フローティング状態となり、電圧が低下する。そのため、例えば、レベルシフト回路の出力をインバータで受ける場合、プロセス条件、温度、電源電圧によってはインバータが備えるＰＭＯＳトランジスタがオンしかけて貫通電流が流れるおそれがある。これに対して、図１１、図１２のようにスイッチ制御回路３２の出力端子ｏｕｔ１、ｏｕｔ２からレベルシフト回路の出力を取り出すようにすることで、貫通電流が流れるおそれのある素子を減らすことができる。

次にリーク防止部について説明する。第１実施形態にリーク防止部を追加した本発明の第２実施形態を図１３に示す。

リーク防止部の構成について説明する。第１のリーク防止部Ｌ１は、ＰＭＯＳトランジスタＭＰ５およびＭＰ７、ＮＭＯＳトランジスタＭＮ３を備え、第２のリーク防止部Ｌ２は、ＰＭＯＳトランジスタＭＰ６およびＭＰ８、ＮＭＯＳトランジスタＭＮ４を備える。ＰＭＯＳトランジスタＭＰ５のソースを高電圧電源ＡＶＤに接続し、ドレインを反転出力ノードＸＯＵＴに接続する。ＰＭＯＳトランジスタＭＰ６のソースを高電圧電源ＡＶＤに接続し、ドレインを出力ノードＯＵＴに接続する。ＰＭＯＳトランジスタＭＰ７のソースを高電圧電源ＡＶＤに接続し、ゲートをスイッチ制御回路の出力端子ｏｕｔ２に接続し、ドレインノードＬａをＰＭＯＳトランジスタＭＰ５のゲートに接続する。ＰＭＯＳトランジスタＭＰ８のソースを高電圧電源ＡＶＤに接続し、ゲートをスイッチ制御回路の出力端子ｏｕｔ１に接続し、ドレインノードＬｂをＰＭＯＳトランジスタＭＰ６のゲートに接続する。ＮＭＯＳトランジスタＭＮ３のソースとゲートを接地点ＧＮＤに接続し、ドレインをノードＬａに接続する。ＭＮ４のソースとゲートを接地点ＧＮＤに接続し、ドレインをノードＬｂに接続する。

第２実施形態におけるレベルシフト回路の出力は図３の第１実施形態と同様であるが、前記第２、第３変形例で説明したように、これに限られるものではない。

次にリーク防止部の動作について説明する。本発明回路の第１実施形態では入力信号ＶＩＮがＬまたはＨに固定される時、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ３がオフまたはＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ４がオフとなる。出力ノードＯＵＴまたは反転出力ノードＸＯＵＴは、Ｈに充電された後、接地点ＧＮＤおよび高電圧電源ＡＶＤの何れにも接続されないフローティング状態とされる。したがって、入力信号ＶＩＮが長時間ＬまたはＨに固定されると、出力ノードＯＵＴまたは反転出力ノードＸＯＵＴがリークによってＨを維持できなくなってしまう。

例えば入力信号ＶＩＮとしてＨが入力された結果として、出力ノードＯＵＴがＨであったはずが、出力ノードＯＵＴの電圧がリークで下がっていくと、出力ノードＯＵＴの電圧がＰＭＯＳトランジスタＭＰ１のゲート電圧の閾値を下回り、ＰＭＯＳトランジスタＭＰ１がオンする。このときＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ１がともにオンしているため高電圧電源ＡＶＤからＰＭＯＳトランジスタＭＰ１、ＭＰ３、ＮＭＯＳトランジスタＭＮ１を通じて接地点ＧＮＤへ貫通電流が流れてしまう。

これを防ぐために第１実施形態に第１のリーク防止部Ｌ１、第２のリーク防止部Ｌ２を追加し、第２実施形態とした。第１のリーク防止部Ｌ１、第２のリーク防止部Ｌ２の動作について説明する。なお以下の説明におけるスイッチ制御回路は、具体例として図５に記したＮＯＲラッチを用いた回路で説明する。図１４に静止時のタイミングチャートを示す。まず、入力信号ＶＩＮがＬからＨに変化し、レベルシフト回路の動作が終了した直後を考える（図１４、ｔ１１０）。このときＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ１はオフとなっており、出力ノードＯＵＴはＨ、ＮＯＲラッチの出力端子ＹａはＨ、ＹｂはＬである。

入力信号ＶＩＮがＬのときは、ＮＯＲラッチの出力端子ＹａがＬでＰＭＯＳトランジスタＭＰ８がオンし、ＰＭＯＳトランジスタＭＰ６のゲートＬｂがＨとなっている状態である。入力信号ＶＩＮがＬからＨになるとＮＯＲラッチの出力端子ＹａがＨになり、ＰＭＯＳトランジスタＭＰ８がオフになるため、ＰＭＯＳトランジスタＭＰ６のゲートＬｂはＨを維持しており、ＰＭＯＳトランジスタＭＰ６はオフのままである。またＰＭＯＳトランジスタＭＰ７はオン、ＰＭＯＳトランジスタＭＰ５のゲートＬａがＨとなりＰＭＯＳトランジスタＭＰ５はオフとなる。（図１４、ｔ１１１）

このまま入力信号ＶＩＮが変わることなく長時間経つと、リークによって出力ノードＯＵＴのＨのレベルが下がっていき、同時にＰＭＯＳトランジスタＭＰ６のゲートＬｂのＨレベルも下がっていく。

このとき、ＰＭＯＳトランジスタＭＰ１がオンになる前に、ＰＭＯＳトランジスタＭＰ６がオンとなるように設計する。すなわち、出力ノードＯＵＴの寄生容量とノードＬｂの寄生容量との大小関係、およびＰＭＯＳトランジスタＭＰ４／ＮＭＯＳトランジスタＭＮ２のリークとＰＭＯＳトランジスタＭＰ８／ＮＭＯＳトランジスタＭＮ４のリークとの大小関係に応じて、出力ノードＯＵＴの電位の低下に比してノードＬｂの電位の低下が早くなるように設計する。ここで、ＰＭＯＳトランジスタＭＰ４／ＮＭＯＳトランジスタＭＮ２のリークおよびＰＭＯＳトランジスタＭＰ８／ＮＭＯＳトランジスタＭＮ４のリークとは、ＮＭＯＳトランジスタによるリークのうちＰＭＯＳトランジスタによるリークを越える電流を指す。電圧低下幅は、寄生容量に反比例しリーク電流量に比例するので両者の関係に応じて種々の設定が可能である。例えば、両ノードの寄生容量が同等であれば、ＰＭＯＳトランジスタＭＰ４／ＮＭＯＳトランジスタＭＮ２のリークに比べて、ＮＭＯＳトランジスタＭＮ４のリークが大きくなるようにＮＭＯＳトランジスタＭＮ４およびＰＭＯＳトランジスタＭＰ８を設計する。また、出力ノードＯＵＴの寄生容量に比してノードＬｂの寄生容量が小さければ、ＰＭＯＳトランジスタＭＰ４／ＮＭＯＳトランジスタＭＮ２のリークとＰＭＯＳトランジスタＭＰ８／ＮＭＯＳトランジスタＭＮ４のリークとは同等で良い場合も考えられる。この設計により、ＰＭＯＳトランジスタＭＰ６がオンとなることによって、ＯＵＴがＨに固定されＰＭＯＳトランジスタＭＰ１はオンすることなくＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に貫通電流が流れることを阻止できる。ただし、ＰＭＯＳトランジスタＭＰ６がオンした状況から入力信号ＶＩＮがＨからＬに変化した場合、従来回路と同じようにＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ２の間に貫通電流が流れるが、ＰＭＯＳトランジスタＭＰ６のゲート電圧を完全に０ＶにしないようにＮＭＯＳトランジスタＭＮ４およびＰＭＯＳトランジスタＭＰ８のオフ抵抗を設計することで、貫通電流を従来回路より減らすことができる。

入力信号ＶＩＮがＨからＬに変化した直後からの動作は上記の説明の[００４４]、[００４５]中の、ＭＰ１をＭＰ２に、ＭＰ６をＭＰ５に、ＭＰ８をＭＰ７に、ＭＮ２をＭＮ１に、ＭＮ４をＭＮ３に、読み換えた場合と同様である。

図１５に高速動作時のタイミングチャートを示す。高速動作とは、ＰＭＯＳトランジスタＭＰ５のゲートＬａおよびＰＭＯＳトランジスタＭＰ６のゲートＬｂの電圧がリークによりＰＭＯＳトランジスタＭＰ５、ＭＰ６がオンするレベルまで下がる時間よりも、入力信号ＶＩＮのＬからＨへの変化する間隔が短い場合を意味する。この場合、ＮＯＲラッチの出力端子Ｙａ、Ｙｂが交互にＨとなり、ＰＭＯＳトランジスタＭＰ７、ＭＰ８が交互にオンするため、ＭＰ５のゲートＬａ、ＭＰ６のゲートＬｂはＨを維持できる。このため、ＭＰ５、ＭＰ６は常にオフとなりＭＰ５、ＭＰ６には貫通電流は流れない。

図１６に入力信号ＶＩＮが静止した場合のタイミングチャートを示す。入力信号ＶＩＮがＬからＨに遷移しＨが維持される（図１６、ｔ１３０）。その後、出力ノードＯＵＴの電圧はリークにより降下するが、Ｌｂの電圧降下でＭＰ６がオンするため、出力ノードＯＵＴの電圧はハイレベルを維持する（図１６、ｔ１３１）。

次にパワーダウン信号を有する回路に用いる場合の本発明回路のリーク防止回路を有さない第３実施形態を図１７に示す。
第３の実施形態は、第１の実施形態の回路（図３）のＭＰ３のソースとドレインにＭＰ９のソースとドレインを接続し、ＭＰ４のソースとドレインにＭＰ１０のソースとドレインを接続し、ＭＰ９とＭＰ１０のゲートにパワーダウン信号ＰＤを入力する。

次に、パワーダウン信号ＰＤを有する回路に用いる場合の本発明回路のリーク防止回路を有する第４実施形態を図１８に示す。第４の実施形態は、第２の実施形態の回路（図１３）のＭＰ３のソースとドレインにＭＰ９のソースとドレインを接続し、ＭＰ４のソースとドレインにＭＰ１０のソースとドレインを接続し、ＭＰ９とＭＰ１０のゲートにパワーダウン信号ＰＤを入力する。

また、ＮＯＲラッチ回路のＮＯＲを２入力同士ではなく３入力同士とし、増やした入力にパワーダウン信号ＰＤ信号を入力してもよい。このときの回路構成を図１９に真理値表を図２０に示す。

次にパワーダウン信号ＰＤにより制御される第３実施形態の動作について説明する。貫通電流を防止するため、パワーダウン信号ＰＤにＬが入力されている間、入力信号ＶＩＮが変化しない制約を設ける。

パワーダウン信号ＰＤとしてゲートにＬが入力されるとＰＭＯＳトランジスタＭＰ９およびＭＰ１０は共にオンする。このため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のオンオフに関係なく、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレインがＰＭＯＳトランジスタＭＰ９を介してショートし、ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレインがＰＭＯＳトランジスタＭＰ１０を介してショートする。

これにより、ＮＭＯＳトランジスタＭＮ１のドレインノードと接続される反転出力ノードＸＯＵＴ、ＮＭＯＳトランジスタＭＮ２のドレインノードと接続される出力ノードＯＵＴはフローティングではなくなるため電圧が固定される。これにより、出力ノードＯＵＴ、反転出力ノードＸＯＵＴが各々Ｈであった場合に生じる前記リークによる電圧降下を防ぐことができる。

パワーダウンが解除される、すなわち、パワーダウン信号ＰＤとしてＨが入力されると、ＰＭＯＳトランジスタＭＰ９、ＭＰ１０はともにオフとなる。ＰＭＯＳトランジスタＭＰ９、ＭＰ１０がオフになると、ＰＭＯＳトランジスタＭＰ９、ＭＰ１０は回路動作には影響しなくなり、第３実施回路は第１実施形態の回路と等しい動作を行う。

また、リーク防止部を有する回路に対して、パワーダウン信号ＰＤによる制御を用いる場合を第４実施形態とする。第４実施形態の動作については、パワーダウン時信号ＰＤにＬが入力されると、上記の第３実施形態の動作説明と同様にＰＭＯＳトランジスタＭＰ９、ＭＰ１０がオンになり、反転出力ノードＸＯＵＴと出力ノードＯＵＴの電圧が固定される。これにより、リークによる出力ノードＯＵＴ、反転出力ノードＸＯＵＴのＨの電圧の降下を防ぐことができる。

パワーダウンが解除される、すなわち、パワーダウン信号ＰＤにＨが入力されると、ＰＭＯＳトランジスタＭＰ９、ＭＰ１０は共にオフし、回路動作に影響しなくなるため、第４実施回路は第２実施回路と同様の動作となる。

パワーダウン信号ＰＤをＬからＨへ変化させた時のタイミングチャートを図２１に示す。パワーダウン信号ＰＤがＬからＨに変化した直後（図２１、ｔ１８１）から出力ノードＯＵＴの電圧がリークし始める。

また、図１９のようにラッチ回路のＮＯＲを３入力にし、第１、第２実施回路に使用した場合でも上記説明と同様の効果が実現可能である。この場合、パワーダウン時にパワーダウン信号ＰＤとしてＨが入力されなければならない。

第３実施形態について３入力ＮＯＲによりパワーダウン信号による制御を実現した回路図を図２２に示す。以下に動作説明をする。

パワーダウン信号ＰＤがＨとなるとラッチ回路の出力Ｙａ、Ｙｂは共にＬとなる。これによってＰＭＯＳトランジスタＭＰ３、ＭＰ４はＬが入力されるためオンになる。このため、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１のドレインがＰＭＯＳトランジスタＭＰ３を介してショートとなり、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２のドレインがＰＭＯＳトランジスタＭＰ４を介してショートとなる。

したがって、ＮＭＯＳトランジスタＭＮ１のドレインノードＸＯＵＴ、ＮＭＯＳトランジスタＭＮ２のドレインノードＯＵＴはフローティングではなくなるため必ず電圧値が固定される。この電圧値の固定により、上記で示したリークにより出力ノードＯＵＴ、反転出力ノードＸＯＵＴのＨの電圧が降下していくことを防ぐことができる。
パワーダウンが解除されパワーダウン信号ＰＤとしてＬが入力されると、ＮＯＲラッチ回路の出力はパワーダウン信号ＰＤには依存しなくなるため、２入力ＮＯＲ回路と同等になり、第１、第２実施回路と同様のファンクションになる。

本発明回路は、単体でも使用可能であるが図２３に示す第５の実施形態の様に複合的に使用することも可能である。図２３におけるレベルシフト回路はすべて本願発明の第３の実施形態である。第５の実施形態は、クロック信号ＣＫ用レベルシフト回路ＣＫＬＳと複数のデータ信号用レベルシフト回路ＤＬＳ０ないしＤＬＳｎを備える。

接続について説明する。クロック信号ＣＫ用レベルシフト回路ＣＫＬＳは、入力端子ＶＩＮにクロック信号ＣＫが接続され、入力端子ＰＤにパワーダウン信号ＰＤが接続され、出力端子ＯＵＴはノードＡＣＫと接続される。出力端子ＸＯＵＴはオープンでも良いし、レベルシフト回路が正常に動作するのであれば何に接続しても良い。

データ用レベルシフト回路ＤＬＳ０ないしＤＬＳｎの入力端子ＶＩＮにはデータ信号ＤＩ０ないしＤＩｎがそれぞれ接続される。データ用レベルシフト回路ＤＬＳ０ないしＤＬＳｎの全ての入力端子ＰＤにはＣＫ用レベルシフト回路ＣＫＬＳの出力ノードＡＣＫが接続される。データ用レベルシフト回路ＤＬＳ０ないしＤＬＳｎの出力端子ＯＵＴはそれぞれノードＤＯ０ないしＤＯｎと接続される。

入力条件を以下に示す。クロック信号ＣＫは、低電圧ＶＤＤで動作する信号であり、上記で示した第１実施形態でリークが起こらない速度で一定の周期でＨ、Ｌが切り替わる。ｎ＋１個のデータ信号ＤＩ０ないしＤＩｎは、低電圧ＶＤＤで動作する信号であり、クロック信号ＣＫがＬからＨへ変化するのに同期し、クロック信号ＣＫのＬからＨへの変化よりも遅延をもち、不定期にＨ、Ｌが切り替わる。パワーダウン信号ＰＤは、高電圧ＡＶＤで動作する信号であり、パワーダウン時にＬとなり、このときクロック信号ＣＫはＬ固定、データ信号ＤＩ０ないしＤＩｎは前回の出力で固定される。また、パワーダウン解除時、パワーダウン信号ＰＤはＨとなる。

実施例の入力条件の具体的な回路例はＤ／Ａコンバーター（ＤＡＣ）である。

入力されるデータ信号は何個でも良い。ただし、以下の動作説明では簡略化のためデータ信号ＤＩ０およびＤＩｎについてのみ説明する。

次に、動作説明をする。タイミングチャートを図２４に示す。まず、パワーダウン状態から始まるためクロック信号ＣＫ用レベルシフト回路ＣＫＬＳに入力されるパワーダウン信号ＰＤはＬである（図２４、ｔ２１０）。クロック信号ＣＫ用レベルシフト回路ＣＫＬＳの出力ＡＣＫはデータ用レベルシフト回路ＤＬＳ０ないしＤＬＳｎのパワーダウン信号ＰＤ端子に入力されるＬであるため、クロック信号ＣＫはＬ固定、出力ＡＣＫはＬである。データ用レベルシフト回路ＤＬＳｎの出力ＤＯｎはＤＩｎのＨの電圧レベルを、低電圧電源ＶＤＤから高電圧電源ＡＶＤへとレベルアップさせた信号が確実に出力される。説明の間ＤＩｎはＨのまま動作しないとする。

次にパワーダウン状態を解除し、パワーダウン信号ＰＤをＬからＨへと切り替える（図２４、ｔ２１１）。それと同期してクロック信号ＣＫもＨ、Ｌを繰り返すようになる。このときのデータ信号ＤＩｎが入力されているデータ用レベルシフト回路ＤＬＳｎに注目すると、クロック信号ＣＫがＨとなりクロック用レベルシフト回路ＣＫＬＳの出力ＡＣＫがＨとなると、データ用レベルシフト回路ＤＬＳｎの出力ＤＯｎはデータ用レベルシフト回路ＤＬＳｎ中のＰＭＯＳトランジスタＭＰ４、ＭＰ１０およびＮＭＯＳトランジスタＭＮ２がオフとなるため（図１７）フローティングになりＨを維持した状態になる。

そして、クロック信号ＣＫがＬ、クロック用レベルシフト回路ＣＫＬＳの出力ＡＣＫがＬとなり、ＤＬＳｎ中のＰＭＯＳトランジスタＭＰ１０がオンとなると、ＤＬＳｎの出力ＤＯｎはリークによりＨを維持しきれなくなる前に、Ｈが確定する。

このように、データ用レベルシフト回路ＤＬＳｎのパワーダウン端子ＰＤに周期的にＨ、Ｌの変化をするクロック用レベルシフト回路ＣＫＬＳの出力ＡＣＫを入力してやることで、周期的に出力ＤＯｎを確定させリーク防止を実現することができる。

一方、ＤＩ０が入力されるデータ用レベルシフト回路ＤＬＳ０に注目すると、まず、クロック用レベルシフト回路ＣＫＬＳの出力ＡＣＫがＨとなりデータ用レベルシフト回路ＤＬＳ０中のＰＭＯＳトランジスタＭＰ９、ＭＰ１０はオフされる（図２４、ｔ２１３）。

その後ＤＩ０が変化するため、入力信号ＤＩ０、出力信号ＤＯ０が変化するときは、スイッチ制御回路によるＰＭＯＳトランジスタＭＰ３、ＭＰ４の制御がパワーダウン信号による制御より優先され、貫通電流防止機能が働く（図２４、ｔ２１４）。

パワーダウン信号ＰＤを有したＤ／Ａコンバータにおいて、レベルシフト回路内部においてリークが起こらないほどクロック信号ＣＫが高速で動作した場合、図２３のように接続し使用することで、信号のＨ、Ｌの切り替わりに周期性がないデータ信号用レベルコンバータに対して、入力電圧が長時間保持される場合はリーク防止効果と入力値が変化する場合は貫通電流低減との両方が効果的に得られる。

実施形態に開示のスイッチ制御回路の効果を説明する。特許文献１では貫通電流を防止するレベルシフト回路単体では使用できず、外部に貫通電流の流れるレベルシフト回路を必要とするため、すべてのレベルシフト回路の貫通電流を防ぐことはできない。これに対して実施形態に開示のスイッチ制御回路は貫通電流防止を実現するレベルシフト回路単体で使用することができるため、完全にレベルシフト回路の貫通電流を防ぐことができる。

特許文献１では、ＰＭＯＳトランジスタ３０９、３１２を制御する信号用のレベルシフト回路が必要となることで、従来回路に対して面積の拡大が必要になる。特に、高速でレベルシフト動作をさせる場合、先行発明回路は信号用のレベルシフト部分のトランジスタの面積も拡大させる必要がある。
これに対して実施形態に開示のスイッチ制御回路は、貫通経路を遮断するスイッチ用のＰＭＯＳトランジスタＭＰ３、ＭＰ４とＮＯＲラッチ回路等のスイッチ制御回路といったシンプルな回路構成で貫通を防止する効果を実現可能である。その動作速度は、従来回路（図１）のレベルシフト部への入力信号を反転させているインバータＩＮＶ１と同程度の速度が最速である。インバータＩＮＶ１は小面積なトランジスタで構成されており、回路構成上、レベルシフト部はインバータＩＮＶ１と同程度の動作速度を有する論理ゲートで構成されるからである。レベルシフト回路の動作速度は、スイッチ制御回路を構成するＮＯＲラッチ回路、インバータ、スルーバッファ、ＮＡＮＤラッチなどの論理ゲートで決定され、インバータＩＮＶ１と同程度の動作速度で動作することが出来る。また、スイッチ制御回路は論理ゲートで構成されるので、回路を構成するトランジスタの面積は拡大する必要はない。よって、高速でレベルシフト動作をさせる場合であっても、スイッチ制御回路のトランジスタの面積を拡大させる必要がない。

本発明のレベルシフト回路はリーク防止部の追加によって、長時間出力信号が固定された場合における電圧リークを防止することができる。

本発明のレベルシフト回路はパワーダウン信号による制御によって、出力信号のレベルを確定させることができる。

なお、本発明は前記第１ないし第５実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

例えば、リーク防止部の構成は、第２実施形態（図１３）のリーク防止部Ｌ１、Ｌ２の構成に限られるものではない。第６実施形態として、リーク防止部の別の構成を図２５に示す。第６実施形態は、第１実施形態（図３）と比較すると、リーク防止部としてＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を備える。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、それぞれＰＭＯＳトランジスタＭＰ３、ＭＰ４と並列に接続される。また、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートには高電圧電源ＡＶＤが印加され、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２はオフ状態とされる。ここで、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、閾値の絶対値が小さい（ＬｏｗＶｔｈ）等により、オフリークの大きいトランジスタとされる。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のオフ抵抗をＮＭＯＳトランジスタＭＮ１、ＭＮ２のオフ抵抗よりも小さく設定することで、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ３がオフまたはＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ４がオフとなってＨフローティングになったときの均衡電圧のレベルを高く保つ。これにより、オフにしておかなければならないＰＭＯＳトランジスタＭＰ１またはＭＰ２がオンするのを防止することができる。

また、第１実施形態の第２、第３変形例（図１１、図１２）として、スイッチ制御回路３２の出力端子ｏｕｔ１、ｏｕｔ２からレベルシフト回路の出力を取り出す例を説明したが、これに限られるものではない。出力端子ｏｕｔ１、ｏｕｔ２と論理的に等価なスイッチ制御回路３２の内部ノードからレベルシフト回路の出力を取り出すようにしてもよい。例えば、図９に示した、スイッチ制御回路（図３、３２）をインバータＩＮＶＣおよびＩＮＶＤならびにＮＡＮＤラッチで実現した例９０の場合、インバータＩＮＶＣ、ＩＮＶＤの出力部からレベルシフト回路の出力を取り出すようにしてもよい。また、スイッチ制御回路（図３、３２）をインバータＩＮＶＡおよびＩＮＶＢで実現した例７０を示す図７では、インバータＩＮＶＡおよびＩＮＶＢはそれぞれ一段で示されているが、インバータＩＮＶＡおよびＩＮＶＢは多段（例えば３段）に接続されてもよい。その場合、多段に接続されたインバータの適当な接続部（例えば１段目と２段目との間）からレベルシフト回路の出力を取り出すようにしてもよい。また、スイッチ制御回路（図３、３２）をスルーバッファＢＵＦＡおよびＢＵＦＢで実現した例８０を示す図８において、スルーバッファＢＵＦＡおよびＢＵＦＢを２段のインバータで構成する場合、１段目のインバータと２段目のインバータとの間からレベルシフト回路の出力を取り出すようにしてもよい。

その他、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。例えば、第１実施形態の第１変形例（図１０）に、第２実施形態（図１３）のリーク防止部Ｌ１、Ｌ２を組み合わせることができる。その場合、リーク防止部Ｌ１が備えるＰＭＯＳトランジスタＭＰ５のドレインは、ＰＭＯＳトランジスタＭＰ３のドレインまたはＮＭＯＳトランジスタＭＮ１のドレインに接続することができる。また、リーク防止部Ｌ２が備えるＰＭＯＳトランジスタＭＰ６のドレインは、ＰＭＯＳトランジスタＭＰ４のドレインまたはＮＭＯＳトランジスタＭＮ２のドレインに接続することができる。

なお、ＰＭＯＳトランジスタは第１導電型トランジスタの一例、ＮＭＯＳトランジスタは第２導電型トランジスタの一例である。

以上の第１ないし第６を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
入力信号の電圧レベルに比して大きな電圧レベルである第１の電源がソースに接続される、第１の第１導電型トランジスタおよび第２の第１導電型トランジスタと、ソースに基準電位が接続され、ドレインに前記第２の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号が供給される第１の第２導電型トランジスタ、およびソースに前記基準電位が接続され、ドレインに前記第１の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号の反転信号が供給される第２の第２導電型トランジスタとを有するレベルシフト部と、
前記第１の第１導電型トランジスタのドレインと前記第１の第２導電型トランジスタのドレインとの間に接続される第３の第１導電型トランジスタと、
前記第２の第１導電型トランジスタのドレインと前記第２の第２導電型トランジスタのドレインとの間に接続される第４の第１導電型トランジスタと、
前記第１の第２導電型トランジスタの導通に応じて、前記第１の第１導電型トランジスタの非導通に遅れて前記第３の第１導電型トランジスタを導通し、または前記第２の第２導電型トランジスタの導通に応じて、前記第２の第１導電型トランジスタの非導通に遅れて前記第４の第１導電型トランジスタを導通するスイッチ制御回路と、
を備えることを特徴とするレベルシフト回路。
（付記２）
ソースに基準電位が接続され、ゲートに入力信号が供給される第１の第２導電型トランジスタ、およびソースに前記基準電位が接続され、ゲートに前記入力信号の反転信号が供給される第２の第２導電型トランジスタと、ドレインに前記第１の第２導電型トランジスタのドレインが接続されると共にゲートに前記第２の第２導電型トランジスタのドレインが接続される第１の第１導電型トランジスタ、およびドレインに前記第２の第２導電型トランジスタのドレインが接続されると共にゲートに前記第１の第２導電型トランジスタのドレインが接続される第２の第１導電型トランジスタとを有するレベルシフト部と、
前記入力信号の電圧レベルに比して大きな電圧レベルである第１の電源と前記第１の第１導電型トランジスタのソースとの間に接続される第３の第１導電型トランジスタと、
前記第１の電源と前記第２の第１導電型トランジスタのソースとの間に接続される第４の第１導電型トランジスタと、
前記第１の第２導電型トランジスタの導通に応じて、前記第１の第１導電型トランジスタの非導通に遅れて前記第３の第１導電型トランジスタを導通し、または前記第２の第２導電型トランジスタの導通に応じて、前記第２の第１導電型トランジスタの非導通に遅れて前記第４の第１導電型トランジスタを導通するスイッチ制御回路と、
を備えることを特徴とするレベルシフト回路。
（付記３）
付記１または２に記載のレベルシフト回路であって、
前記第１の第２導電型トランジスタのドレインからレベルシフトされた反転信号が出力され、前記第２の第２導電型トランジスタのドレインからレベルシフトされた信号が出力される
ことを特徴とするレベルシフト回路。
（付記４）
付記１または２に記載のレベルシフト回路であって、
前記スイッチ制御回路の出力端子または前記出力端子と論理的に等価な前記スイッチ制御回路の内部ノードからレベルシフトされた反転信号またはレベルシフトされた信号が出力される
ことを特徴とするレベルシフト回路。
（付記５）
付記１ないし４のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に応じて、前記第１または第２の第１導電型トランジスタの非導通に遅れて前記第３または第４の第１導電型トランジスタを導通状態に制御する
ことを特徴とするレベルシフト回路。
（付記６）
付記１ないし４のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に伴う前記第２の第２導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
ことを特徴とするレベルシフト回路。
（付記７）
付記１ないし４のいずれかに記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に伴う前記第１の第２導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
ことを特徴とするレベルシフト回路。
（付記８）
付記１ないし７のいずれかに記載のレベルシフト回路であって、
前記第１の電源と前記第１の第２導電型トランジスタのドレインとの間に接続される第５の第１導電型トランジスタと、
前記第１の電源と前記第２の第２導電型トランジスタのドレインとの間に接続される第６の第１導電型トランジスタと、
前記第３の第１導電型トランジスタに同期して前記第５の第１導電型トランジスタのゲートを前記第１の電源に充電する第１充電部と、
前記第４の第１導電型トランジスタに同期して前記第６の第１導電型トランジスタのゲートを前記第１の電源に充電する第２充電部と、
前記第５の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第１リーク部と、
前記第６の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第２リーク部とを備え、
前記第５および第６の第１導電型トランジスタのゲートでのリークによる電圧降下量は、前記第１および第２の第１導電型トランジスタのゲートでのリークによる電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。
（付記９）
付記１ないし７のいずれかに記載のレベルシフト回路であって、
前記第１の電源と前記第３の第１導電型トランジスタのドレインとの間に接続される第５の第１導電型トランジスタと、
前記第１の電源と前記第４の第１導電型トランジスタのドレインとの間に接続される第６の第１導電型トランジスタと、
前記第３の第１導電型トランジスタに同期して前記第５の第１導電型トランジスタのゲートを前記第１の電源に充電する第１充電部と、
前記第４の第１導電型トランジスタに同期して前記第６の第１導電型トランジスタのゲートを前記第１の電源に充電する第２充電部と、
前記第５の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第１リーク部と、
前記第６の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第２リーク部とを備え、
前記第５および第６の第１導電型トランジスタのゲートでのリークによる電圧降下量は、前記第１および第２の第１導電型トランジスタのゲートでのリークによる電圧降下量に比して大きい
ことを特徴とするレベルシフト回路。
（付記１０）
付記１ないし７のいずれかに記載のレベルシフト回路であって、
ゲートに前記第１の電源が接続されると共に前記第３の第１導電型トランジスタと並列に接続される第７の第１導電型トランジスタと、
ゲートに前記第１の電源が接続されると共に前記第４の第１導電型トランジスタと並列に接続される第８の第１導電型トランジスタとを備え、
前記第７および第８の第１導電型トランジスタのオフ抵抗は、前記第１および第２の第２導電型トランジスタのオフ抵抗に比して小さい
ことを特徴とするレベルシフト回路。
（付記１１）
付記１ないし１０のいずれかに記載のレベルシフト回路であって、
外部から供給される制御信号に応じて、前記第３の第１導電型トランジスタによる前記第１の第１導電型トランジスタおよび前記第１の第２導電型トランジスタを介する貫通電流の経路の遮断制御、および前記第４の第１導電型トランジスタによる前記第２の第１導電型トランジスタおよび前記第２の第２導電型トランジスタを介する貫通電流の経路の遮断制御を無効化する
ことを特徴とするレベルシフト回路。
（付記１２）
付記１１に記載のレベルシフト回路であって、
前記制御信号に応じて、前記第３および第４の第１導電型トランジスタのソース−ドレイン間を短絡する回路を備える
ことを特徴とするレベルシフト回路。
（付記１３）
付記１１に記載のレベルシフト回路であって、
前記スイッチ制御回路は、前記制御信号に応じて、前記第３および第４の第１導電型トランジスタを導通状態に制御する
ことを特徴とするレベルシフト回路。

ＧＮＤ 接地点
ＡＶＤ 高電圧電源
ＶＤＤ 低電圧電源
ＯＵＴ 出力ノード
ＸＯＵＴ 反転出力ノード
３０ 第１実施形態
３１ レベルシフト部
３２ スイッチ制御回路
５０ スイッチ制御回路３２をＮＯＲラッチで実現した例
７０ スイッチ制御回路３２をインバータで実現した例
８０ スイッチ制御回路３２をスルーバッファで実現した例
９０ スイッチ制御回路３２をインバータおよびＮＡＮＤラッチで実現した例
ＭＰ１ないしＭＰ１２ ＰＭＯＳトランジスタ
ＭＮ１ないしＭＮ４ ＮＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶＡ、ＩＮＶＢ、ＩＮＶＣ、ＩＮＶＤ インバータ
ＢＵＦＡ、ＢＵＦＢ スルーバッファ
ＰＤ パワーダウン信号
ＶＩＮ 低電圧信号
Ｌ１、Ｌ２ リーク防止部
ＣＫ クロック信号
ＣＫＬＳ クロック信号ＣＫ用レベルシフト回路
ＡＣＫ クロック信号ＣＫ用レベルシフトＣＫＬＳの出力
ＤＩ０ないしＤＩｎ データ信号
ＤＬＳ０ないしＤＬＳｎ データ信号ＤＩ０ないしＤＩｎ用レベルシフト回路
ＤＯ０ないしＤＯｎ データ信号用レベルシフト回路ＤＬＳ０ないしＤＬＳｎの出力

Claims (8)

1. 入力信号の電圧レベルに比して大きな電圧レベルである第１の電源がソースに接続される、第１の第１導電型トランジスタおよび第２の第１導電型トランジスタと、ソースに基準電位が接続され、ドレインに前記第２の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号が供給される第１の第２導電型トランジスタ、およびソースに前記基準電位が接続され、ドレインに前記第１の第１導電型トランジスタのゲートが接続されると共にゲートに前記入力信号の反転信号が供給される第２の第２導電型トランジスタとを有するレベルシフト部と、
   前記第１の第１導電型トランジスタのドレインと前記第１の第２導電型トランジスタのドレインとの間に接続される第３の第１導電型トランジスタと、
   前記第２の第１導電型トランジスタのドレインと前記第２の第２導電型トランジスタのドレインとの間に接続される第４の第１導電型トランジスタと、
   前記第１の第２導電型トランジスタの導通に応じて、前記第１の第１導電型トランジスタの非導通に遅れて前記第３の第１導電型トランジスタを導通し、または前記第２の第２導電型トランジスタの導通に応じて、前記第２の第１導電型トランジスタの非導通に遅れて前記第４の第１導電型トランジスタを導通するスイッチ制御回路と、
   を備えることを特徴とするレベルシフト回路。
2. ソースに基準電位が接続され、ゲートに入力信号が供給される第１の第２導電型トランジスタ、およびソースに前記基準電位が接続され、ゲートに前記入力信号の反転信号が供給される第２の第２導電型トランジスタと、ドレインに前記第１の第２導電型トランジスタのドレインが接続されると共にゲートに前記第２の第２導電型トランジスタのドレインが接続される第１の第１導電型トランジスタ、およびドレインに前記第２の第２導電型トランジスタのドレインが接続されると共にゲートに前記第１の第２導電型トランジスタのドレインが接続される第２の第１導電型トランジスタとを有するレベルシフト部と、
   前記入力信号の電圧レベルに比して大きな電圧レベルである第１の電源と前記第１の第１導電型トランジスタのソースとの間に接続される第３の第１導電型トランジスタと、
   前記第１の電源と前記第２の第１導電型トランジスタのソースとの間に接続される第４の第１導電型トランジスタと、
   前記第１の第２導電型トランジスタの導通に応じて、前記第１の第１導電型トランジスタの非導通に遅れて前記第３の第１導電型トランジスタを導通し、または前記第２の第２導電型トランジスタの導通に応じて、前記第２の第１導電型トランジスタの非導通に遅れて前記第４の第１導電型トランジスタを導通するスイッチ制御回路と、
   を備えることを特徴とするレベルシフト回路。
3. 請求項１または２に記載のレベルシフト回路であって、
   前記第１の第２導電型トランジスタのドレインからレベルシフトされた反転信号が出力され、前記第２の第２導電型トランジスタのドレインからレベルシフトされた信号が出力される
   ことを特徴とするレベルシフト回路。
4. 請求項１または２に記載のレベルシフト回路であって、
   前記スイッチ制御回路の出力端子または前記出力端子と論理的に等価な前記スイッチ制御回路の内部ノードからレベルシフトされた反転信号またはレベルシフトされた信号が出力される
   ことを特徴とするレベルシフト回路。
5. 請求項１ないし４のいずれかに記載のレベルシフト回路であって、
   前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に応じて、前記第１または第２の第１導電型トランジスタの非導通に遅れて前記第３または第４の第１導電型トランジスタを導通状態に制御する
   ことを特徴とするレベルシフト回路。
6. 請求項１ないし４のいずれかに記載のレベルシフト回路であって、
   前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に伴う前記第２の第２導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
   ことを特徴とするレベルシフト回路。
7. 請求項１ないし４のいずれかに記載のレベルシフト回路であって、
   前記スイッチ制御回路は、前記第１または第２の第２導電型トランジスタの導通に伴う前記第１の第２導電型トランジスタのドレインにおける信号遷移に対して遅延時間を付与する遅延回路を備える
   ことを特徴とするレベルシフト回路。
8. 請求項１ないし７のいずれかに記載のレベルシフト回路であって、
   前記第１の電源と前記第１の第２導電型トランジスタのドレインとの間に接続される第５の第１導電型トランジスタと、
   前記第１の電源と前記第２の第２導電型トランジスタのドレインとの間に接続される第６の第１導電型トランジスタと、
   前記第３の第１導電型トランジスタに同期して前記第５の第１導電型トランジスタのゲートを前記第１の電源に充電する第１充電部と、
   前記第４の第１導電型トランジスタに同期して前記第６の第１導電型トランジスタのゲートを前記第１の電源に充電する第２充電部と、
   前記第５の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第１リーク部と、
   前記第６の第１導電型トランジスタのゲートに充電された電荷のリーク経路を形成する第２リーク部とを備え、
   前記第５および第６の第１導電型トランジスタのゲートでのリークによる電圧降下量は、前記第１および第２の第１導電型トランジスタのゲートでのリークによる電圧降下量に比して大きい
   ことを特徴とするレベルシフト回路。

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