JP2011160051A - レベルシフタ回路及び半導体装置 - Google Patents

Abstract

【課題】電源電圧の低電圧化に対応可能とし高速化を実現するレベルシフタ回路の提供。
【解決手段】第１の電源と基準電源に対応した振幅の入力信号に応答してオン・オフが制御される第１のトランジスタと、入力信号の相補信号に応答してオン・オフが制御される第２のトランジスタと、縦積み接続された第３、第４、第５、第６のトランジスタと、を備え、第１及び第２のトランジスタは第１導電型で、第３乃至第６のトランジスタは第２導電型で、第１、第３、第５のトランジスタは、基準電源と、第１の電源電圧と異なる電圧の第２の電源との間に接続され、第２、第４、第６のトランジスタは、基準電源と、第２の電源との間に接続され、第１のノードは、第４トランジスタの入力端子と第５のトランジスタの入力端子に共通に接続され、第２のノードは、第３トランジスタの入力端子と第６のトランジスタの入力端子に共通に接続する。
【選択図】図１

Description

本発明はレベルシフタ回路及び半導体装置に関する。

図１６は、一般的なレベルシフタ回路（「レベルシフト回路」とも呼ばれる）の構成を示す図である。なお、図１６の回路構成の詳細は例えば特許文献１の図１等が参照される。図１６を参照すると、このレベルシフタ回路は、電源電圧ＶＤＤで動作するトランジスタＭＮ１、ＭＰ１と、電源電圧ＶＤＤ３３で動作するトランジスタＭＮ２、ＭＮ３、ＭＰ２、ＭＰ３を備えている。特に制限されないが、電源ＶＤＤ３３は半導体装置のＩＯセル電源であり、例えば＋３．３Ｖ電源である。電源ＶＤＤは半導体装置の内部電源電圧であり、例えば１．５Ｖである。図１６のレベルシフタ回路の低電位側電源は、ＶＤＤとＶＤＤ３３側で共通の電源ＶＳＳ（０．０Ｖ、通常グランド）である。図１６のレベルシフタ回路の低電位側電源は、ＶＤＤ側とＶＤＤ３３側で共通の電源ＶＳＳ（０．０Ｖ）であり、レベルシフタ回路の入力信号と、レベルシフトされた出力信号のＬｏｗ側の基準電位を与える。なお、電源ＶＤＤ３３は一例であり、ＶＤＤよりも高い電源電圧の電源であればよく、特許文献１のように、ＶＤＤ２であってもよいことは勿論である。

より詳細には、図１６のレベルシフタ回路は、ソースが電源ＶＤＤ３３に接続されたｐＭＯＳトランジスタＭＰ２、ＭＰ３と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートがノードＱ１（入力端子Ａに入力される信号の反転信号が出力される）に接続されたｎＭＯＳトランジスタＭＮ２と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが入力端子Ａに接続されたｎＭＯＳトランジスタＭＮ３と、を備えており、ｎＭＯＳトランジスタＭＮ２のドレインはｐＭＯＳトランジスタＭＰ３のゲートに接続され、ｎＭＯＳトランジスタＭＮ３のドレインはｐＭＯＳトランジスタＭＰ２のゲートに接続されている。なお、ｎＭＯＳトランジスタＭＮ２、ＭＮ３のドレインとｐＭＯＳトランジスタＭＰ２、ＭＰ３のゲートとの交差接続を、襷掛け接続ともいう。

ｎＭＯＳトランジスタＭＮ３、ＭＮ２には、互いに相補の入力信号（振幅：ＶＤＤ−ＶＳＳ）が入力される。すなわち、端子（ノード）Ａの入力信号（振幅：ＶＤＤ−ＶＳＳ）と、端子Ａの信号を反転した信号（ノードＱ１からの信号）がｎＭＯＳトランジスタＭＮ３、ＭＮ２のゲートにそれぞれ入力される。端子Ａの入力信号の反転信号は、電源ＶＤＤとＶＳＳ間に接続されたＣＭＯＳインバータで生成される。ＣＭＯＳインバータは、ソースが電源ＶＤＤに接続されたｐＭＯＳトランジスタＭＰ１と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ１のゲートとともに端子Ａに接続されたｎＭＯＳトランジスタＭＮ１と、を備え、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１のドレインの接続ノードであるノードＱ１がｎＭＯＳトランジスタＭＮ２のゲートに接続されている。

なお、図１６のレベルシフタ回路は、端子Ａの入力信号（振幅：ＶＤＤ−ＶＳＳ）の論理を反転し高電位側をＶＤＤ３とした信号（振幅：ＶＤＤ３３−ＶＳＳ）をノード（端子）ＹＢに出力する反転型レベルシフタ回路であり、入力信号の論理と同一論理の信号（振幅：ＶＤＤ３３−ＶＳＳ）を出力する場合、電源ＶＤＤ３３を電源とするインバータ（不図示）がノード（端子）ＹＢに接続される。

端子Ａに入力される信号が論理レベルＬｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＤＤ）に遷移する場合、ｎＭＯＳトランジスタＭＮ３はオフ（非導通）状態からターンオン（導通：conduct）し、ｎＭＯＳトランジスタＭＮ３のドレインが接続されたノードＹＢは、電源電位ＶＤＤ３３から電源電位ＶＳＳに変化する。ｐＭＯＳトランジスタＭＰ２のゲート（ノードＹＢに接続される）の電位は下がり、ｐＭＯＳトランジスタＭＰ２がオンし、ｐＭＯＳトランジスタＭＰ２のドレインノードであるノードＱ２の電位は、電源電位ＶＳＳから電源電位ＶＤＤ３３側に上昇する。この結果、ゲートがノードＱ２に接続されたｐＭＯＳトランジスタＭＰ３はオン状態からターンオフする。また、端子ＡがＨｉｇｈになると、ｎＭＯＳトランジスタＭＮ１がオンし、ｎＭＯＳトランジスタＭＮ１のドレインノードであるノードＱ１がＬｏｗ（電源電位ＶＳＳ）となるため、ｎＭＯＳトランジスタＭＮ２はオフする。このため、電源ＶＤＤ−ＶＳＳ間の電流（電源電流）は流れない。このように、端子Ａの入力信号がＨｉｇｈ（ＶＤＤ）のとき、ｎＭＯＳトランジスタＭＮ１、ＭＮ３はオンし、ｐＭＯＳトランジスタＭＰ１がオフし、ｎＭＯＳトランジスタＭＮ２がオフとなり、ノードＹＢはＬｏｗとなり、ｐＭＯＳトランジスタＭＰ２はオンし、ノードＱ２の電位はＶＤＤ３３となり、ｐＭＯＳトランジスタＭＰ３はオフする。

端子Ａの入力信号が論理レベルＨｉｇｈからＬｏｗに遷移する場合、ノードＱ１がＬｏｗからＨｉｇｈとなり、ｎＭＯＳトランジスタＭＮ２はオフ状態からターンオンし、ｎＭＯＳトランジスタＭＮ２のドレインノードＱ２は電源電位ＶＤＤ３３から電源電位ＶＳＳに変化する。ｐＭＯＳトランジスタＭＰ３のゲート（ノードＱ２に接続される）の電位は下がり、ｐＭＯＳトランジスタＭＰ３がオンし、ｐＭＯＳトランジスタＭＰ３のドレインノードであるノードＹＢの電位は、電源電位ＶＤＤ３３側に上昇する。この結果、ゲートがノードＹＢに接続されたｐＭＯＳトランジスタＭＰ２はオン状態からターンオフする。また、端子ＡがＬｏｗになると、ｎＭＯＳトランジスタＭＮ３はオフする。このため、電源ＶＤＤ−ＶＳＳ間の電源電流は流れない。このように、端子Ａの入力信号がＬｏｗのとき、ｎＭＯＳトランジスタＭＮ１、ＭＮ３はオフし、ｐＭＯＳトランジスタＭＰ１、ｎＭＯＳトランジスタＭＮ２がオンし、ノードＱ２がＬｏｗとなり、ｐＭＯＳトランジスタＭＰ３がオンし、ノードＹＢは電源電圧ＶＤＤ３３に上昇し、ノードＹＢの電圧をゲートに受けるｐＭＯＳトランジスタＭＰ２がオフする。

ところで、図１６のレベルシフタ回路は、以下に説明するように、低電圧動作に不向きである。すなわち、ｎＭＯＳトランジスタＭＮ２、ＭＮ３のゲート電位に入力される信号の最大振幅（Ｈｉｇｈ電位）が電源電圧ＶＤＤであるため、半導体装置の内部電源電圧の低電圧化により、例えば電源電圧ＶＤＤがｎＭＯＳトランジスタＭＮ２、ＭＮ３の閾値電圧Ｖｔｎ以下に下がると（すなわち、ＶＤＤ≦Ｖｔｎ）、ｎＭＯＳトランジスタＭＮ２、ＭＮ３はターンオンできなくなる。

また、ＶＤＤ＞Ｖｔｎであり、端子Ａの信号の値に応じて、ｎＭＯＳトランジスタＭＮ２、ＭＮ３のオン・オフが行われる場合であっても、以下のような問題がある。

すなわち、端子Ａが論理レベルＨｉｇｈ（ＶＤＤ）とされ（ノードＱ１はＬｏｗ）、ｎＭＯＳトランジスタＭＮ２がオフ状態のとき、ｐＭＯＳトランジスタＭＰ２はオンしている。この状態から、端子ＡがＨｉｇｈ（ＶＤＤ）からＬｏｗ（ＶＳＳ）となり、ｎＭＯＳトランジスタＭＮ２をオフ状態からターンオンさせるには、ｎＭＯＳトランジスタＭＮ２は、ｐＭＯＳトランジスタＭＰ２に流れるオン電流の電流値を上回るオン電流の電流駆動能力を具備する必要がある。この点について以下に説明する。

よく知られているように、ｐＭＯＳトランジスタのオン電流Ｉｄｐ、ｎＭＯＳトランジスタのオン電流Ｉｄｎは次式（１）、（２）で与えられる。

・・・（１）

ただし、
Ｖｇｓはゲート・ソース間電圧（ｇａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）、
Ｖｔｐは閾値電圧（ｔｈｅｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）、
Ｖｄｓはドレイン・ソース間電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）である。

βｐは利得係数であり、

ただし、μｐはキャリア（正孔）移動度、Ｃｏｘは単位面積あたりのゲート絶縁膜の容量、Ｗはゲート幅、Ｌはゲート長である。

・・・（２）

ただし、
Ｖｇｓはゲート・ソース間電圧、
Ｖｔｎは閾値電圧、
Ｖｄｓはドレイン・ソース間電圧である。

βｎは利得係数であり、

ただし、μｎはキャリア（電子）移動度、Ｃｏｘは単位面積あたりのゲート絶縁膜の容量、Ｗはゲート幅、Ｌはゲート長である。

低電圧化により電源電圧ＶＤＤが低く設定される場合、ノードＱ１からｎＭＯＳトランジスタＭＮ２のゲートに印加されるＨｉｇｈレベル（ＶＤＤ）の電位は低くなる。ｎＭＯＳトランジスタＭＮ２のゲート・ソース間電圧Ｖｇｓが低下すると、ｎＭＯＳトランジスタＭＮ２がオン時に流れるドレイン電流（オン電流）Ｉｄｎが下る。

端子ＡがＨｉｇｈ（ＶＤＤ）のとき、ｎＭＯＳトランジスタＭＮ２はオフ、ｐＭＯＳトランジスタＭＰ２はオンであることから、ノードＱ２は電源電位ＶＤＤ３とされ、端子ＡのＨｉｇｈ（ＶＤＤ）からＬｏｗ（ＶＳＳ）への変化時、電源電位ＶＤＤ３のノードＱ２の電荷を電源ＶＳＳ側に引き抜く放電電流（ＭＯＳトランジスタＭＮ２のドレイン電流Ｉｄｎ）が、ｐＭＯＳトランジスタＭＰ２のドレイン電流Ｉｄｐによる電源ＶＤＤ３側からのノードＱ２の充電電流を下回ると、ノードＱ２の電位は論理レベルのＨｉｇｈに保たれ、Ｌｏｗに反転できなくなる。そして、端子ＡがＬｏｗであり、且つ、ノードＱ２が電源電圧ＶＤＤ３３からｐＭＯＳトランジスタＭＰ３の閾値電圧よりも下らない場合、ｎＭＯＳトランジスタＭＮ３とｐＭＯＳトランジスタＭＰ３とがともにオフ状態となり、ノードＹＢは、フローティング状態（高インピーダンス状態：Ｈｉｇｈ−Ｚ）となる。

この問題を避けるには、ｎＭＯＳトランジスタＭＮ２のサイズを大きくして電流駆動能力を高める必要がある（例えば、ｎＭＯＳトランジスタＭＮ２のゲート幅Ｗを大きくして式（２）の利得係数βｎを大とする）。

電源ＶＤＤの低電圧化により、ノードＱ１がＨｉｇｈ（端子ＡがＬｏｗ）のとき、ノードＱ１の電位をゲートに入力するｎＭＯＳトランジスタＭＮ２のゲート・ソース間電圧Ｖｇｓが低下した場合でも、ｎＭＯＳトランジスタＭＮ２の電流駆動能力を高めることで、ｎＭＯＳトランジスタＭＮ２のドレイン電流Ｉｄｎが、Ｉｄｎ＞Ｉｄｐ（ｐＭＯＳトランジスタＭＰ２のドレイン電流）の関係を満たしていれば、Ｉｄｎによって、ノードＱ２から電源ＶＳＳ側に引き抜かれる電荷量の方がＩｄｐによって電源ＶＤＤ３３からノードＱ２に供給される電荷量よりも多くなり、ノードＱ２の電位はＨｉｇｈからＬｏｗに反転する。ノードＱ２のＬｏｗへの反転に応答して、ｐＭＯＳトランジスタＭＰ３はオンする。このとき、端子ＡがＬｏｗであるため、ｎＭＯＳトランジスタＭＮ３はオフ状態に設定されており、ノードＹＢは電源電位ＶＤＤ３３となる。このとき、ノードＹＢの電圧ＶＤＤ３３をゲートに受けるｐＭＯＳトランジスタＭＰ２はオフし、ノードＱ２は、ｎＭＯＳトランジスタＭＮ２のドレイン電流Ｉｄｎによって放電され、この結果、ノードＱ２はＬｏｗ（電圧ＶＳＳ）となる。

しかしながら、ｎＭＯＳトランジスタＭＮ２のサイズの増大は、回路規模の増大を招く。

電源ＶＤＤの低電圧化に伴い顕在化したｎＭＯＳトランジスタＭＮ２に関する上記問題と同じ問題が、ｎＭＯＳトランジスタＭＮ３についても生じ、この結果、ｎＭＯＳトランジスタＭＮ３のサイズが増大する。

図１７（Ａ）、図１７（Ｂ）は、それぞれ特許文献１に開示されたレベルシフタ回路の構成を示す図である（図１７（Ａ）、図１７（Ｂ）は特許文献１の図４、図２からそのまま引用）。特許文献１のレベルシフタ回路は、Ｈｉｇｈレベルが第１電圧ＶＤＤ１である論理信号に応答して活性化されるｎＭＯＳトランジスタ８と、前記論理信号と逆の論理である逆論理信号（インバータ４の出力）に応答して活性化されるｎＭＯＳトランジスタ９と、第１ノード１８を介してｎＭＯＳトランジスタ８のドレインに接続されるｐＭＯＳトランジスタ６と、第２ノード１９を介してｎＭＯＳトランジスタ９のドレインに接続されるｐＭＯＳトランジスタ７と、第１ノード１８と第２ノード１９との間に接続され抵抗性素子として機能するｐＭＯＳトランジスタ１０（ゲート電位は電源電位ＶＳＳに固定）を具備し、ｎＭＯＳトランジスタ８は、前記第１電圧と異なる第２電圧を供給する電源線ＶＤＤ２と接地線ＶＳＳとの間に接続され、ｎＭＯＳトランジスタ９は、電源線ＶＤＤ２と前記接地線ＶＳＳとの間に接続され、ｐＭＯＳトランジスタ６のゲートは、第２ノード１９を介してｎＭＯＳトランジスタ９のドレインに接続され、ｐＭＯＳトランジスタ７のゲートは、第１ノード１８を介してｐＭＯＳトランジスタ８のドレインに接続される。第１、第２のノード１８、１９間に、抵抗性素子としてオン状態のｐＭＯＳトランジスタ１０が接続されており、ｐＭＯＳトランジスタ１０を介して、第１、第２ノード１８、１９は中間電位となる。

図１７（Ａ）において、端子１１がＨｉｇｈのときｎＭＯＳトランジスタ９がオンし、ｎＭＯＳトランジスタ８がオフのとき、ｐＭＯＳトランジスタ６はオンする。ｎＭＯＳトランジスタ９のドレイン・ソース間電圧をＶｄｓｎとし、ｐＭＯＳトランジスタ６のゲート・ソース間電圧Ｖｇｓｐ（＝［ｐＭＯＳトランジスタ６のゲート電圧］−［ソース電圧（＝ＶＤＤ２）］）であり、Ｖｇｓｐ＜０）は、
｜Ｖｇｓｐ｜＝ＶＤＤ２−Ｖｄｓｎ
となる。

すなわち、ｐＭＯＳトランジスタ６のゲート・ソース間電圧Ｖｇｓｐは電源電圧ＶＤＤ２よりも小となり、ｐＭＯＳトランジスタ６のオン電流は小さくなる。ここで、図１７（Ａ）のＶＤＤ２＝ＶＤＤ３３（図１６）とすると、図１６のレベルシフタ回路を構成しているｐＭＯＳトランジスタＭＰ２のゲート・ソース間電圧（｜Ｖｇｓｐ｜＝ＶＤＤ３３）と較べてｐＭＯＳトランジスタ６のオン電流は小さくなる。このため、図１７（Ａ）において、ｎＭＯＳトランジスタ８がオフで、ｐＭＯＳトランジスタ６がオンとされ、第１ノード１８がＶＤＤ２−Ｖｄｓｎの状態から、ｎＭＯＳトランジスタ８がオンとなり、第１ノード１８の電位をＶＳＳに反転させるために必要なｎＭＯＳトランジスタ８の電流駆動能力を下げることが可能となる。この結果、電源電圧ＶＤＤ１を、より低電圧化させることが可能となる。

しかしながら、図１７（Ａ）の構成においては、電源ＶＤＤ２とＶＳＳ間に定常電流が流れるため、低消費電力化という観点では不向きである。すなわち、ｎＭＯＳトランジスタ８がオフのとき、ｎＭＯＳトランジスタ９がオンし、第２ノード１９がＬｏｗとなってｐＭＯＳトランジスタ６がオンとなり、電源ＶＤＤ２→ｐＭＯＳトランジスタ６→ｐＭＯＳトランジスタ１０→ｎＭＯＳトランジスタ９→電源ＶＳＳのパスで電源電流が流れる。一方、ｎＭＯＳトランジスタ９がオフのとき、ｎＭＯＳトランジスタ８がオンし、第１ノード１８がＬｏｗとなってｐＭＯＳトランジスタ７がオンとなり、電源ＶＤＤ２→ｐＭＯＳトランジスタ７→ｐＭＯＳトランジスタ１０→ｎＭＯＳトランジスタ８→電源ＶＳＳのパスで電源電流が流れる。

図１７（Ｂ）の構成の場合、ＰＤ（ＰｏｗｅｒＤｏｗｎ）信号を論理回路２４、２５に入力することで、ｎＭＯＳトランジスタ８、９をオフさせ、定常電流を停止させる構成とされているが、高速動作には適さない。なお、図１７（Ｂ）において、回路２６は、ｎＭＯＳトランジスタ８、９がオフし、入力電位が中間電位になったときに、動作を固定させる。

図１８は、特許文献２の図１に開示されたレベルシフタ回路の構成を示す図である（特許文献２の図１をそのまま引用）。図１８において、相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低い閾値電圧を有する低電圧側の素子で構成され、低電圧源ＶＤＤを電圧源とする相補信号ＩＮ、ＸＩＮが一層に低く設定される場合であっても、Ｎ型トランジスタＮ１、Ｎ２は確実に動作してレベルシフト動作は、所期通り行われる。

特開２００６−２９５３２２号公報 特開２００６−１４０８８４号公報

本発明による関連技術の分析を以下にまとめる。

図１６の構成は、内部電源電圧ＶＤＤのさらなる低電圧化には不向きである。そして、ＶＤＤの低電圧化に対応させるためには、ｎＭＯＳトランジスタＭＮ２、ＭＮ３の電流駆動能力を大きくすることが必要とされ、回路規模の増大を招く。例えばｎＭＯＳトランジスタＭＮ２、ＭＮ３を含むＩＯセルを多数備えた半導体装置において回路規模、消費電力の著しい増大を招く。

また、図１７（Ａ）の構成は、定常電流が流れる点で低消費電力に不向きである。また図１７（Ｂ）の構成は、パワーダウン信号（ＰＤ信号）を配設するためのレイアウト、及び遅延特性等に問題が残る。

図１８の構成の場合、補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインに印加される電圧値は、保護回路Ａ（Ｎ型トランジスタＮ５、Ｎ６）により、低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下）に制限される。耐圧を満たすために挿入されている保護回路ＡのＮ型トランジスタＮ５、Ｎ６は、Ｎ型トランジスタＮ１、Ｎ２よりも閾値電圧が高い。Ｎ型トランジスタＮ５、Ｎ６は、Ｎ型トランジスタＮ１、Ｎ２ほど低電圧化ができないため、別途電源が必要となる可能性がある。また出力がラッチ構成であることから、遅延増となる。

本発明は、上記問題点の少なくとも１つを解決するため、概略以下のように構成される。本発明によれば、第１の電源と基準電源に対応した振幅の入力信号に応答してオン・オフが制御される第１のトランジスタと、
前記入力信号の相補信号に応答してオン・オフが制御される第２のトランジスタと、
前記第１のトランジスタに第１のノードで縦積み接続された第３のトランジスタと、
前記第２のトランジスタに第２のノードで縦積み接続された第４のトランジスタと、
前記第３のトランジスタに第３のノードで縦積み接続された第５のトランジスタと、
前記第４のトランジスタに第４のノードで縦積み接続された第６のトランジスタと、
を備え、
前記第１及び第２のトランジスタは第１導電型であり、
前記第３乃至第６のトランジスタは第２導電型であり、
前記第１、第３、第５のトランジスタは、前記基準電源と、前記第１の電源電圧と異なる電圧の第２の電源間に接続され、
前記第２、第４、第６のトランジスタは、前記基準電源と、前記第２の電源間に接続され、
前記第１のノードは、前記第４トランジスタの入力端子と前記第５のトランジスタの入力端子に共通に接続され、
前記第２のノードは、前記第３トランジスタの入力端子と前記第６のトランジスタの入力端子に共通に接続される、レベルシフタ回路が提供される。

本発明によれば、回路面積の増大を抑制しながら、第１の電源の低電圧化に対応可能とし、高速化を可能としている。

本発明の第１の実施例の構成を示す図である。 （Ａ）、（Ｂ）は本発明の第１の実施例の動作を説明する図である。 （Ａ）、（Ｂ）は本発明の第１の実施例のシミュレーション結果を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例の動作を説明する図である。 本発明の第２の実施例の動作を説明する図である。 本発明の第２の実施例のシミュレーション結果を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例の動作を説明する図である。 本発明の第３の実施例の動作を説明する図である。 本発明の第４の実施例の構成を示す図である。 本発明の第４の実施例の動作を説明する図である。 本発明の第４の実施例の動作を説明する図である。 本発明の第５の実施例の構成を示す図である。 （Ａ）、（Ｂ）は本発明の第５の実施例の動作を説明する図である。 典型的なレベルシフタ回路の構成を示す図である。 （Ａ）、（Ｂ）は特許文献１のレベルシフタ回路の構成を示す図である。 特許文献２のレベルシフタ回路の構成を示す図である。

本発明の実施形態について説明する。本発明に係るレベルシフタ回路は、図１を参照すると、第１の電源（ＶＤＤ）と基準電源（ＶＳＳ、例えばグランド電位）に対応した振幅の入力信号に応答してオン・オフが制御される第１のトランジスタ（ＭＮ２）と、
前記入力信号の相補信号に応答してオン・オフが制御される第２のトランジスタ（ＭＮ３）と、前記第１のトランジスタ（ＭＮ２）に第１のノード（Ｑ２）で縦積み接続された第３のトランジスタ（ＭＰ２）と、
前記第２のトランジスタ（ＭＮ３）に第２のノード（ＹＢ）で縦積み接続された第４のトランジスタ（ＭＰ３）と、
前記第３のトランジスタ（ＭＰ２）に第３のノード（Ｑ３）で縦積み接続された第５のトランジスタ（ＭＰ４）と、
前記第４のトランジスタ（ＭＰ３）に第４のノード（Ｑ４）で縦積み接続された第６のトランジスタ（ＭＰ５）と、
を備えている。前記第１及び第２のトランジスタ（ＭＮ２、ＭＮ３）は第１導電型（例えばＮ型）であり、前記第３乃至第６のトランジスタ（ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５）は第２導電型（例えばＰ型）である。前記第１、第３、第５のトランジスタ（ＭＮ２、ＭＰ２、ＭＰ４）は、前記基準電源（ＶＳＳ）と、前記第１の電源電圧（ＶＤＤ）と異なる電圧の第２の電源（ＶＤＤ３３）との間に接続されている。前記第２、第４、第６のトランジスタ（ＭＮ３、ＭＰ３、ＭＰ５）は、前記基準電源（ＶＳＳ）と、前記第２の電源（ＶＤＤ３３）間に接続されている。前記第１のノード（Ｑ２）は、前記第４トランジスタ（ＭＰ３）の入力端子（ゲート端子）と前記第５のトランジスタ（ＭＰ４）の入力端子（ゲート端子）に共通に接続されている。前記第２のノード（ＹＢ）は、前記第３トランジスタ（ＭＰ２）の入力端子（ゲート端子）と前記第６のトランジスタ（ＭＰ５）の入力端子（ゲート端子）に共通に接続されている。

本発明においては、図４に示すように、一端が前記第２の電源（ＶＤＤ３３）に接続された第１の抵抗（Ｒ１）と、
前記第１の抵抗（Ｒ１）の他端と前記基準電源（ＶＳＳ）間に接続され、前記第２のトランジスタ（ＭＮ３）に入力される前記相補信号に応答して、前記第２のトランジスタ（ＭＮ３）と共通に、オン・オフが制御される第７のトランジスタ（ＭＮ４）と、
前記第２の電源（ＶＤＤ３３）と前記第３のノード（Ｑ３）間に接続され、前記第１の抵抗（Ｒ１）の他端と前記第７のトランジスタ（ＭＮ４）との接続ノード（Ｐ２）の電位に応答してオン・オフが制御される第８のトランジスタ（ＭＰ６）と、
一端が前記第２の電源に接続された第２の抵抗（Ｒ２）と、前記第２の抵抗（Ｒ２）の他端と前記基準電源（ＶＳＳ）の間に接続され、前記第１のトランジスタ（ＭＮ２）に入力される前記入力信号に応答して、前記第１のトランジスタ（ＭＮ２）と共通にオン・オフが制御される第９のトランジスタ（ＭＮ５）と、
前記第２の電源（ＶＤＤ３３）と前記第４のノード（Ｑ４）間に接続され、前記第２の抵抗（Ｒ２）の他端と前記第９のトランジスタ（ＭＮ５）との接続ノード（Ｐ１）の電位に応答してオン・オフが制御される第１０のトランジスタ（ＭＰ７）と、
を備えている。前記第７及び第９のトランジスタ（ＭＮ４、ＭＮ５）は第１導電型（Ｎ型）であり、前記第８及び第１０のトランジスタ（ＭＰ６、ＭＰ７）は第２導電型（Ｐ型）である。

あるいは、本発明においては、図８に示すように、一端が前記第２の電源（ＶＤＤ３３）に共通に接続された第１及び第２の抵抗（Ｒ１、Ｒ２）を備え、
前記第１の抵抗（Ｒ１）の他端に一端が接続された第１のトランスファゲート（ＴＧ１）と、
前記第１のトランスファゲート（ＴＧ１）の他端と前記基準電源（ＶＳＳ）間に接続され、前記第２のトランジスタ（ＭＮ３）に入力される前記相補信号に応答して、前記第２のトランジスタ（ＭＮ３）と共通にオン・オフが制御される第７のトランジスタ（ＭＮ４）と、
前記第２の電源（ＶＤＤ３３）と前記第３のノード（Ｑ３）との間に接続され、前記第１のトランスファゲート（ＴＧ１）の他端と前記第７のトランジスタ（ＭＮ４）との接続ノードである第５のノード（Ｐ２）の電位に応答して、オン・オフが制御される第８のトランジスタ（ＭＰ６）と、
前記第２の抵抗（Ｒ２）の他端と一端が接続された第２のトランスファゲート（ＴＧ２）と、
前記第２のトランスファゲート（ＴＧ２）の他端と前記基準電源（ＶＳＳ）間に接続され、前記第１のトランジスタ（ＭＮ２）に入力される前記入力信号に応答して、前記第１のトランジスタと共通にオン・オフが制御される第９のトランジスタ（ＭＮ５）と、
前記第２の電源（ＶＤＤ３３）と前記第４のノード（Ｑ４）との間に接続され、前記第２のトランスファゲート（ＴＧ２）の他端と前記第９のトランジスタ（ＭＮ５）との接続ノードである第６のノード（Ｐ１）の電位に応答して、オン・オフが制御される第１０のトランジスタ（ＭＰ７）と、を備えている。前記第７及び第９のトランジスタ（ＭＮ４、ＭＮ５）は第１導電型（Ｎ型）であり、前記第８及び第１０のトランジスタ（ＭＰ６、ＭＰ７）は第２導電型（Ｐ型）である。前記第１のトランスファゲート（ＴＧ１）は前記第６のノード（Ｐ１）の電位に基づきオン・オフが制御され、前記第２のトランスファゲート（ＴＧ２）は前記第５のノード（Ｐ２）の電位に基づきオン・オフが制御される。

あるいは、本発明においては、図１１に示すように、前記基準電源（ＶＳＳ）と前記第２の電源（ＶＤＤ３３）間に、前記第２のトランジスタ（ＭＮ３）に入力される前記相補信号に応答して、前記第２のトランジスタ（ＭＮ３）と共通にオン・オフが制御される第７のトランジスタ（ＭＮ４）と、
前記第７のトランジスタ（ＭＮ２）に第５のノード（Ｐ２）で縦積み接続された第８、第９のトランジスタ（ＭＰ９）と、
前記第８のトランジスタ（ＭＰ９）に縦積み接続された第９のトランジスタ（ＭＰ８）と、を備えている。さらに、
前記第２の電源（ＶＤＤ３３）と前記第３のノード（Ｑ３）間に接続され、前記第５のノード（Ｐ２）の電位に応答してオン・オフが制御される第１０のトランジスタ（ＭＰ６）を備えている。さらに、
前記基準電源（ＶＳＳ）と前記第２の電源（ＶＤＤ３３）間に、
前記第１のトランジスタ（ＭＮ２）に入力される前記入力信号に応答して、前記第１のトランジスタ（ＭＮ２）と共通にオン・オフが制御される第１１のトランジスタ（ＭＮ５）と、
前記第１１のトランジスタ（ＭＮ５）に第６のノード（Ｐ１）で縦積み接続された第１２、第１３のトランジスタ（ＭＰ１１、ＭＰ１０）と、
前記第１２のトランジスタ（ＭＰ１１）に縦積み接続された第１３のトランジスタ（ＭＰＭＰ１０）と、を備えている。
さらに、前記第２の電源（ＶＤＤ３３）と前記第４のノード（Ｑ４）間に接続され、前記第６のノード（Ｐ１）の電位に応答してオン・オフが制御される第１４のトランジスタ（ＭＰ７）を備えている。前記第９及び第１２のトランジスタ（ＭＰ８、ＭＰ１１）は、前記第５のノード（Ｐ２）の電圧に基づきオン・オフが制御される。前記第８及び第１３のトランジスタ（ＭＰ９、ＭＰ１０）は、前記第６のノード（Ｐ１）の電圧に基づき共通にオン・オフが制御される。前記第７及び第１１のトランジスタ（ＭＮ４、ＭＮ５）は第１導電型（Ｎ型）とされ、前記第８、９、１０、１２、１３、１４のトランジスタ（ＭＰ９、ＭＰ８、ＭＰ６、ＭＰ１１、ＭＰ１０、ＭＰ７）は第２導電型（Ｐ型）とされる。

あるいは、本発明においては、図１４に示すように、前記第３、第４のノード（Ｑ３、Ｑ４）間に接続された抵抗性素子（ＭＰ１５）を備えている。

あるいは、本発明においては、前記第１又は第２のノードに入力が接続され、前記第２の電源で駆動され、前記基準電源と前記第２の電源電圧に対応した振幅の出力信号を出力する論理回路を備えた構成としてもよい。以下、いくつかの実施例に即して詳細に説明する。

＜実施例１＞
図１は、本発明の第１の実施例の構成を示す図である。本実施例においては、図１６に示した、ｐＭＯＳトランジスタＭＰ２、ＭＰ３（ｎＭＯＳトランジスタＭＮ２、ＭＮ３にそれぞれ縦積みされ、ゲートがｎＭＯＳトランジスタＭＮ２、ＭＮ３のドレインに交差接続されている）に対して、ノードＱ３、Ｑ４においてそれぞれｐＭＯＳトランジスタＭＰ４、ＭＰ５を縦積みし、ｐＭＯＳトランジスタＭＰ４、ＭＰ５のゲートを、ｐＭＯＳトランジスタＭＰ２、ＭＰ３のドレインにそれぞれ接続している。図１において、電源ＶＤＤ３３は半導体装置のＩＯセル電源であり、例えば＋３．３Ｖ電源である。電源ＶＤＤは半導体装置の内部電源電圧であり、例えば１．５Ｖである。図１のレベルシフタ回路の低電位側電源は、ＶＤＤ側とＶＤＤ３３側で共通の電源ＶＳＳ（０．０Ｖ）であり、レベルシフタ回路の入力信号と、レベルシフトされた出力信号のＬｏｗ側の基準電位を与える。なお、以下の実施例の電源ＶＤＤ３３は一例であり、特許文献１のように、ＶＤＤ２であってもよく、ＶＤＤよりも高い電源電圧の電源であればよい。

より詳細には、図１を参照すると、ソースが電源ＶＤＤ３３に共通に接続されたｐＭＯＳトランジスタＭＰ４、ＭＰ５と、ソースがｐＭＯＳトランジスタＭＰ４、ＭＰ５のドレインにそれぞれ接続されたｐＭＯＳトランジスタＭＰ２、ＭＰ３と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートがノードＱ１に接続されたｎＭＯＳトランジスタＭＮ２と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが端子Ａに接続されたｎＭＯＳトランジスタＭＮ３と、を備えている。

ｎＭＯＳトランジスタＭＮ２のドレインノード（ノードＱ２）は、ｐＭＯＳトランジスタＭＰ３のゲートに交差接続されるとともに、ｎＭＯＳトランジスタＭＮ２の上に２段縦積みされたｐＭＯＳトランジスタＭＰ２、ＭＰ４のうち電源ＶＤＤ３３側のｐＭＯＳトランジスタＭＰ４のゲートに接続される。

ｎＭＯＳトランジスタＭＮ３のドレインノード（ノードＹＢ）は、ｐＭＯＳトランジスタＭＰ２のゲートに交差接続されるとともに、ｎＭＯＳトランジスタＭＮ３の上に２段縦積みされたｐＭＯＳトランジスタＭＰ３、ＭＰ５のうち電源ＶＤＤ３３側のｐＭＯＳトランジスタＭＰ５のゲートに接続されている。

ｎＭＯＳトランジスタＭＮ３、ＭＮ２には、振幅ＶＤＤ−ＶＳＳの互いに相補の入力信号が入力される。すなわち、端子Ａの入力信号（振幅ＶＤＤ−ＶＳＳ）と、端子Ａの信号を反転した信号（ノードＱ１からの信号）がｎＭＯＳトランジスタＭＮ３、ＭＮ２のゲートにそれぞれ入力される。端子Ａの入力信号の反転信号は、電源ＶＤＤとＶＳＳ間に接続されたＣＭＯＳインバータで生成される。ＣＭＯＳインバータは、ソースが電源ＶＤＤに接続されたｐＭＯＳトランジスタＭＰ１と、ソースが電源ＶＳＳに接続され、ドレインがｐＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ１のゲートともに端子Ａに接続されたｎＭＯＳトランジスタＭＮ１と、を備え、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１のドレインの接続ノードであるノードＱがｎＭＯＳトランジスタＭＮ２のゲートに接続されている。

なお、ｎＭＯＳトランジスタＭＮ３のドレインとｐＭＯＳトランジスタＭＰ３のドレインの接続ノードＹＢに入力が接続されたインバータ（図２のＩＮＶ参照）を備えてもよい。図１において、ノードＹＢの出力信号は端子Ａの信号の相補信号（逆相信号）であるが、インバータを接続することで、インバータの出力は端子Ａと同相となる。また後述するように、ノードＹＢの出力信号の最高電位はＶＤＤ３３−｜Ｖｔｐ｜（ＶｔｐはｐＭＯＳトランジスタＭＰ５の閾値電圧）であるが、電源ＶＤＤ３３で駆動されるインバータを出力に備えることで、Ｈｉｇｈ電位は電源ＶＤＤ３３となる。また、端子Ａの信号と同相の信号電圧が得られるノードＱ２からＨｉｇｈ電位が電源ＶＤＤ３３の出力を得る場合、例えばインバータ２段等のゲート回路がノードＱ２に接続される。

図２は、本発明の一実施例の動作を説明する図である。図２（Ａ）、（Ｂ）は、端子Ａの論理レベルがＬｏｗ（ＶＳＳ）、Ｈｉｇｈ（ＶＤＤ）の場合の図１の回路の動作を説明する図である。図２において、トランジスタを囲んだ丸は当該トランジスタがオン、三角はほぼオフ、×は完全オフ状態を表している。図２（Ａ）において、ノードＹＢに接続される太線の配線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）を表している。また、図２（Ｂ）において、ノードＱ２に接続される太線の配線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ４｜）を表している。ただし、Ｖｔｐ５、Ｖｔｐ４はｐＭＯＳトランジスタＭＰ５、ＭＰ４の閾値電圧である。

図２（Ａ）、（Ｂ）では、図１の構成に対して、ノードＹＢに入力が接続され、出力端子Ｙに出力が接続されたインバータＩＮＶをさらに備えている。端子ＡがＬｏｗ（ＶＳＳ）のとき、ノードＹＢはＨｉｇｈ（＝ＶＤＤ３３−｜Ｖｔｐ５｜、ただし、Ｖｔｐ５はｐＭＯＳトランジスタＭＰ５の閾値電圧であり、Ｖｔｐ５＜０）、端子ＹはＬｏｗ（ＶＳＳ）、端子ＡがＨｉｇｈ（ＶＤＤ）のとき、ノードＹＢはＬｏｗ（ＶＳＳ）、端子ＹはＨｉｇｈ（ＶＤＤ３３）となる。

端子ＡがＨｉｇｈ（ＶＤＤ）のときは、図２（Ｂ）に示すように、ｎＭＯＳトランジスタＭＮ３がオンし、ｎＭＯＳトランジスタＭＮ２はオフし、ｎＭＯＳトランジスタＭＮ３のドレインノードであるノードＹＢはＬｏｗとなり、端子ＹはＨｉｇｈ（ＶＤＤ３３）となる。ノードＹＢのＬｏｗをゲートに受けるｐＭＯＳトランジスタＭＰ２がオンする。ｐＭＯＳトランジスタＭＰ２がオンのとき、その上段に縦積みされたｐＭＯＳトランジスタＭＰ４のゲートとドレインが短絡する。

ｐＭＯＳトランジスタＭＰ４のゲート・ソース間電圧Ｖｇｓｐが、｜Ｖｇｓｐ｜＞＝｜Ｖｔｐ４｜（但し、Ｖｔｐ４はｐＭＯＳトランジスタＭＰ４の閾値電圧（オンするときのゲート・ソース間電圧）であり、Ｖｔｐ４＜０）のとき、ｐＭＯＳトランジスタＭＰ４はオンし、｜Ｖｇｓｐ｜＜｜Ｖｔｐ４｜のとき、ｐＭＯＳトランジスタＭＰ４はオフする。ノードＱ３の電位がＶＤＤ３３−｜Ｖｔｐ４｜以下のとき、ｐＭＯＳトランジスタＭＰ４のゲート・ソース間電圧Ｖｇｓｐは｜Ｖｇｓｐ｜≧｜Ｖｔｐ４｜となり、ｐＭＯＳトランジスタＭＰ４はオンする。したがって、ｐＭＯＳトランジスタＭＰ２がオンの場合のノードＱ３及びノードＱ２の最高電位は、ｐＭＯＳトランジスタＭＰ４のゲート・ソース間電圧Ｖｇｓｐ＝Ｖｔｐ４のときの、ＶＤＤ３３−｜Ｖｔｐ４｜で与えられる。

一方、端子ＡがＬｏｗ（ＶＳＳ）のときは、図２（Ａ）に示すように、ｎＭＯＳトランジスタＭＮ１がオフし、ｐＭＯＳトランジスタＭＰ１はオンし、ノードＱ１はＨｉｇｈ（ＶＤＤ）となる。ノードＱ１のＨｉｇｈに応答してｎＭＯＳトランジスタＭＮ２がオンし、ｎＭＯＳトランジスタＭＮ２のドレインノードであるノードＱ２はＬｏｗ（ＶＳＳ）に変化し、該ノードＱ２にゲートが接続されたｐＭＯＳトランジスタＭＰ３、ＭＰ４がオンする。ｐＭＯＳトランジスタＭＰ３がオンのとき、その上に縦積みされたｐＭＯＳトランジスタＭＰ５のゲートとドレインとが短絡（等電位）する。ノードＱ４の電位がＶＤＤ３３−｜Ｖｔｐ５｜以下のとき（但し、Ｖｔｐ５はｐＭＯＳトランジスタＭＰ５の閾値電圧であり、負値とする）、ｐＭＯＳトランジスタＭＰ５のゲート・ソース間電圧Ｖｇｓｐは、｜Ｖｇｓｐ｜＞＝｜Ｖｔｐ５｜となり、ｐＭＯＳトランジスタＭＰ５はオンする。したがって、ｐＭＯＳトランジスタＭＰ３がオンの場合のノードＱ４及びノードＹＢの最高電位は、ｐＭＯＳトランジスタＭＰ５のゲート・ソース間電圧Ｖｇｓｐ＝Ｖｔｐ５のときの、ＶＤＤ３３−｜Ｖｔｐ５｜となる。

図３は、図１の回路（本発明回路）と、比較例（図１６の回路）のシミュレーション結果（ＳＰＩＣＥによる回路シミュレーション）を示す図である。端子Ａの入力信号のＨｉｇｈ（ＶＤＤ）からＬｏｗ（ＶＳＳ）への立ち下り（図３（Ａ））と、Ｌｏｗ（ＶＳＳ）からＨｉｇｈ（ＶＤＤ）への立ち上がり（図３（Ｂ））に対する、比較例（図１６）のノードＱ２（中間Ｑ２（比較例））と出力ＹＢ（比較例）、図１の本実施例のノードＱ２（中間Ｑ２（本発明回路））と出力ＹＢ（本発明回路）の電圧波形（過渡解析結果）が示されている。図３及び図１を参照して、図１の回路の端子Ａの信号遷移時の過渡的な動作を説明する。

図３（Ａ）を参照すると、端子ＡがＨｉｇｈからＬｏｗに遷移する際に、ｎＭＯＳトランジスタＭＮ２はオフ状態からターンオンし、ｎＭＯＳトランジスタＭＮ３はオン状態からターンオフし、ノードＱ２の電圧（中間Ｑ２（本発明回路））は、端子ＡがＨｉｇｈのときの電圧ＶＤＤ３３−｜Ｖｔｐ４｜から下降を開始する。ノードＱ２のＬｏｗ側への遷移に応答して、ｐＭＯＳトランジスタＭＰ３、ＭＰ４がターンオンし、ノードＹＢの電位は、端子ＡがＬｏｗに変化するまでオン状態であったｐＭＯＳトランジスタＭＰ５と、今回ターンオンするｐＭＯＳトランジスタＭＰ３を介して電源電圧ＶＤＤ３３側への上昇を開始する。ｐＭＯＳトランジスタＭＰ３がオン状態のときノードＹＢの電位は、ＶＤＤ３３−｜Ｖｔｐ５｜までしか上昇しない。ｐＭＯＳトランジスタＭＰ４はノードＱ２のＬｏｗをゲートに受けてオンし、ｐＭＯＳトランジスタＭＰ２、ＭＰ５は、ノードＹＢの電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）をゲートに受けるため、ともにほぼオフ状態とされる。なお、図２のインバータＩＮＶは、ノードＹＢの電圧のＶＤＤ３３側への上昇を受け、Ｌｏｗを出力端子Ｙに出力する。

本実施例によれば、ノードＹＢは、比較例（図１６の回路）よりも速く、Ｈｉｇｈレベルに立ち上がる。すなわち、比較例とほぼ同等のレイアウトサイズで、低電圧源側がより低い電圧でも、レベルシフト可能である。比較例（図１６の回路）では、端子ＡがＨｉｇｈのとき、ノードＱ２の電圧は電源電圧ＶＤＤ３３であり、オン状態のｐＭＯＳトランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓｐは｜Ｖｇｓｐ｜＝ＶＤＤ３３である。このため、端子ＡがＨｉｇｈからＬｏｗへの遷移時に、ｎＭＯＳトランジスタＭＮ２がオンし、ノードＱ２のＨｉｇｈ（ＶＤＤ３３）からＬｏｗ（ＶＳＳ）へのスイッチングは、時間を要する（図３（Ａ）の中間Ｑ２（比較例）参照）。そして、問題点として前述したように、ノードＱ２のＬｏｗへのスイッチングを高速化するには、ｎＭＯＳトランジスタＭＮ２のドレイン電流を大とする必要がある。

これに対して、本実施例においては、端子ＡがＨｉｇｈのとき、オン状態のｐＭＯＳトランジスタＭＰ２のゲート電圧は電源電圧ＶＳＳであり、ｐＭＯＳトランジスタＭＰ２のソース電圧はＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ＭＰ４の閾値電圧）であり、ゲート・ソース間電圧Ｖｇｓｐは｜Ｖｇｓｐ｜＝ＶＤＤ３３−｜Ｖｔｐ４｜である。よって、ｐＭＯＳトランジスタＭＰ２のオン電流は、比較例（図１６の回路）のｐＭＯＳトランジスタＭＰ２のオン電流よりも小さい。また、ｐＭＯＳトランジスタＭＰ２のゲート電位がソース電位ＶＤＤ３３−｜Ｖｔｐ４｜から｜Ｖｔｐ２｜（Ｖｔｐ２：ｐＭＯＳトランジスタＭＰ２の閾値電圧）下った電圧ＶＤＤ３３−｜Ｖｔｐ４｜−｜Ｖｔｐ２｜を超えた場合にｐＭＯＳトランジスタＭＰ２はターンオフする。

これに対して、比較例（図１６の回路）の場合、ｐＭＯＳトランジスタＭＰ２のゲート電位（ノードＹＢ）が、そのソース電位ＶＤＤ３３から｜Ｖｔｐ２｜下った電圧ＶＤＤ３３−｜Ｖｔｐ２｜を超えた場合に、ｐＭＯＳトランジスタＭＰ２はターンオフする。

このため、本実施例によれば、ノードＹＢが、比較例（図１６の回路）よりも低い電圧で、ｐＭＯＳトランジスタＭＰ２をターンオフさせることができ、端子ＡのＨｉｇｈからＬｏｗへの遷移時のｎＭＯＳトランジスタＮＭ２のターンオン、ｐＭＯＳトランジスタＭＰ２のターンオフによる、ノードＱ２のＨｉｇｈからＬｏｗへのスイッチング（反転）を高速化している。ｎＭＯＳトランジスタＮＭ２のサイズを大型化することなく、ＶＤＤの低電圧化に対応可能としている。

図３（Ｂ）を参照すると、端子ＡがＬｏｗからＨｉｇｈに遷移する際に、ｎＭＯＳトランジスタＭＮ３はオフ状態からターンオンし、ノードＹＢのＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ｐＭＯＳトランジスタＭＰ５の閾値電圧）からＬｏｗ（ＶＳＳ）への変化に応答してｐＭＯＳトランジスタＭＰ２、ＭＰ５がターンオンし、端子ＡがＬｏｗであったときにＬｏｗ（ＶＳＳ）であったノードＱ２の電位は、端子ＡがＨｉｇｈに変化するまでオン状態であってｐＭＯＳトランジスタＭＰ４と今回ターンオンするｐＭＯＳトランジスタＭＰ２を介して、電源電位ＶＤＤ３３側に上昇する。ｐＭＯＳトランジスタＭＰ２がオン状態のとき、ノードＱ２の電位はＶＤＤ３３−｜Ｖｔｐ｜（Ｖｔｐ：ｐＭＯＳトランジスタＭＰ４の閾値電圧）までしか上昇しない（中間Ｑ２（本発明回路）参照）。また、端子ＡがＬｏｗのときは、ノードＹＢはＶＤＤ３３−｜Ｖｔｐ５｜の電位であるため、端子ＡがＬｏｗからＨｉｇｈに変化するとき、ｎＭＯＳトランジスタＭＮ３がオンし、ｐＭＯＳトランジスタＭＰ２のゲート電位であるノードＹＢは、ＶＤＤ３３−｜Ｖｔｐ｜から下降を開始する（出力ＹＢ（本発明回路）参照）。ｐＭＯＳトランジスタＭＰ５はノードＹＢのＬｏｗをゲートに受けてオンし、ｐＭＯＳトランジスタＭＰ３、ＭＰ４は、ノードＱ２の電位をゲートに受けるため、ほぼオフ状態とされる。図２のインバータＩＮＶは、ノードＹＢのＬｏｗを受け、出力電圧ＶＤＤ３３を端子Ｙに出力する。

本実施例によれば、ノードＱ２は、比較例（図１６の回路）よりも速く、Ｈｉｇｈレベル（ＶＤＤ３３−Ｖｔｐ４）に立ち上がる。すなわち、比較例とほぼ同等のレイアウトサイズで、低電圧源側がより低い電圧でも、レベルシフト可能である。

比較例（図１６の回路）では、端子ＡがＬｏｗのときのノードＹＢのＨｉｇｈ電圧ＶＯＨはＶＤＤ３３であるのに対して、図１の回路のノードＹＢのＨｉｇｈ電圧ＶＯＨはＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ＭＰ５の閾値電圧）である。また、比較例（図１６の回路）では、端子ＡがＬｏｗのとき、オン状態のｐＭＯＳトランジスタＭＰ３のゲート・ソース間電圧Ｖｇｓｐは｜Ｖｇｓｐ｜＝ＶＤＤ３３である。このため、オン状態のｐＭＯＳトランジスタＭＰ３のｐＭＯＳトランジスタＭＰ３のドレイン電流Ｉｄｐの電流値は大きくなり、端子ＡのＬｏｗからＨｉｇｈへの遷移時に、ｎＭＯＳトランジスタＭＮ３がオンし、ノードＹＢのＨｉｇｈ（ＶＤＤ３３）からＬｏｗ（ＶＳＳ）へのスイッチングは時間を要する（図３（Ｂ）の出力ＹＢ（比較例）参照）。ノードＹＢのＬｏｗへのスイッチングを高速化するには、ｎＭＯＳトランジスタＭＮ３のドレイン電流Ｉｄｎを大とする必要がある。

これに対して、本実施例においては、端子ＡがＬｏｗのときは、ｐＭＯＳトランジスタＭＰ３がオンし、ノードＹＢの電位はＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ＭＰ５の閾値電圧）であり、端子ＡのＬｏｗからＨｉｇｈへの遷移時、ノードＹＢは、ＶＤＤ３３−｜Ｖｔｐ５｜から下降する（出力ＴＢ（本発明回路））。端子ＡがＬｏｗのとき、ノードＱ２はＬｏｗとなり、オン状態のｐＭＯＳトランジスタＭＰ３のゲート電圧はＶＳＳであり、またｐＭＯＳトランジスタＭＰ３のソース電圧はＶＤＤ３３−｜Ｖｔｐ５｜であり、ゲート・ソース間電圧Ｖｇｓｐは｜Ｖｇｓｐ｜＝ＶＤＤ３３−｜Ｖｔｐ５｜である。ｐＭＯＳトランジスタＭＰ３のオン電流は、比較例（図１６の回路）のｐＭＯＳトランジスタＭＰ３のオン電流よりも小さい。また、ｐＭＯＳトランジスタＭＰ３のゲート電位（ノードＱ２）が、そのソース電位ＶＤＤ３３−｜Ｖｔｐ５｜から｜Ｖｔｐ３｜（Ｖｔｐ３：ｐＭＯＳトランジスタＭＰ３の閾値電圧）下った電圧ＶＤＤ３３−｜Ｖｔｐ５｜−｜Ｖｔｐ３｜を超えた場合に、ｐＭＯＳトランジスタＭＰ３はターンオフする。

比較例（図１６の回路）の場合、ｐＭＯＳトランジスタＭＰ３のゲート電位（ノードＱ２）が、そのソース電位ＶＤＤ３３から｜Ｖｔｐ３｜下った電圧ＶＤＤ３３−｜Ｖｔｐ３｜を超えた場合に、ｐＭＯＳトランジスタＭＰ３はターンオフする。このため、本実施例によれば、ノードＱ２が、比較例（図１６の回路）よりも低い電圧でｐＭＯＳトランジスタＭＰ３をターンオフさせることができ、端子ＡのＬｏｗからＨｉｇｈへの遷移時のｎＭＯＳトランジスタＮＭ３のターンオン、ｐＭＯＳトランジスタＭＰ３のターンオフによる、ノードＹＢのＨｉｇｈからＬｏｗへのスイッチングを高速化している。また、ｎＭＯＳトランジスタＮＭ３のサイズを大型化することなく、ＶＤＤの低電圧化に対応可能としている。なお、ｎＭＯＳトランジスタＭＮ２、ＭＮ３は同一構成とされ、ｐＭＯＳトランジスタＭＰ４、ＭＰ５は同一構成とされ、閾値電圧Ｖｔｐ４＝Ｖｔｐ５とされる。

＜実施例２＞
次に本発明の第２の実施例を説明する。図１に示した前記実施例１の場合には、ノードＱ２、ノードＹＢのＨｉｇｈ電位は電源電圧ＶＤＤ３３まで上がらない。そこで、本発明の第２の実施例では、ノードＱ２、ノードＹＢのＨｉｇｈ電位は電源電圧ＶＤＤ３３まで引き上げる構成とし、電源ノイズ等に対するノイズ耐性を補強している。図４は、本発明の第２の実施例の構成を示す図である。

図４を参照すると、本実施例のレベルシフタ回路は、ソースが電源ＶＳＳに接続され、ゲートが端子Ａに接続されたｎＭＯＳトランジスタＭＮ４と、ｎＭＯＳトランジスタＭＮ４のドレインと電源ＶＤＤ３３間に接続された抵抗Ｒ１と、ソースが電源ＶＤＤ３３に接続され、ゲートがｎＭＯＳトランジスタＭＮ４のドレインに接続されドレインがノードＱ３に接続されたｐＭＯＳトランジスタＭＰ６を備えた回路１０１と、
ソースが電源ＶＳＳに接続され、ゲートがノードＱ１に接続されたｎＭＯＳトランジスタＭＮ５と、ｎＭＯＳトランジスタＭＮ５のドレインと電源ＶＤＤ３３間に接続された抵抗Ｒ２と、ソースが電源ＶＤＤ３３に接続され、ゲートがｎＭＯＳトランジスタＭＮ５のドレインに接続され、ドレインがノードＱ４に接続されたｐＭＯＳトランジスタＭＰ７を備えた回路１０２と、
が図１の回路構成に追加されている。なお、本実施例において、回路１０１、１０２が追加されている以外、図１に示した前記実施例１の構成と同一である。以下では、実施例１との相違点について説明し、実施例１と同一の部分は重複を回避するため適宜省略する。

図５、図６は、図４の回路において、端子ＡがＨｉｇｈ、Ｌｏｗのときの回路動作を説明するための図である。図５、図６において、トランジスタを囲んだ丸は当該トランジスタがオン、三角はほぼオフ、×は完全オフ状態を表している。図５において、ノードＱ２に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ４｜）を表している。また、図６において、ノードＹＢに接続される配線の太線は等電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）を表している。

図５を参照すると、端子ＡがＨｉｇｈのとき、回路１０１のｎＭＯＳトランジスタＭＮ４がオンし、ノードＰ２がＬｏｗとなり、ｐＭＯＳトランジスタＭＰ６がオンし、ノードＱ３を電源電圧ＶＤＤ３３まで持ち上げる。これに対して、前記実施例１の場合、ノードＱ３の電位はＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ＭＰ４の閾値電圧）である。なお、端子ＡがＨｉｇｈのとき、回路１０２のｎＭＯＳトランジスタＭＮ５はオフであり、ｐＭＯＳトランジスタＭＰ７はオフ状態とされる。

図６を参照すると、端子ＡがＬｏｗのとき、回路１０２のｎＭＯＳトランジスタＭＮ５がオンし、ｐＭＯＳトランジスタＭＰ７がオンし、ノードＱ４を電源電圧ＶＤＤ３３まで持ち上げる。これに対して、前記実施例１の場合、ノードＱ４の電位はＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ＭＰ５の閾値電圧）である。なお、端子ＡがＬｏｗのとき、回路１０１のｎＭＯＳトランジスタＭＮ４はオフであり、ｐＭＯＳトランジスタＭＰ６はオフ状態とされる。

図７は、図４の回路において、端子ＡがＨｉｇｈからＬｏｗに立ち下るときの動作の回路シミュレーション結果（過渡解析結果）を示す図であり、端子Ａ、ノードＱ２（中間Ｑ２）、ノードＱ３（中間Ｑ３）、ノードＱ４（中間Ｑ４）、ノードＰ２（中間Ｐ２）、ノードＹＢ（ノードＹＢ）の電圧波形が示されている。

端子ＡがＨｉｇｈからＬｏｗに立ち下るとき、回路１０１のｎＭＯＳトランジスタＭＮ４がオフし、ｎＭＯＳトランジスタＭＮ４がオフし、ノードＰ１は電源ＶＳＳから電源ＶＤＤ３３に上昇する。

ｐＭＯＳトランジスタＭＰ６がオン状態からターンオフする。端子ＡがＨｉｇｈであったときにオン状態であったｐＭＯＳトランジスタＭＰ６を介して電源電圧ＶＤＤ３３とされていたノードＱ３は、このたびのｐＭＯＳトランジスタＭＰ６のオフにより、電源ＶＤＤ３３から切り離される。この時点では、ノードＹＢの電位はＨｉｇｈレベルまで上がらず、ノードＹＢにゲートが接続されたｐＭＯＳトランジスタＭＰ２はオン状態であり、ノードＱ３は電源電圧ＶＤＤ３３から、ＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ｐＭＯＳトランジスタＭＰ４の閾値電圧）に下る（図７の中間Ｑ３（本発明回路）の矢印）。そして、端子ＡがＬｏｗとなると、ノードＱ１がＨｉｇｈ（ＶＤＤ）となり、ｎＭＯＳトランジスタＭＮ２がオンし、ノードＱ２は、Ｌｏｗ（ＶＳＳ）に下る。

端子ＡがＨｉｇｈからＬｏｗへ遷移するとき、回路１０１のｐＭＯＳトランジスタＭＰ６がオンからオフにスイッチングするため、ノードＱ３の電位は、ｐＭＯＳトランジスタＭＰ６がオン時のＶＤＤ３３から、ＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ｐＭＯＳトランジスタＭＰ４の閾値電圧）へと遷移する。そして、ノードＱ３の電位が、ＶＤＤ３３−｜Ｖｔｐ４｜にある状態で、端子ＡのＬｏｗに応答して、ｎＭＯＳトランジスタＭＮ２がオフからオンにスイッチングするため、ｎＭＯＳトランジスタＭＮ２は、前記実施例１と同じく、低電圧ＶＤＤで動作し、またノードＱ２の反転を容易化している。

なお、ノードＱ２は、端子ＡがＨｉｇｈであったとき、オン状態のｐＭＯＳトランジスタＭＰ２によりノードＱ３と導通しており、電源電位ＶＤＤ３３とされており、端子ＡがＨｉｇｈからＬｏｗに立ち下るとき、ＶＤＤ３３−｜Ｖｔｐ４｜となり、ｐＭＯＳトランジスタＭＰ２がオフすると、オン状態のｎＭＯＳトランジスタＭＮ２によりＶＳＳに下る。そして、ノードＱ２のＬｏｗレベルへの遷移に応答して、ノードＱ２の電位をゲートに受けるｐＭＯＳトランジスタＭＰ４、ＭＰ３がオンし、ノードＱ３は、ＶＤＤ３３−｜Ｖｔｐ｜から、再び、電源電圧ＶＤＤ３３へと上昇する。

また端子ＡがＨｉｇｈのとき、ｐＭＯＳトランジスタＭＰ５がオンし、ノードＱ４は電源電位ＶＤＤ３３とされている。端子ＡがＨｉｇｈからＬｏｗに立ち下るとき、ノードＱ１をゲートに受けるｎＭＯＳトランジスタＭＮ５がオンし、ノードＰ１を電源電位ＶＤＤ３３からＶＳＳに引き下げる。この結果、ｐＭＯＳトランジスタＭＰ７がオンし、ノードＱ４を電源ＶＤＤ３３にまで引き上げる。端子ＡがＬｏｗのとき、ノードＱ２はＬｏｗのため、ｐＭＯＳトランジスタＭＰ３がオンし、ノードＹＢはＱ４と短絡し、ノード（出力）ＹＢは、ｐＭＯＳトランジスタＭＰ７を介して、電源電位ＶＤＤ３３にまで引き上げられる（出力ＹＢ（本発明回路）参照）。

端子ＡがＬｏｗからＨｉｇｈに立ち上がるとき、回路１０２のｎＭＯＳトランジスタＭＮ５がオフし、ｐＭＯＳトランジスタＭＰ７がオフし、このため、ノードＱ４は電源ＶＤＤ３３から切り離され、ＶＤＤ３３−｜Ｖｔｐ｜へと遷移する。本実施例によれば、回路１０１、１０２により、端子Ａの立ち上がり、立ち下がり遷移後のノードＱ３、Ｑ４を、電源電位ＶＤＤ３３の電位に固定しつつ、低電圧動作可能としている。

第２の実施例において、回路１０２、１０２の抵抗Ｒ１、Ｒ２にて電源ＶＤＤ３３からの定常電流が流れる。例えば端子ＡがＨｉｇｈレベルの期間、回路１０１の抵抗素子Ｒ１、オン状態のｎＭＯＳトランジスタＭＮ４を介してＶＤＤ３３からＶＳＳに電源電流が流れ、端子ＡがＬｏｗレベルの期間、回路１０２の抵抗素子Ｒ２、オン状態のｎＭＯＳトランジスタＭＮ５を介してＶＤＤ３３からＶＳＳに電源電流が流れる。なお、図４において、ｐＭＯＳトランジスタＭＰ６、ＭＰ７は同一構成とされる。ｎＭＯＳトランジスタＭＮ４、ＭＮ５は同一構成とされる。抵抗Ｒ１、Ｒ２は同一抵抗値とされる。

＜実施例３＞
次に、本発明の第３の実施例を説明する。図８は、本発明の第３の実施例の構成を示す図である。本発明の第３の実施例では、前記実施例２において、抵抗素子Ｒ１、Ｒ２とノードＰ１、Ｐ２の間に、トランスファゲートＴＧ１、ＴＧ２を挿入し、電源電流をカットする。

図８を参照すると、本実施例のレベルシフタ回路は、図４の回路１０１のノードＰ２と、電源ＶＤＤ３３間に抵抗Ｒ１と直列にＣＭＯＳトランスファゲートＴＧ１を備え、図４の回路１０２のノードＰ２と、電源ＶＤＤ３３間に抵抗Ｒ１と直列にＣＭＯＳトランスファゲートＴＧ２を備え、ノードＰ２の信号とインバータＩＮＶ２による反転信号をＣＭＯＳトランスファゲートＴＧ２のｐＭＯＳトランジスタとｎＭＯＳトランジスタのゲートに接続し、ノードＰ１の信号とインバータＩＮＶ１による反転信号をＣＭＯＳトランスファゲートＴＧ１のｐＭＯＳトランジスタとｎＭＯＳトランジスタのゲートに接続している。これ以外の構成は、図４の前記第２の実施例と同一である。以下では、前記第２の実施例との相違点を主に説明し、同一部分の説明は適宜省略する。

図９、図１０は、端子ＡがＨｉｇｈ、Ｌｏｗのときの図８の回路動作を説明する図である。図９、図１０において、トランジスタを囲んだ丸は当該トランジスタがオン、三角はほぼオフ、×は完全オフ状態を表している。図９において、ノードＱ２に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ４｜）を表している。また、図１０において、ノードＹＢに接続される配線の太線は等電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）を表している。

図９において、端子ＡがＨｉｇｈのとき、ｎＭＯＳトランジスタＭＮ４がオンし、ノードＰ２はＬｏｗ（ＶＳＳ）になる。ノードＰ２のＬｏｗのとき、ＣＭＯＳトランスファゲートＴＧ２のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタがオンし、ノードＰ１はＶＤＤ３３となる。端子ＡがＨｉｇｈ（ＶＤＤ）のとき、ノードＱ１はＬｏｗ（ＶＳＳ）であり、ｎＭＯＳトランジスタＭＮ５はオフとされ、電源ＶＤＤ３３から抵抗素子Ｒ２、トランスファゲートＴＧ２、ｎＭＯＳトランジスタＭＮ５を介して電源ＶＳＳへの電源電流のパスは遮断されている。

ノードＰ１の電位が電源電位ＶＤＤ３３となると、ＣＭＯＳトランスファゲートＴＧ１のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのゲートにはＨｉｇｈ（ＶＤＤ３３）、Ｌｏｗ（ＶＳＳ）が与えられ、ＣＭＯＳトランスファゲートＴＧ１はオフする。ノードＰ２がＬｏｗのとき、ｐＭＯＳトランジスタＭＰ６がオンする。ノードＱ３はＶＤＤ３３−｜Ｖｔｐ４｜から電源電圧ＶＤＤ３３に引き上げられる。すなわち、端子ＡがＨｉｇｈのとき、ｎＭＯＳトランジスタＭＮ３がオンし、ｐＭＯＳトランジスタＭＰ２、ＭＰ５がオンし、ノードＱ３は、ｐＭＯＳトランジスタＭＰ４のゲートノードＱ２と短絡し、ＶＤＤ３３−｜Ｖｔｐ４｜となるが、オン状態のｐＭＯＳトランジスタＭＰ６を介して、電源電圧ＶＤＤ３３に引き上げられる。ｐＭＯＳトランジスタＭＰ２がオンであるため、ノードＱ２も電源電圧ＶＤＤ３３にまで引き上げられる。

前記実施例２では、このとき、電源ＶＤＤ３３、抵抗素子Ｒ１、ノードＰ２、ｎＭＯＳトランジスタＭＮ４、ＶＳＳ間で電源電流が流れていたが、本実施例では、この電源電流のパスはオフ状態のＣＭＯＳトランスファゲートＴＧ１により遮断されている。その他のトランジスタの動作は、前記実施例２と同様であるため、説明を省略する。

図１０において、端子ＡがＬｏｗのとき、ノードＱ１がＨｉｇｈとなり、ｎＭＯＳトランジスタＭＮ５がオンし、ノードＰ１はＬｏｗ（ＶＳＳ）になる。ノードＰ１がＬｏｗのとき、ＣＭＯＳトランスファゲートＴＧ１のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタがオンし、ノードＰ２の電位はＶＤＤ３３となる。端子ＡがＬｏｗのとき、ｎＭＯＳトランジスタＭＮ４はオフとされ、ＶＤＤ３３から抵抗素子Ｒ１、トランスファゲートＴＧ１、ｎＭＯＳトランジスタＭＮ４、電源ＶＳＳ間の電源電流のパスは遮断されている。

ノードＰ２の電位が電源電位ＶＤＤ３３となると、ＣＭＯＳトランスファゲートＴＧ２のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのゲートにはＨｉｇｈ、Ｌｏｗが与えられ、ＣＭＯＳトランスファゲートＴＧ２はオフする。

ノードＰ１がＬｏｗのとき、ｐＭＯＳトランジスタＭＰ７がオンする。ノードＱ４がＶＤＤ３３−｜Ｖｔｐ５｜から電源電圧ＶＤＤ３３に引き上げられる。すなわち、端子ＡがＬｏｗのとき、ｎＭＯＳトランジスタＭＮ２がオンし、ｐＭＯＳトランジスタＭＰ３がオンし、ノードＱ４は、ｐＭＯＳトランジスタＭＰ５のゲートが接続されるノードＹＢと短絡し、ＶＤＤ３３−｜Ｖｔｐ５｜となるが、オン状態のｐＭＯＳトランジスタＭＰ７を介して電源電圧ＶＤＤ３３に引き上げられる。このとき、ｐＭＯＳトランジスタＭＰ３がオンであるため、ノードＹＢもＶＤＤ３３にまで引き上げられる。

前記実施例２では、このとき、電源ＶＤＤ３３、抵抗素子Ｒ２、ノードＰ１、ｎＭＯＳトランジスタＭＮ５、電源ＶＳＳ間で電源電流が流れていたが、本実施例では、この電源ＶＤＤ３３とＶＳＳ間の電源電流のパスは、オフ状態のＣＭＯＳトランスファゲートＴＧ２により、遮断されている。他のトランジスタＭＮ１〜ＭＮ３、ＭＰ１〜ＭＰ５の動作は、前記実施例２と同様であるため、説明を省略する。

本実施例においては、ノードＰ１、Ｐ２を電源電位ＶＤＤ３３にするときに、トランスファゲートＴＧ２、ＴＧ１がオンするが、ノードＰ１、Ｐ２とＶＳＳ間のｎＭＯＳトランジスタＭＮ４、ＭＮ５はオフとされ、電源ＶＤＤ３から抵抗素子（Ｒ１／Ｒ２）を介しての電源ＶＳＳへの電源電流は流れない。また、ｎＭＯＳトランジスタＭＮ４、ＭＮ５をオンとして、ノードＰ１、Ｐ２をＬｏｗとし、ｐＭＯＳトランジスタＭＰ７、ＭＰ６をそれぞれオンするときは、電源ＶＤＤ３３とノードＰ２、Ｐ１間に抵抗Ｒ１、Ｒ２とそれぞれ直列に接続されたトランスファゲートＴＧ１、ＴＧ２がそれぞれオフとなり、電源ＶＤＤ３３とＶＳＳ間に、電源電流は流れない。図８において、ｐＭＯＳトランジスタＭＰ６、ＭＰ７は同一構成とされる。ｎＭＯＳトランジスタＭＮ４、ＭＮ５は同一構成とされる。抵抗Ｒ１、Ｒ２は同一抵抗値とされる。インバータＩＮＶ１、ＩＮＶ２のサイズ、トランスファゲートＴＧ１、ＴＧ２も互いに同一構成とされる。

＜実施例４＞
次に本発明の第４の実施例を説明する。図１１は、本発明の第４の実施例の構成を示す図である。本実施例は、ノードＰ２と電源ＶＤＤ３３間に、図４を参照して説明した実施例２の抵抗素子Ｒ１の代わりに、２段縦積み接続されたｐＭＯＳトランジスタＭＰ９、ＭＰ８を備え、ノードＰ１と電源ＶＤＤ３３間に、図４の抵抗素子Ｒ２の代わりに、２段縦積み接続されたｐＭＯＳトランジスタＭＰ１１、ＭＰ１０を備えている。

より詳細には、図１１を参照すると、ｐＭＯＳトランジスタＭＰ８のソースは電源ＶＤＤ３３に接続され、ゲートはノードＰ２に接続され、ドレインはｐＭＯＳトランジスタＭＰ９のソースと接続され、ｐＭＯＳトランジスタＭＰ９のドレインがノードＰ２に接続され、ゲートはノードＰ１に接続されている。

ｐＭＯＳトランジスタＭＰ１０のソースは電源ＶＤＤ３３に接続され、ゲートはノードＰ１に接続され、ドレインはｐＭＯＳトランジスタＭＰ１０のソースと接続され、ｐＭＯＳトランジスタＭＰ１１のドレインがノードＰ１に接続され、ゲートはノードＰ２に接続されている。これ以外の構成は、図４に示した実施例２と同一であり、同一部分の構成の説明は省略する。

図１２、図１３は、端子ＡがＨｉｇｈ、Ｌｏｗのときの図１１の回路動作を説明する図である。図１２、図１３において、トランジスタを囲んだ丸は当該トランジスタがオン、三角はほぼオフ、×は完全オフ状態を表している。図１２において、ノードＱ２に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ４｜）、ノードＰ１に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ１０｜、ただし、Ｖｔｐ１０はｐＭＯＳトランジスタＭＰ１０の閾値電圧）を表している。また、図１３において、ノードＹＢに接続される配線の太線は等電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）、ノードＰ２に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ９｜、ただし、Ｖｔｐ９はｐＭＯＳトランジスタＭＰ８の閾値電圧）を表している。
を表している。

図１２において、端子ＡがＨｉｇｈのとき、端子Ａにゲートが接続されたｎＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ４がともにオンし、ノードＱ１にゲートが接続されたｎＭＯＳトランジスタＭＮ２、ＭＮ５、端子Ａにゲートが接続されたｐＭＯＳトランジスタＭＰ１はオフする。ｎＭＯＳトランジスタＭＮ４がオンすることで、ノードＰ２はＬｏｗ（ＶＳＳ）になる。ノードＰ２がＬｏｗ（ＶＳＳ）のとき、ノードＰ２にゲートが接続されたｐＭＯＳトランジスタＭＰ６、ＭＰ８、ＭＰ１１はともにオンする。ｐＭＯＳトランジスタＭＰ１１がオンするため、ノードＰ１の電位はＶＤＤ３３−｜Ｖｔｐ１０｜（Ｖｔｐ１０：ｐＭＯＳトランジスタＭＰ１０の閾値電圧）となり、ノードＰ１の電位をゲートに受けるｐＭＯＳトランジスタＭＰ７、ＭＰ９、ＭＰ１０はともにほぼオフとなる。オン状態のｐＭＯＳトランジスタＭＰ６により、ノードＱ３はＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ＭＰ４の閾値電圧）から電源電圧ＶＤＤ３３に引き上げられる。このとき、電源ＶＤＤ３３からｐＭＯＳトランジスタＭＰ８、ＭＰ９、ｎＭＯＳトランジスタＭＮ４、電源ＶＳＳ間のパスは、オフ状態のｐＭＯＳトランジスタＭＰ９により遮断されている。また、電源ＶＤＤ３３からｐＭＯＳトランジスタＭＰ１０、ＭＰ１１、ｎＭＯＳトランジスタＭＮ５、電源ＶＳＳ間のパスは、オフ状態のｎＭＯＳトランジスタＭＮ５とほぼオフ状態のｐＭＯＳトランジスタＭＰ１０により遮断されている

図１３において、端子ＡがＬｏｗのとき、端子Ａにゲートが接続されたｎＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ４がともにオフし、ノードＱ１にゲートが接続されたｎＭＯＳトランジスタＭＮ２、ＭＮ５、端子Ａにゲートが接続されたｐＭＯＳトランジスタＭＰ１がオンする。ｎＭＯＳトランジスタＭＮ５がオンすることで、ノードＰ１はＬｏｗ（ＶＳＳ）になる。ノードＰ１がＬｏｗ（ＶＳＳ）のとき、ノードＰ１にゲートが接続されたｐＭＯＳトランジスタＭＰ７、ＭＰ９、ＭＰ１０はともにオンする。ｐＭＯＳトランジスタＭＰ９がオンするため、ノードＰ２の電位はＶＤＤ３３−｜Ｖｔｐ８｜（Ｖｔｐ８：ｐＭＯＳトランジスタＭＰ８の閾値電圧）となり、ノードＰ２の電位をゲートに受けるｐＭＯＳトランジスタＭＰ６、ＭＰ８、ＭＰ１１はともにほぼオフとなる。オン状態のｐＭＯＳトランジスタＭＰ７により、ノードＱ４はＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ＭＰ５の閾値電圧）から電源電圧ＶＤＤ３３に引き上げられる。このとき、電源ＶＤＤ３３からｐＭＯＳトランジスタＭＰ８、ＭＰ９、ｎＭＯＳトランジスタＭＮ４、電源ＶＳＳ間のパスは、オフ状態のｎＭＯＳトランジスタＭＭ４とほぼオフ状態のｐＭＯＳトランジスタＭＰ８により遮断されている。また、電源ＶＤＤ３３からｐＭＯＳトランジスタＭＰ１０、ＭＰ１１、ｎＭＯＳトランジスタＭＮ５、電源ＶＳＳ間のパスは、ほぼオフ状態のｐＭＯＳトランジスタＭＰ１１により遮断されている図１１において、ｐＭＯＳトランジスタＭＰ８、ＭＰ１０は同一構成とされ、閾値電圧Ｖｔｐ８＝Ｖｔｐ１０とされる。ｐＭＯＳトランジスタＭＰ９、ＭＰ１１も同一構成とされる。

＜実施例５＞
次に本発明の第５の実施例を説明する。図１４は、本発明の第５の実施例の構成を示す図である。図１４を参照すると、本実施例は、図１の構成において、ノードＱ３とＱ４間に、抵抗素子として機能するｐＭＯＳトランジスタＭＰ１５が接続されている。ｐＭＯＳトランジスタＭＰ１５のゲートは電源電圧ＶＳＳ（グランド電位）に固定され、常時オンとされる。

図１５（Ａ）、図１５（Ｂ）は、端子ＡがＨｉｇｈ、Ｌｏｗのときの図１３の回路動作を説明する図である。図１５（Ａ）、図１５（Ｂ）において、トランジスタを囲んだ丸は当該トランジスタがオン、三角はほぼオフ、×は完全オフ状態を表している。図１５（Ａ）において、ノードＹＢに接続される配線の太線は等電位（＝ＶＤＤ３３−｜Ｖｔｐ５｜）を表し、図１５（Ｂ）において、ノードＱ２に接続される配線の太線は、等電位（＝ＶＤＤ３３−｜Ｖｔｐ４｜）を表している。

図１５（Ａ）において、端子ＡがＬｏｗのとき、端子Ａにゲートが接続されたｐＭＯＳトランジスタＭＰ１がオンし、端子Ａにゲートが接続されたｎＭＯＳトランジスタＮＭ１、ＭＮ３はともにオフし、ノードＱ１にゲートが接続されたｎＭＯＳトランジスタＭＮ２がオンする。ｎＭＯＳトランジスタＭＮ２のオンにより、ｎＭＯＳトランジスタＭＮ２のドレインノードであるノードＱ２はＬｏｗ（ＶＳＳ）に下がり、ｐＭＯＳトランジスタＭＰ３、ＭＰ４がオンする。端子ＡがＬｏｗに変化するまでオンであったｐＭＯＳトランジスタＭＰ５と端子ＡがＬｏｗのときオンするｐＭＯＳトランジスタＭＰ３を介してノードＹＢはＶＳＳから上昇する。

ｐＭＯＳトランジスタＭＰ３がオンのとき、ノードＱ４はノードＹＢと短絡し、ノードＱ４の電位はＶＤＤ３３−｜Ｖｔｐ５｜（Ｖｔｐ５：ＭＰ５の閾値電圧）となる。すなわち、ノードＹＢの最高電位はＶＤＤ３３−｜Ｖｔｐ５｜となる。このＹＢの電圧をゲートに受けるｐＭＯＳトランジスタＭＰ２、ＭＰ５はほぼオフ状態となる。ｐＭＯＳトランジスタＭＰ４がオンであり、ｐＭＯＳトランジスタＭＰ２はほぼオフであるため、ノードＱ３の電位は電源電位ＶＤＤ３３にまで引き上げられる。ノードＱ３は、オン状態のｐＭＯＳトランジスタＭＰ１５により、ノードＱ４と導通状態とされ、ノードＱ４、したがってノードＹＢは電源電圧ＶＤＤ３３にまで引き上げられる。

図１５（Ｂ）において、端子ＡがＨｉｇｈのとき、端子Ａにゲートが接続されたｐＭＯＳトランジスタＭＰ１がオフし、端子Ａにゲートが接続されたｎＭＯＳトランジスタＮＭ１、ＭＮ３はともにオンし、ノードＱ１にゲートが接続されたｎＭＯＳトランジスタＭＮ２がオフする。ｎＭＯＳトランジスタＭＮ３のオンにより、ｎＭＯＳトランジスタＭＮ３のドレインノードであるノードＹＢはＬｏｗ（ＶＳＳ）に下がり、ｐＭＯＳトランジスタＭＰ２、ＭＰ５がオンする。端子ＡがＨｉｇｈに変化するまでオンであったｐＭＯＳトランジスタＭＰ４と端子ＡがＬｏｗのときオンするｐＭＯＳトランジスタＭＰ２を介してノードＱ２はＶＳＳから上昇する。

ｐＭＯＳトランジスタＭＰ２がオンのとき、ノードＱ３はノードＱ２と短絡し、ノードＱ３の電位は、ＶＤＤ３３−｜Ｖｔｐ４｜（Ｖｔｐ４：ＭＰ４の閾値電圧）となる。すなわち、ノードＱ２の最高電位はＶＤＤ３３−｜Ｖｔｐ４｜となる。このノードＱ２の電圧をゲートに受けるｐＭＯＳトランジスタＭＰ３、ＭＰ４はほぼオフ状態となる。ｐＭＯＳトランジスタＭＰ５はオンであり、ｐＭＯＳトランジスタＭＰ３はほぼオフ状態であるため、ノードＱ４の電位は、電源電位ＶＤＤ３３にまで引き上げられる。ノードＱ４は、オン状態のｐＭＯＳトランジスタＭＰ１５により、ノードＱ３と導通状態とされ、ノードＱ３、したがってノードＱ２は、電源電圧ＶＤＤ３３にまで引き上げられる。

端子ＡがＬｏｗからＨｉｇｈに遷移するとき、ｐＭＯＳトランジスタＭＰ４がオフし、ノードＱ４は電源電圧ＶＤＤ３から切り離され、その電位はＶＤＤ３３−｜Ｖｔｐ５｜となる。この結果、図１の構成と同様、ｎＭＯＳトランジスタＭＮ３のターンオン時、ｐＭＯＳトランジスタＭＰ３のオンからオフへのスイッチングを容易化し、ノードＹＢのＬｏｗへの反転を容易化し、電源ＶＤＤの低電圧化に対して動作を保障する。

端子ＡがＨｉｇｈからＬｏｗに遷移するとき、ｐＭＯＳトランジスタＭＰ５がオフし、ノードＱ３は電源電圧ＶＤＤ３から切り離され、その電位はＶＤＤ３３−｜Ｖｔｐ４｜となり、ｎＭＯＳトランジスタＭＮ２のターンオン時、ｐＭＯＳトランジスタＭＰ２のオンからオフへのスイッチングを容易化し、ノードＱ２のＬｏｗへの反転を容易化し、電源ＶＤＤの低電圧化に対して動作を保障する。

以下に実施例１〜５と比較例（図１６）を対比して一覧として示す。本発明は、内部電源電圧ＶＤＤの低電圧化に対応可能（動作保障）とするものであり、いずれの実施例も比較例に対して優位性を有する。なお、比較例は低電圧化対応とした場合、関連技術の分析で説明したように回路面積が増大する。

上記した実施例１は、ノードＹＢ、ノードＱ２に現れるＨｉｇｈ電位は、ＶＤＤ３からｐＭＯＳトランジスタＭＰ５の閾値分下がり、他の実施例等と較べてノイズ耐性等で多少不利である。実施例２は、端子ＡがＨｉｇｈのとき、電源ＶＤＤ３３から抵抗Ｒ１、オン状態のトランジスタＭＮ４、電源ＶＳＳ間で電源電流が流れ、端子ＡがＬｏｗのとき、電源ＶＤＤ３３から抵抗Ｒ２、オン状態のトランジスタＭＮ５、電源ＶＳＳ間で電源電流が流れる。実施例４の場合、端子ＡがＨｉｇｈでｎＭＯＳトランジスタＭＮ４がオンのとき、ノードＰ２と電源ＶＤＤ３３間２段縦積みしたｐＭＯＳトランジスタＭＰ９、ＭＰ８のうちＭＰ８がほぼオフとなり、端子ＡがＬｏｗでｎＭＯＳトランジスタＭＮ５がオンのとき、ノードＰ１と電源ＶＤＤ３３間２段縦積みしたｐＭＯＳトランジスタＭＰ１１、ＭＰ１０のうちＭＰ１０がほぼオフとなり、電源ＶＤＤ３３とＶＳＳ間の電源電流は絞られるが、トランスファゲートＴＧ１、ＴＧ２で電流パスをカットする実施例３と較べると、電源電流のＬｅａｋ特性は若干劣る。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ レベルシフタ回路
２ レベルシフタ回路部
３ 第１論理回路
４ 第２論理回路
５ 第１出力論理回路
６ 第１ｐＭＯＳトランジスタ
７ 第２ｐＭＯＳトランジスタ
８ 第１ｎＭＯＳトランジスタ
９ 第２ｎＭＯＳトランジスタ
１０ 抵抗性素子（ｐＭＯＳトランジスタ）
１１ 入力端子
１２ 出力端子
１３ 第１ノード
１４ 第２ノード
１５ 第３ノード
１６ 第４ノード
１７ 第５ノード
１８ 第６ノード
１９ 第７ノード
２４ 第４論理回路
２５ 第５論理回路
２６ 第２出力論理回路
２７ パワーダウン信号入力端子
ＶＤＤ１ 第１電源線
ＶＤＤ２ 第２電源線
ＶＳＳ 接地線
１０１、１０２、２００、３００ 回路ブロック
ＭＮ１〜ＭＮ３ ｎＭＯＳトランジスタ
ＭＰ１〜ＭＰ１５ ｐＭＯＳトランジスタ
ＹＢ 出力ノード
Ｙ 出力ノード

Claims (12)

1. 第１の電源と基準電源に対応した振幅の入力信号に応答してオン・オフが制御される第１のトランジスタと、
   前記入力信号の相補信号に応答してオン・オフが制御される第２のトランジスタと、
   前記第１のトランジスタに第１のノードで縦積み接続された第３のトランジスタと、
   前記第２のトランジスタに第２のノードで縦積み接続された第４のトランジスタと、
   前記第３のトランジスタに第３のノードで縦積み接続された第５のトランジスタと、
   前記第４のトランジスタに第４のノードで縦積み接続された第６のトランジスタと、
   を備え、
   前記第１及び第２のトランジスタは第１導電型であり、
   前記第３乃至第６のトランジスタは第２導電型であり、
   前記第１、第３、第５のトランジスタは、前記基準電源と、前記第１の電源電圧と異なる電圧の第２の電源との間に接続され、
   前記第２、第４、第６のトランジスタは、前記基準電源と、前記第２の電源との間に接続され、
   前記第１のノードは、前記第４トランジスタの入力端子と前記第５のトランジスタの入力端子に共通に接続され、
   前記第２のノードは、前記第３トランジスタの入力端子と前記第６のトランジスタの入力端子に共通に接続される、レベルシフタ回路。
2. 前記第１又は第２のノードから、前記基準電源と、前記第２の電源電圧から、前記第５又は第６のトランジスタの閾値電圧分下った電圧で規定される振幅の信号が取り出される、請求項１記載のレベルシフタ回路。
3. 一端が前記第２の電源に接続された第１の抵抗と、
   前記第１の抵抗の他端と前記基準電源間に接続され、前記第２のトランジスタに入力される前記相補信号に応答して、前記第２のトランジスタと共通に、オン・オフが制御される第７のトランジスタと、
   前記第２の電源と前記第３のノードの間に接続され、前記第１の抵抗の他端と前記第７のトランジスタとの接続ノードの電位に応答して、オン・オフが制御される第８のトランジスタと、
   一端が前記第２の電源に接続された第２の抵抗と、
   前記第２の抵抗の他端と前記基準電源の間に接続され、前記第１のトランジスタに入力される前記入力信号に応答して、前記第１のトランジスタと共通にオン・オフが制御される第９のトランジスタと、
   前記第２の電源と前記第４のノードの間に接続され、前記第２の抵抗の他端と前記第９のトランジスタとの接続ノードの電位に応答して、オン・オフが制御される第１０のトランジスタと、
   を備え、
   前記第７及び第９のトランジスタは第１導電型であり、
   前記第８及び第１０のトランジスタは第２導電型である、請求項１記載のレベルシフタ回路。
4. 一端が前記第２の電源に共通に接続された、第１、第２の抵抗を備え、
   前記第１の抵抗の他端に一端が接続された第１のトランスファゲートと、
   前記第１のトランスファゲートの他端と前記基準電源間に接続され、前記第２のトランジスタに入力される前記相補信号に応答して、前記第２のトランジスタと共通にオン・オフが制御される第７のトランジスタと、
   前記第２の電源と前記第３のノード間に接続され、前記第１のトランスファゲートの他端と前記第７のトランジスタとの接続ノードである第５のノードの電位に応答して、オン・オフが制御される第８のトランジスタと、
   前記第２の抵抗の他端と一端が接続された第２のトランスファゲートと、
   前記第２のトランスファゲートの他端と前記基準電源間に接続され、前記第１のトランジスタに入力される前記入力信号に応答して、前記第１のトランジスタと共通にオン・オフが制御される第９のトランジスタと、
   前記第２の電源と前記第４のノード間に接続され、前記第２のトランスファゲートの他端と前記第９のトランジスタとの接続ノードである第６のノードの電位に応答してオン・オフが制御される第１０のトランジスタと、
   を備え、
   前記第７及び第９のトランジスタは第１導電型であり、
   前記第８及び第１０のトランジスタは第２導電型であり、
   前記第１のトランスファゲートは前記第６のノードの電位に基づきオン・オフが制御され、
   前記第２のトランスファゲートは前記第５のノードの電位に基づきオン・オフが制御される、請求項１記載のレベルシフタ回路。
5. 前記第１のトランスファゲートは、前記第６のノードの信号電位の反転信号と、前記第６のノードの電位をそれぞれ入力する第１導電型のトランジスタと第２導電型のトランジスタを並列接続して構成され、
   前記第２のトランスファゲートは、前記第５のノードの信号電位と、前記第５のノードの信号電位の反転信号をそれぞれ入力する第１導電型のトランジスタと第２導電型のトランジスタを並列接続して構成される、請求項４記載のレベルシフタ回路。
6. 前記基準電源と前記第２の電源間に、
   前記第２のトランジスタに入力される前記相補信号に応答して、前記第２のトランジスタと共通にオン・オフが制御される第７のトランジスタと、
   前記第７のトランジスタに第５のノードで縦積み接続された第８のトランジスタと、
   前記第８のトランジスタに縦積み接続された第９のトランジスタと、
   を備え、
   前記第２の電源と前記第３のノード間に接続され、前記第５のノードの電位に応答してオン・オフが制御される第１０のトランジスタを備え、
   前記基準電源と前記第２の電源間に、
   前記第１のトランジスタに入力される前記入力信号に応答して、前記第１のトランジスタと共通にオン・オフが制御される第１１のトランジスタと、
   前記第１１のトランジスタに第６のノードで縦積み接続された第１２のトランジスタと、
   前記第１２のトランジスタに縦積み接続された第１３のトランジスタと、
   を備え、
   前記第２の電源と前記第４のノード間に接続され、前記第６のノードの電位に応答してオン・オフが制御される第１４のトランジスタを備え、
   前記第９及び第１２のトランジスタは、前記第５のノードの電圧に基づきオン・オフが制御され、
   前記第８及び第１３のトランジスタは、前記第６のノードの電圧に基づき共通にオン・オフが制御され、
   前記第７及び第１１のトランジスタは第１導電型とされ、
   前記第８、９、１０、１２、１３、１４のトランジスタは第２導電型とされる、請求項１記載のレベルシフタ回路。
7. 前記第３、第４のノード間に接続された抵抗性素子を備えた請求項１記載のレベルシフタ回路。
8. 前記抵抗性素子が、第２導電型のトランジスタからなる請求項７記載のレベルシフタ回路。
9. 前記第１又は第２のノードに入力が接続され、前記第２の電源で駆動され、前記基準電源と前記第２の電源電圧に対応した振幅の出力信号を出力する論理回路を備えた請求項１乃至８のいずれか１項に記載のレベルシフタ回路。
10. 前記第２のノードに入力が接続され、前記第２の電源で駆動され、前記基準電源と前記第２の電源電圧に対応した振幅の出力信号を出力するインバータ回路を備えた請求項１乃至８のいずれか１項に記載のレベルシフタ回路。
11. 前記第１導電型のトランジスタがｎＭＯＳトランジスタであり、
    前記第２導電型のトランジスタがｐＭＯＳトランジスタである、請求項１乃至８のいずれか１項に記載のレベルシフタ回路。
12. 請求項１乃至１１のいずれか１項に記載のレベルシフタ回路を備えた半導体装置。

Images