JP2005277671A - レベル変換回路 - Google Patents

Abstract

【課題】 レベル変換回路においては、低振幅の入力信号を高い電源電圧の入力段で受けるため電源電圧と接地電圧間に流れる貫通電流が大きく、この貫通電流を抑え、低振幅信号を電源電圧のフルスイング振幅とするために、低振幅電圧レベル、トランジスタの閾値、入力段におけるレシオ等の設定の制約事項が多く発生し、これらをすべて満足させ、高速動作させることが困難であった。本願の課題は、これらの問題点を解決し、貫通電流の小さい、低消費電流で、高速動作するレベル変換回路およびこれらを備えた半導体回路を提供する。
【解決手段】 ドライバ制御部及び出力トランジスタに独立制御信号を入力することで同時動作をなくし貫通電流を削減でき、さらにトランジスタのレシオを容易に選択できることから設計の自由度が増し、高速化が図れる。
【選択図】 図１

Description

本発明は、レベル変換回路に関し、特に低振幅信号レベルを変換するレベル変換回路およびこれらを備えた半導体回路に係わる。

近年ＬＳＩの高集積化、高速化に伴いＬＳＩの消費する電流が問題になってきている。例えばＤＲＡＭにおいては集積度が２倍になっても消費電流の増加は２倍までにはならない。更に、クロック周波数は増加するため、周波数増加分は消費電流の増加になってしまう。従来から、この消費電流削減を行うために、電源電圧の低下等行い対応してきているが、そのためにはトランジスタの能力を大幅に改善することが必須となってしまい、現在では多くの場合限界に達している。

プロセスの技術開発を伴わない低消費電力技術としては、いろいろな手法が提案されているが、動作電流を低減させる手法としてはチップ内に使われるブロック間の長距離配線における信号振幅を削減することが非常に有効であることが分かってきた。例えば２５６Ｍビット程度のＤＲＡＭではバースト電流ＩＤＤ４の内、チップ内配線を充放電する電流値は全体の４５％程度にまで達している。従って、この配線の充放電電流を１／２に削減、すなわち配線における信号振幅を１／２にすることで、ＩＤＤ４の２２．５％の電流が削減されることになる。

しかしながら、これら配線の信号を低振幅にするためには、いくつかの問題点がある。まず、一つは低振幅信号を受ける回路にレベル変換回路を導入する必要がある点である。従来、このレベル変換回路は動作速度が遅く、多くの場所に低振幅信号を使うことで特性が犠牲になるため、あまり使われることは無かった。

低振幅の信号を送出するドライバ回路を図８、その波形図を図９に示す。ＣＭＯＳ回路の出力振幅は一般的には負荷側のＰＭＯＳトランジスタのソース電圧とドライバ側のＮＭＯＳトランジスタのソース電圧により決定される。図８の低振幅ドライバ回路ではＰＭＯＳ，ＮＭＯＳトランジスタのソース電圧を異ならせることで低振幅の信号を得ている。

図８（Ａ）の低振幅ドライバ回路は、電源電圧ＶＤＤ，接地電圧ＶＳＳに接続されたインバータ回路と、電源電圧ＶＤＤＬ，接地電圧ＶＳＳＨに接続されたドライブ用インバータ回路とで構成されている。ドライブ用インバータ回路は、負荷側ＰＭＯＳトランジスタのソース電圧には電源電圧ＶＤＤよりも低い電圧であるＶＤＤＬを、ドライブ側ＮＭＯＳトランジスタのソース電圧には接地電圧ＶＳＳよりも高い電圧であるＶＳＳＨを供給している。したがって図９（Ａ）に示すように入力信号振幅ＶＤＤ−ＶＳＳを低振幅ＶＤＤＬ−ＶＳＳＨとして出力としている。このときＰＭＯＳ，ＮＭＯＳトランジスタのゲートとソース間の電圧Ｖｇｓは、ＶＤＤＬ−ＶＳＳ、ＶＤＤ−ＶＳＳＨであり、ともに小さな電圧であるためトランジスタのオン電流Ｉｄｓは小さく、配線を充放電する能力が小さいためその信号伝達速度は遅い。そのため出力段のＰＭＯＳ，ＮＭＯＳトランジスタの閾値（Ｖｔ）を通常トランジスタの閾値よりも小さくしてトランジスタのオン電流を大きくし、配線を充放電する能力を大きくし、その信号伝達速度を高速動作としている。

一方低振幅のレベルとして片側のみ、ハイレベル側またはローレベル側のみを小さくした低振幅ドライバ回路も使用されている。これらを図８（Ｂ）、（Ｃ）に、その波形を図９（Ｂ）、（Ｃ）に示す。（Ｂ）は負荷側ＰＭＯＳトランジスタのソース電圧には電源電圧ＶＤＤよりも低い電圧であるＶＤＤＬを供給し、その振幅レベルはＶＤＤＬ−ＶＳＳである。しかし、低振幅信号立下りに対してはＮＭＯＳのゲート電圧がＶＤＤ、ソース電圧がＶＳＳのため、ＶｇｓはＶＤＤ−ＶＳＳとれるが、立ち上がりに対してはゲート電圧がＶＳＳ、ソース電圧がＶＤＤＬのため、ＶｇｓはＶＤＤＬ−ＶＳＳだけしかとれなくなり、Ｉｄｓが減少し、出力の立ち上がりのスピードが遅くなる。そのためドライバのＰＭＯＳトランジスタのみを低閾値のトランジスタとすることで高速化する構成が当社では開発されている。

図８（Ｃ），図９（Ｃ）には、ＮＭＯＳトランジスタのソース電圧には接地電圧ＶＳＳよりも高い電圧であるＶＳＳＨを供給した例を示す。その振幅レベルはＶＤＤＬ−ＶＳＳである。本例では、低振幅信号立ち上がりに対してはＰＭＯＳのゲート電圧がＶＳＳ、ソース電圧がＶＤＤのため、ＶｇｓはＶＤＤ−ＶＳＳとれるが、立ち下がりに対してはゲート電圧がＶＤＤ、ソース電圧がＶＤＤＬのため、ＶｇｓはＶＤＤ−ＶＳＳＨだけしかとれなくなり、Ｉｄｓが減少し、出力立下りのスピードが遅くなる。そのためドライバのＮＭＯＳトランジスタのみを低閾値のトランジスタとすることで高速化する構成が当社では開発されている。

図１０に従来技術１のレベル変換回路を示す。従来技術１のレベル変換回路は、低振幅の信号（ＶＤＤＬ−ＶＳＳ）を入力とし、入力段のレシオ動作によりフル振幅信号を出力させるため、入力段回路のＰＭＯＳトランジスタの能力を小さくＮＭＯＳトランジスタの能力を大きくし、ＰＭＯＳとＮＭＯＳをレシオ動作させている。そのため、ノードＮ１２，Ｎ１３の立ち下がり速度は高速であるが、立ち上がり速度は低速となる。従って、入力信号ＩＮの立ち上がりにおいては、高速に出力を発生することが可能であるが、入力信号ＩＮの立ち下がりにおいては、低速な出力発生、すなわち、信号の立ち上がりと立ち下がりではスピードにずれが生じてしまい、例えば、立ち上がり、立ち下がりとも高速遷移を必要とする信号には採用することが出来ない。

上記従来技術１の問題点を解決する技術として、特開２００２−１３５１０７が考えられている。図１１に従来技術２の回路図を示す。従来技術２ではレベル変換部のレシオ動作による遅れを出力に伝えない方法を採用している。従来技術１と同様のレベル変換回路のノードＮ１２とＮ１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタのレシオ動作により入力の立ち上がり時は速いが、立ち下がりは遅い。本従来技術では、この高速動作する入力の立ち上がりのみを出力に伝える回路技術を採用している。しかし、相補の入力段においては一方側が遅いためＶＤＤ、ＶＳＳ間の貫通電流が大きい。

また、低振幅の信号レベル（ＶＤＤＬ−ＶＳＳＨ）に対するレベル変換回路として、特開平７−３０７６６１が考えられている。図１２に従来技術３の回路図を示す。従来技術３では信号振幅にＶＤＤより低い電圧ＶＤＤＬとＶＳＳより高い電圧ＶＳＳＨで動作する。レベル変換回路のレシーバ初段はインバータ型バッファと電源電圧ＶＤＤを降下させるためのソースフォロワトランジスタで構成されている。入力ＩＮが立ち上がり遷移のときには、ノードＮ１６が立下り貫通電流が流れる。このときソースフォロワトランジスタは電源電圧を降下させることで、貫通電流を抑える。入力ＩＮが立下り遷移のときには、ノードＮ１６が立ち上がり、出力ＯＵＴを立ち下げる。出力ＯＵＴが立ち下がることでフィードバックのＰＭＯＳトランジスタがオンし、ノード１６を電源電圧ＶＤＤまで引き上げる。動作スピードはＰＭＯＳとＮＭＯＳのレシオと、低振幅信号をフル振幅回路で受ける構成になるため貫通電流が発生しないように低振幅電圧レベル、トランジスタ閾値、レシーバ初段のレシオを慎重に選択する必要がある。

特開２００２−１３５１０７号公報 特開平０７−３０７６６１号公報

上記した従来例においては下記問題がある。レシーバ初段のトランジスタのレシオ比を大きくしたり、電源電圧側に電圧降下回路を付加したりして貫通電流を小さくしょうと工夫しているが、低振幅の入力信号を高い電源電圧の入力段で受けるため電源電圧と接地電圧間に流れる貫通電流が依然として大きいことである。さらに、この貫通電流を抑え、低振幅信号を電源電圧のフルスイング振幅とするために、低振幅電圧レベル、トランジスタの閾値、入力段におけるレシオ等の設定の制約事項が多く発生し、これらをすべて満足させ、高速動作させることが困難であった。本願の課題は、これらの問題点を解決し、貫通電流の小さい、低消費電流で、高速動作するレベル変換回路およびこれらを備えた半導体回路を提供することにある。

本願発明のレベル変換回路は、入力タイミング制御部と、ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、出力部とを備え、前記入力タイミング部は低振幅の信号を入力信号とし、該入力信号を反転させた反転入力信号を出力し、前記入力信号及び反転入力信号を入力された前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路からの制御信号により前記出力部は大振幅の出力信号を出力することを特徴とする。

本願発明のレベル変換回路は、前記出力部は第１と第２のトランジスタとを有し、前記第１のトランジスタがオンし、大振幅の第１レベルを出力する場合には前記第２のトランジスタはオフであり、前記第２のトランジスタがオンし大振幅の第２レベルを出力する場合には前記第１のトランジスタはオフであることを特徴とする。

本願発明のレベル変換回路は、前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路からの制御信号はワンショットパルスの制御信号であり、該ワンショットパルスにより前記出力部は大振幅の信号を出力し、前記出力部に備えられたデータ保持部により前記出力部の出力信号を保持することを特徴とする。

本願発明のレベル変換回路は、前記ワンショットパルスにおけるパルス幅は前記入力タイミング制御部の反転入力信号を生成する遅れ時間であること特徴とする。

本願発明のレベル変換回路は、非活性化信号により前記反転入力信号を切り離し、前記出力信号を前記ＰＭＯＳ及びＮＭＯＳドライバ回路に接続することで前記出力信号を保持することを特徴とする。

本願発明のレベル変換回路は、第３と第４の電源レベルの低振幅の入力信号をうける入力タイミング制御部と、ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、第１と第２の電源レベルの大振幅の出力信号を出力する出力部とを備え、前記出力部は第１及び第２トランジスタから構成され、前記第１の電源レベルを出力する前記第１のトランジスタがオンしているとき、前記第２のトランジスタがオフし、前記第２の電源レベルを出力する前記第２のトランジスタがオンしているとき、前記第１のトランジスタがオフすることを特徴とする。

本願発明のレベル変換回路は、前記ＰＭＯＳドライバ回路の出力は、前記入力信号が前記第４の電源レベルから前記第３の電源レベルに遷移するとき、前記第１の電源レベルから前記第４の電源レベルに遷移し、一定期間後、前記第１の電源レベルに遷移し、前記ＮＭＯＳドライバ回路の出力は、前記入力信号は前記第３の電源レベルから前記第４の電源レベルに遷移するとき、前記第２の電源レベルから前記第３の電源レベルに遷移し、一定期間後、前記第２の電源レベルに遷移することを特徴とする。

本願発明のレベル変換回路は、前記ＰＭＯＳドライバ回路は、第３及び第５トラジスタを備え、前記第５トランジスタは前記第４の電源レベルを前記出力部に供給する前記第３のトランジスタがオンする瞬間から一定期間は第１の電源からの供給を停止し、第３のトランジスタがオフの期間は前記第１の電源を供給し、前記ＮＭＯＳドライバ回路は、第４及び第６トランジスタを備え、前記第６トランジスタは前記第３の電源レベルを供給する前記第４のトランジスタがオンする瞬間から一定期間は第２の電源からの供給を停止し、前記第４のトランジスタがオフの期間は第２の電源を供給することを特徴とする。

非活性化信号により前記第５及び第６トランジスタのゲート入力を出力信号に切り替えることで出力信号を保持することを特徴とする。

本願発明のレベル変換回路は、ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、ＰＭＯＳ側電源制御部と、ＮＭＯＳ側電源制御部と、出力部と、出力フィードバック部とを備え、前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路は低振幅の入力信号を反転させ前記出力部に出力し、前記ＰＭＯＳ側電源制御部及びＮＭＯＳ側電源制御部は反転出力信号及びディレイされた出力信号を入力され前記出力部と電源間とを導通または非導通させることにより前記出力部は大振幅の出力信号を出力することを特徴とする。

本願発明のレベル変換回路は、前記ＰＭＯＳ側電源制御部及びＮＭＯＳ側電源制御部は前記出力信号をディレイされた期間に大きな電流を前記出力部に供給することを特徴とする。

本願発明のレベル変換回路は、第１と第２の電源レベルの大振幅の出力信号を出力する出力部と、ＰＭＯＳ側およびＮＭＯＳ側電源制御部とを備え、ＰＭＯＳ側電源制御部は第３および第４トランジスタ、ＮＭＯＳ側電源制御部は第５および第６トランジスタ、出力部は第１および第２トランジスタとで構成され、前記出力部の第１の電源レベルを出力する前記第１のトランジスタがオンするときには、前記第３のトランジスタがオンし、前記出力信号が前記第２の電源レベルから前記第１の電源レベルに遷移したのちに前記第３のトランジスタをオフし、前記第４のトランジスタをオンさせ、前記出力部の前記第２の電源レベルを出力する前記第２のトランジスタがオンするとき、前記第２のトランジスタ出力が前記第１の電位から第２の電位に遷移したのちに前記第５のトランジスタをオフし、前記第６のトランジスタをオンさせることを特徴とする。

本願発明のレベル変換回路は、前記第３及び第６のトランジスタは前記出力信号が前記第２の電源レベルになったのちオンし、前記第４及び第５のトランジスタは前記出力信号が前記第１の電源レベルになったのちにオンすることを特徴とする。

本願発明のレベル変換回路は、第３と第４の電源レベルの低振幅の入力信号をうけるＰＭＯＳドライバ制御部及びＮＭＯＳドライバ制御部とをさらに備え、前記ＰＭＯＳドライバ制御部は、前記第３の電源レベルが入力されると前記第４の電源レベルを出力し、前記第４の電源レベルを入力されると前記第１の電源レベルを出力させ、前記ＮＭＯＳドライバ制御部は、前記第４の電源レベルが入力されると前記第３の電源レベルを出力し、前記第３の電源レベルを入力されると前記第２の電源レベルを出力することを特徴とする。

本願発明のレベル変換回路は、前記ＰＭＯＳドライバ制御部は、第７及び第８トランジスタを備え、前記第４の電源レベルを出力するとき、前記第１のレベルを供給する前記第８のトランジスタはオフし、前記第１の電源レベルを出力するとき、前記第４の電源レベルを供給する前記第７のトランジスタはオフし、前記ＮＭＯＳドライバ制御部は、第９及び第１０トランジスタを備え、前記第３の電源レベルを出力するとき、前記第２の電源レベルを供給する前記第１０のトランジスタはオフし、前記第２のレベルを出力するとき、前記第３の電源レベルを供給する前記第９のトランジスタはオフすることを特徴とする。

本願発明のレベル変換回路は、活性化信号及び非活性化信号により前記ＰＭＯＳドライバ回路を第１の電源から切り離し、前記ＮＭＯＳドライバ回路を前記第２の電源から切り離すにことを特徴とする。

本願発明の半導体回路は、上記したレベル変換回路を備えたことを特徴とする。

本願発明の半導体回路は、第３の電源レベルと第４の電源レベルの信号を発生するドライバ回路と、該ドライバ回路からの出力信号を入力信号として第１の電源レベルと第２の電源レベルの信号に変換しさらに前記第３の電源レベルと第４の電源レベルの信号として出力するバッファリング回路と、該バッファリング回路からの出力信号を入力信号として前記第１の電源レベルと第２の電源レベルの信号に変換するレベル変換回路とを備えたことを特徴とする。

本願発明は、ドライバ制御部及び出力トランジスタに独立制御信号を入力することで同時動作をなくし貫通電流を削減でき、さらにトランジスタのレシオを容易に選択できることから設計の自由度が増し、高速化が図れる。このため低消費電流、高速なレベル変換回路が得られることができる。さらにこれらのレベル変換回路を備えた半導体回路が得られる。

以下、本発明のレベル変換回路について、図を参照して説明する。

本発明の第１の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例におけるレベル変換回路であり、入力される小振幅レベルはハイレベルとして電源電圧より低いＶＤＤＬ、ローレベルとして接地電圧より高いＶＳＳＨである。ここで、ＶＤＤＬ＞ＶＳＳＨである。レベル変換回路は入力端子１、入力タイミング制御部１０２、ＰＭＯＳドライバ制御部１０３、ＮＭＯＳドライバ制御部１０４、出力トランジスタＭＰ５とＭＮ５、データ保持部１０５、出力端子２から構成される。

入力タイミング制御部１０２は、電源電圧ＶＤＤＬ−ＶＳＳＨで動作し、入力信号ＩＮを受けるトランジスタＭＰ１、ＭＮ１からなる初段インバータと、トランジスタＭＰ２，ＭＮ２からなる次段インバータとで構成される。初段インバータはソースをＶＤＤＬに、ゲートを入力ＩＮに、ドレインをノードＮ１に接続されたＰＭＯＳトランジスタＭＰ１と、ソースをＶＳＳＨに、ゲートを入力ＩＮに、ドレインをノードＮ１に接続されたＮＭＯＳトランジスタＭＮ１とから構成され、入力信号ＩＮを反転し、その反転信号をノードＮ１に出力し、次段インバータ（ＭＰ２、ＭＮ２）及びトランジスタＭＰ３、ＭＮ３のゲートに出力する。次段インバータはソースをＶＤＤＬに、ゲートをノードＮ１に、ドレインをノードＮ２に接続されたＰＭＯＳトランジスタＭＰ２と、ソースをＶＳＳＨに、ゲートをノードＮ１に、ドレインをノードＮ２に接続されたＮＭＯＳトランジスタＭＮ２とから構成され、初段インバータの出力Ｎ１の信号を受け、その出力をノードＮ２として、トランジスタＭＮ４、ＭＰ４のソースに出力する。

ＰＭＯＳドライバ制御部１０３は、ソースを電源電圧ＶＤＤに、ゲートをノードＮ１に、ドレインをノードＮ３に接続されたトランジスタＭＰ３と、ソースをノードＮ２に、ゲートを入力信号ＩＮに、ドレインをノードＮ３に接続されたトランジスタＭＮ４とで構成され、出力をノードＮ３として出力トランジスタＭＰ５のゲートに出力する。ＮＭＯＳドライバ制御部１０４は、ソースを接地電圧に、ゲートをノードＮ１に、ドレインをノードＮ４に接続されたトランジスタＭＮ３と、ソースをノード２に、ゲートを入力信号ＩＮに、ドレインをノードＮ４に接続されたトランジスタＭＰ４とで構成され、出力をノードＮ４として出力トランジスタＭＮ５のゲートに出力する。ここで、トランジスタＭＰ３、ＭＮ３はノードＮ３、Ｎ４をプリチャージできるだけの能力小のトランジスタで構成される（ＭＰ３＜＜ＭＮ４、ＭＮ３＜＜ＭＰ４）。またトランジスタＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４は低閾値（低Ｖｔ）のトランジスタである。

出力トランジスタＭＰ５はソースを電源電圧ＶＤＤに、ゲートをノードＮ３に、ドレインを出力ＯＵＴに接続されている。出力トランジスタＭＮ5はソースを接地電圧ＶＳＳに、ゲートをノード４に、ドレインを出力ＯＵＴに接続されている。データ保持部１０５は、出力データを保持するための保持回路であり、出力ＯＵＴを入力としたインバータ回路ＩＮＶ１と、ＩＮＶ１の出力を入力とし、出力ＯＵＴ及びＩＮＶ１の入力に出力するインバータ回路ＩＮＶ２により構成される。

出力トランジスタＭＰ５、ＭＮ５はＰＭＯＳドライバ制御部１０３、ＮＭＯＳドライバ制御部１０４により独立に制御される。入力信号タイミング制御部１０２によりＰＭＯＳ、ＮＭＯＳドライバ制御部１０３、１０４の動作タイミングの制御を行う。ノードＮ３は入力ＩＮがハイになるときだけ、１ショットロー信号を発生しトランジスタＭＰ５をオンさせ、ノードＮ４は入力信号がローになるときだけ、１ショットハイ信号を発生しトランジスタＭＮ５をオンさせる。従って、１ショット信号幅を適当に選ぶことでトランジスタＭＰ５とＭＮ５が同時にＯＮすることはなくなる構成となっており、その結果高速にＯＵＴが遷移する。

トランジスタＭＰ５、ＭＮ５がオフの期間中、出力データを保持するため、データ保持部１０５を配置する。また、本１ショット信号を作るために、ＩＮ信号を入力タイミング制御部１０２で遅らせた信号ノードＮ２がトランジスタＭＮ４及びＭＰ４のソースに入力される。従って、入力ＩＮがハイになり、ノードＮ２がローの期間だけトランジスタＭＮ４がオンし、ノードＮ３をローに遷移させる。入力ＩＮがローになり、ノードＮ２がハイの期間だけトランジスタＭＰ４がオンし、ノードＮ４をハイに遷移させる。それ以外の期間は入力ＩＮを遅延させた反転信号Ｎ１がトランジスタＭＰ３、ＭＮ３のゲートに入力されることにより、ノードＮ３をハイにＮ４をローにプリチャージする。したがって、本１ショット信号のパルス幅は入力タイミング制御部の遅延量に相当する。

このトランジスタＭＰ３はソース電圧ＶＤＤ、ゲート電圧ＶＤＤＬとなるため、｜Ｖｔ｜＜｜ＶＤＤ−ＶＤＤＬ｜となるような電圧を選択することで、ノードＮ３をＶＤＤに保持し、フローティングを防止する。同様に、トランジスタＭＮ３の閾値Ｖｔ＜ＶＳＳＨ−ＶＳＳとすることで、ノードＮ４をＶＳＳに保持し、フローティングを防止する。トランジスタＭＰ３及びＭＮ３の能力をトランジスタＭＮ４、ＭＰ４に対し十分小さく設定することで、トランジスタＭＮ４、ＭＰ４がオンするときは、トランジスタＭＰ３、ＭＮ３はノード電位を保持させるためにかすかにオンしているが、ノードＮ３、Ｎ４の１ショットは高速に立下り、あるいは立ち上がりことができ、さらにトランジスタＭＰ３、ＭＮ３はノードＮ１からの信号でオン状態、トランジスタＭＰ４、ＭＮ４はノードＮ２からの信号でオフ状態となり、ノードＮ３，Ｎ４は高速に立ち上がりまたは立ち下がる。このようにノードＮ３，Ｎ４の１ショットは高速に動作することが可能となる。

なお、回路動作高速化のため、トランジスタＭＰ４、ＭＮ４に低Ｖｔを、プリチャージ能力をもたせるためトランジスタＭＰ３、ＭＮ３に低Ｖｔを用いているが、これは低振幅信号のレベルによっては必要なくなる。すなわち、全てのトランジスタをノーマルトランジスタで構成することも可能である。また、タイミング制御部１０２は本実施例では能力小のインバータを採用したが、タイミングを遅らせることができる構成であればこれに限る必要も無い。

次に図２のタイミング図を用いて、上記図１レベル変換回路１０１の動作を説明する。入力信号ＩＮがＶＳＳＨ（＞ＶＳＳ）からＶＤＤＬ（＜ＶＤＤ）に遷移すると、トランジスタＭＰ1,ＭＮ1は入力信号ＩＮのタイミング遅延後反転信号をノードＮ１に出力する。続いて、トランジスタＭＰ２、ＭＮ２はノードＮ１の入力信号ＩＮの遅延信号となるノードＮ２信号を出力する。Ｎ１信号、Ｎ２信号とも、電源にＶＤＤＬ、ＶＳＳＨを使用しているため、Ｎ１、Ｎ２の出力信号もＶＤＤＬ、ＶＳＳＨ動作となる。入力信号ＩＮはトランジスタＭＮ４にも直接入力されるが、このときのトランジスタＭＮ４はオフからオンしノードＮ３をロー（ＶＳＳＨ）に引き抜く。

ノードＮ２がローからハイに切り替わると、トランジスタＭＮ４はオフするが、このとき、ノードＮ１がほぼ同時にハイ（ＶＤＤＬ）からロー（ＶＳＳＨ）に切り替わっているため、ノードＮ３をＶＤＤにプリチャージする。このノードＮ３の電圧をトランジスタＭＰ５が受けオンすると出力ＯＵＴがローからハイに遷移する。このとき、ノードＮ４はローのままであるため、トランジスタＭＮ５はオフしている。すなわち、トランジスタＭＰ５がオンしている期間中は、トランジスタＭＮ５はオフしたままである。従って、このパスで貫通電流は発生しない。

入力信号ＩＮがＶＤＤＬ（＜ＶＤＤ）からＶＳＳＨ（＞ＶＳＳ）に遷移する場合は、入力信号ＩＮはトランジスタＭＰ４にも直接入力されるが、このときのトランジスタＭＰ４はオフからオンしノードＮ４をハイレベル（ＶＤＤＬ）に充電する。ノードＮ２がハイからローに切り替わると、トランジスタＭＰ４はオフするが、このとき、ノードＮ１がほぼ同時にロー（ＶＳＳＨ）からハイ（ＶＤＤＬ）に切り替わっているため、ノードＮ４をローレベル（ＶＳＳ）に引き抜く。このノードＮ４の電圧をトランジスタＭＮ５が受けオンすると出力ＯＵＴがハイからローに遷移する。このとき、ノードＮ３はハイのままであるため、トランジスタＭＰ５はオフしている。すなわち、トランジスタＭＮ５がオンしている期間中は、トランジスタＭＰ５はオフしたままである。従って、このパスで貫通電流は発生しない。

本実施例では、ＰＭＯＳ、ＮＭＯＳドライバ制御部に入力信号、遅延された反転入力信号、および遅延された入力信号を入力し、ドライバ回路のトランジスタのオン、オフ状態を独立して制御することで、ＰＭＯＳ、ＮＭＯＳドライバ制御部の貫通電流を発生させないで、高速動作させる。またＰＭＯＳ、ＮＭＯＳドライバ制御部からの信号を入力させることで出力部のトランジスタを個別に制御することで、出力部も貫通電流を発生させないで、高速動作させることが可能となる。

次に、本発明の第２の実施例について図面を参照して詳細に説明する。図３は、本発明の第２の実施例におけるレベル変換回路例である。第１の実施例と動作自体は大きく変わらない。しかしながら、第１の実施例では高速化等の為、ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４のトランジスタに低Ｖｔを採用している。その結果、低Ｖｔトランジスタの閾値がデプレッションもしくは、非常に低い場合、Ｖｇｓ＝０ＶであってもＩｏｆｆ電流（サブスレッショルドリーク電流）が発生する。レベル変換回路が１台だけではこの電流はほとんど無視できるが、超ＬＳＩではこのような回路を複数台配置するため、トータルリーク電流は無視できない値になることがある。第２の実施例では、このサブスレッショルドリーク電流対策を追加した構成である。

外部からの制御信号であるＡＣＴ信号がハイで、本回路が動作する場合、すなわち回路動作状態時にはサブスレッショルドリーク電流を許容するが、ＡＣＴ信号がローで、本回路が動作しない場合、すなわちスタンバイ状態時にはサブスレッショルドリーク電流をカットするように制御する。

第１の実施例に比較して、制御信号として活性化信号ＡＣＴとその反転活性化信号／ＡＣＴが追加入力され、回路構成としては、下記構成が追加される。ノードＮ１とＯＵＴの間をトランジスタＭＰ８、ＭＮ８で構成されたトランスファースイッチＴＧ１と、ノードＮ１とトランジスタＭＰ１、ＭＮ１との間にトランジスタＭＰ７、ＭＮ７で構成されたトランスファースイッチＴＧ２を挿入する。また、トランジスタＭＰ３とＶＤＤの間にＭＰ６、ＭＰ９が並列に挿入され、トランジスタＭＰ６のゲートはノードＮ１、トランジスタＭＰ９のゲートは／ＡＣＴが接続される。

また、トランジスタＭＮ３とＶＳＳの間にトランジスタＭＮ６、ＭＮ９が並列に挿入され、トランジスタＭＮ６のゲートはノードＮ１、トランジスタＭＮ９のゲートはＡＣＴが接続される。トランスファースイッチＴＧ２はＡＣＴ信号がハイのときオンし、ノードＮ１にはトランジスタＭＰ１，ＭＮ１の出力が接続される。逆にＡＣＴ信号がローのときにはトランスファースイッチＴＧ２はオフし、ノード１はトランスファースイッチＴＧ１を経由して出力ＯＵＴに接続される。トランスファースイッチＴＧ１はＡＣＴ信号がハイではオフ状態であり、ＡＣＴ信号がローのとき選択され、出力ＯＵＴとノードＮ１とを接続する。外部からのＡＣＴ信号がローで、本回路が動作しない場合、すなわちスタンバイ状態時にはサブスレッショルドリーク電流をカットするように制御する。

図３の回路図を用いて第２実施例の説明をする。まず、ＡＣＴ信号がハイ（／ＡＣＴ信号がロー）のときには、トランスファースイッチＴＧ２はオン、トランスファースイッチＴＧ１はオフである。トランジスタＭＰ６，ＭＮ６はゲートにノードＮ１が入力されておりトランジスタＭＰ３，ＭＮ３と同じくオン、オフされるが、トランジスタＭＰ９、ＭＮ９はともにオン状態でありトランジスタＭＰ３、ＭＮ３をそれぞれの電源に接続することから、第１の実施例と同じ回路とり、同じ動作を行うので詳細動作説明は割愛する。

ＡＣＴ信号がロー（／ＡＣＴ信号がハイ）のとき、トランジスタＭＰ９、ＭＮ９はオフ状態で、トランスファースイッチＴＧ２（ＭＰ７，ＭＮ７）がオフ状態で、トランスファースイッチＴＧ１（ＭＰ８，ＭＮ８）がオン状態である。初段インバータ回路（ＭＰ１，ＭＮ１）からの信号は遮断され、出力ＯＵＴとノードＮ１がショートされる。例えば、出力ＯＵＴがローの場合、ノードＮ１はローとなり、トランジスタＭＰ６，ＭＰ３、ＭＮ３，ＭＮ６のゲートに供給される。トランジスタＭＰ６，ＭＰ３がオン、トランジスタＭＮ３、ＭＮ６はオフとなる。オフではあるがトランジスタＭＮ３は低閾値のためサブスレッショルドリークが発生する虞があるが、トランジスタＭＮ６がオフのため電源ＶＤＤ、ＶＳＳ間にはリーク電流は発生しない。

また、ＯＵＴがハイの場合、ノードＮ１はハイとなり、トランジスタＭＰ６，ＭＰ３、ＭＮ３，ＭＮ６のゲートに供給される。トランジスタＭＰ６，ＭＰ３がオフ、トランジスタＭＮ３、ＭＮ６はオンとなる。オフではあるがトランジスタＭＰ３は低閾値のためサブスレッショルドリークが発生する虞があるが、トランジスタＭＰ６がオフのため電源ＶＤＤ、ＶＳＳ間にはリーク電流は発生しない。

また、スタンバイ状態のとき、入力信号ＩＮが遷移してトランジスタＭＮ４，ＭＰ４のオン、オフ状態が変位したとしても、出力ＯＵＴからの信号により電源ＶＤＤ，ＶＳＳ間のトランジスタＭＰ６またはＭＮ６のどちらかのトランジスタはオフであるためノードＮ３もしくはノードＮ４レベルを変化させることはなく、出力レベルはラッチ状態を保持する。

以上のようにスタンバイ状態のときにはＡＣＴ信号をロー（／ＡＣＴ信号をハイ）とすることで、出力データを保持したまま、サブスレッショルドリーク電流をカットすることが可能となる。また、本実施例ではＯＵＴ信号をノードＮ１にフィードバックしているが、ノードＮ１にフィードバックする信号は同一の動作をするものであれば別にＯＵＴ信号に限る必要はない。また、ＭＰ３、ＭＮ３のサブスレッショルドリーク電流対策としてＭＰ６、ＭＮ６、ＭＰ９、ＭＮ９を挿入しているが、前記トランジスタが無い場合でもＭＰ３、ＭＮ３にサブスレッショルドリーク電流が発生しなければ不要である。

本実施例の効果として、第２の実施例では、トランジスタに低Ｖｔを用いたときのサブスレッショルドリーク電流をカットすることが可能となっているため、第１の実施例よりもＶｔとしてさらに低い閾値を用いることができることから、更なる高速化が可能となる。

次に、本発明の第３の実施例について図面を参照して詳細に説明する。図４は本発明の第３の実施例によるレベル変換回路例である。第１の実施例では出力トランジスタ（ＭＰ５，ＭＮ５）が入力変化時以外オフしていたのに対し、本実施例では出力トランジスタ（ＭＰ１２，ＭＮ１２）は常にドライブする構成をとっている。従って、本実施例ではデータ保持部は必要なくなる。本実施例の構成及び動作を、図４及び図５を用いて説明する。本実施例は入力信号ＩＮが入力される入力端子１、ＰＭＯＳドライバ制御部４０２、ＮＭＯＳドライバ制御部４０３、ＰＭＯＳ側電源制御部４０４、ＮＭＯＳ側電源制御部４０５、出力トランジスタＭＰ１２，ＭＮ１２、出力ＯＵＴを出力する出力端子２、及び出力フィードバック部４０６とで構成される。

ＰＭＯＳドライバ制御部４０２は、ソースを電源ＶＳＳＨに、ゲートを入力信号ＩＮに、ドレインをノードＮ５に接続されたトランジスタＭＮ１１と、ドレインをノードＮ５に、ゲートを出力ＯＵＴに、ソースをトランジスタＭＰ１５のドレインに接続されたトランジスタＭＰ１０と、ドレインをトランジスタＭＰ１０のソースに、ゲートを接地電圧ＶＳＳに、ソースを電源ＶＤＤに接続されたトランジスタＭＰ１５とで構成される。ここでトランジスタＭＮ１１は低Ｖｔのトランジスタである。

入力信号ＩＮがＶＳＳＨからＶＤＤＬになるとトランジスタＭＮ１１はオンし、ソース電位ＶＳＳＨをノードＮ５に伝える。また、このとき、出力ＯＵＴはロー出力であり、トランジスタＭＰ１０はオンしているが、ＭＰ１０のソース側と接続されているトランジスタＭＰ１５の駆動能力をＭＮ１１のそれに対し無視できるくらい小さく構成することで、ノードＮ５のＶＳＳＨ遷移は高速に行える。出力ＯＵＴがハイレベルに変化するとトランジスタＭＰ１０はオフする。

入力信号ＩＮがＶＤＤＬからＶＳＳＨになるとトランジスタＭＮ１１はオフする。このとき、出力ＯＵＴはハイ出力であり、トランジスタＭＰ１０もオフのままである。ノードＮ５はＶＳＳＨのレベルを保持している。ＮＭＯＳドライバ制御部４０３からの信号により出力ＯＵＴがロー出力に変化することでトランジスタＭＰ１０がオンし、ノードＮ５はハイレベルに変化する。

ＮＭＯＳドライバ制御部４０３は、ソースを電源ＶＤＤＬに、ゲートを入力信号ＩＮに、ドレインをノードＮ６に接続されたトランジスタＭＰ１１と、ドレインをノードＮ６に、ゲートを出力ＯＵＴに、ソースをトランジスタＭＮ１５のドレインに接続されたトランジスタＭＮ１０と、ドレインをトランジスタＭＮ１０のソースに、ゲートを電源電圧ＶＤＤに、ソースを接地電圧ＶＳＳに接続されたトランジスタＭＮ１５とで構成される。ここでトランジスタＭＰ１１は低Ｖｔのトランジスタである。

入力信号ＩＮがＶＳＳＨからＶＤＤＬになるとトランジスタＭＰ１１がオフし、このとき出力ＯＵＴはロー出力であり、トランジスタＭＮ１０もオフのままで、ノードＮ６はＶＤＤＬレベルを保持する。ＰＭＯＳドライバ制御部４０２からの信号により出力ＯＵＴがハイ出力に変化することでトランジスタＭＮ１０がオンし、ノードＮ６はローレベルに変化する。

入力信号ＩＮがＶＤＤＬからＶＳＳＨになるとトランジスタＭＰ１１がオンし、ノードＮ６をハイレベルＶＤＤＬへ充電する。この遷移時出力ＯＵＴはハイ出力であり、トランジスタＭＮ１０はオンしているが、ＭＮ１０のソース側と接続されているトランジスタＭＮ１５の駆動能力をＭＰ１１のそれに対し無視できるくらい小さく構成することで、ノードＮ６のＶＤＤＬ遷移は高速に行える。出力ＯＵＴがローレベルに変化するとトランジスタＭＮ１０はオフする。

出力トランジスタは、ドレインを出力ＯＵＴに、ゲートをノードＮ５に、ソースをトランジスタＭＰ１３のドレインに接続されたトランジスタＭＰ１２と、ドレインを出力ＯＵＴに、ゲートをノードＮ６に、ソースをトランジスタＭＮ１３のドレインに接続されたトランジスタＭＮ１２とで構成される。

ＰＭＯＳ電源制御部４０４は、ドレインをトランジスタＭＰ１２のソースに、ゲートをノードＮ７に、ソースを電源ＶＤＤに接続されたトランジスタＭＰ１３と、ドレインをトランジスタＭＰ１２のソースに、ゲートをノードＮ８に、ソースを電源ＶＤＤに接続されたトランジスタＭＰ１４とで構成される。トランジスタＭＰ１４のゲートにはＯＵＴ信号からディレイを持った信号Ｎ８が入力され、ＭＰ１３のゲートにはＯＵＴ信号の反転信号Ｎ７が入力される。

入力ＩＮがＶＳＳＨからＶＤＤＬに遷移するときは、ノードＮ５はＶＤＤからＶＳＳＨに高速遷移し、トランジスタＭＰ１２がオンし、出力ＯＵＴを高速にハイレベルにする。この遷移時、トランジスタＭＰ１４がオンしておりＭＰ１３がオフしている。ここで、Ｉｄｓ(ＭＰ１４)>>Ｉｄｓ（ＭＰ１３）かつＩｄｓ(ＭＰ１２)>>Ｉｄｓ(ＭＰ１３)となるようなトランジスタを用いることにより、ノードＮ５が遷移している間はトランジスタＭＰ１４がオン、すなわちＶＤＤ電源からの大きい電流供給があり、出力ＯＵＴは高速にハイに遷移する。遷移が終了し出力が変化したのちは、トランジスタＭＰ１４はオフし、トランジスタＭＰ１３がオンしているため、供給能力はほとんどなくなりデータを保持するのみとなる。

入力ＩＮがＶＤＤＬからＶＳＳＨに遷移するときは、ノードＮ５はＶＳＳＨからＶＤＤに遷移する。この遷移時には、トランジスタＭＰ１４はオフ、ＭＰ１３はオンしており、トランジスタＭＰ１２,ＭＰ１３を介しＯＵＴとＶＤＤ間はショートされるが、殆ど電流供給能力がないため、ＮＭＯＳ電源制御部のトランジスタＭＮ１４、ＭＮ１２のオンにより出力ＯＵＴは高速にローに遷移する。このローへの遷移により、ＰＭＯＳドライバ制御部４０２のトランジスタＭＰ１０がオンするため、ノードＮ５はＶＤＤに充電され、トランジスタＭＰ１２はオフする。

ＮＭＯＳ電源制御部４０５は、ドレインをトランジスタＭＮ１２のソースに、ゲートをノードＮ７に、ソースを電源ＶＳＳに接続されたトランジスタＭＮ１３と、ドレインをトランジスタＭＮ１２のソースに、ゲートをノードＮ８に、ソースを電源ＶＳＳに接続されたトランジスタＭＮ１４とで構成される。トランジスタＭＮ１４のゲートにはＯＵＴ信号からディレイを持った信号Ｎ８が入力され、ＭＮ１３のゲートにはＯＵＴ信号の反転信号Ｎ７が入力される。

入力ＩＮがＶＳＳＨからＶＤＤＬに遷移するときには、ノードＮ６がＶＤＤＬからＶＳＳに遷移する。この遷移時、トランジスタＭＮ１４はオフ、ＭＮ１３はオンしている。ＰＭＯＳ電源制御部側と同様、Ｉｄｓ(ＭＮ１４)>>Ｉｄｓ(ＭＮ１３)かつＩｄｓ(ＭＮ１２)>>Ｉｄｓ(ＭＮ１３)となるようなトランジスタを用いることにより、トランジスタＭＮ１２,ＭＮ１３を介しＯＵＴとＶＳＳはショートされるが、殆ど電流供給能力がないため、ＰＭＯＳ電源制御部のトランジスタＭＰ１４,ＭＰ１２のオンにより出力ＯＵＴは高速にハイに遷移する。このハイへの遷移により、ＮＭＯＳドライバ制御部４０３のトランジスタＭＮ１０がオンするため、ノードＮ６はＶＳＳに引き抜かれ、トランジスタＭＮ１２はオフする。

入力ＩＮがＶＤＤＬからＶＳＳＨに遷移するときは、トランジスタＭＰ１１がオンし、ノードＮ６はＶＳＳからＶＤＤＬに高速遷移し、トランジスタＭＮ１２がオンし、出力ＯＵＴを高速にローレベルにする。この遷移時、トランジスタＭＮ１４はオンしているため、大きな電流能力で出力ＯＵＴをローレベルとする。遷移が終了し出力が変化したのちはトランジスタＭＮ１４はオフ、トランジスタＭＮ１３がオンしているため、電流能力はほとんどなくなりデータを保持するのみとなる。

出力データフィードバック部４０６は、出力ＯＵＴを入力とし、反転信号Ｎ７を出力するインバータ回路ＩＮＶ３と、反転信号Ｎ７を入力とし、その入力信号にディレイを与えるとともに反転させた信号Ｎ８を出力するインバータ回路ＩＮＶ４とから構成される。なお、ノードＮ７は出力ＯＵＴがローからハイに遷移する場合、トランジスタＭＮ１３を高速にオフさせられることが望ましい。逆に、ノードＮ８は出力が完全に遷移してから、トランジスタＭＰ１７をオフさせるようなディレイを必要とする。本実施例ではインバータＩＮＶ４で構成しているが、ディレイをつくる手段としてはインバータ１段である必要はなく、その他公知の技術で構成できる。

本実施例では、ＰＭＯＳ、ＮＭＯＳドライバ制御部のおいてその立ち下げ、立ち上げをそれぞれ高速に行わせる。例えばトランジスタＭＮ１１がオンするとき、ノードＮ５へのＶＤＤからの供給はＶＳＳＨへの引き抜き電流に対し無視できるくらい小さいため、ノードＮ５は高速に遷移し、また、トランジスタＭＰ１２がオンするとき、出力ＯＵＴからのＮＭＯＳ側電源制御部への供給電流はＰＭＯＳ側電源制御部からの供給電流に対し無視できるくらい小さいため、トランジスタＭＰ１２とＭＮ１２間の貫通電流は殆ど０とできる。その結果、出力トランジスタは高速に動作することができ、動作後は出力フィードバック回路により保持するための電流供給とすることで、第１の実施例と同じ効果が得られる。

第３の実施例の効果として、以上説明したように、出力データ保持回路を使用せずに、第１の実施例と同等の効果が得られる点にある。その理由は、ドライブトランジスタのオン側を高速に設計しオフは低速に設計するが、ドライブトランジスタの電源自体を制御することで、出力を制御できるようにしている点にある。

次に、本発明の第４の実施例について図面を参照して詳細に説明する。図６は本発明の第４の実施例によるレベル変換回路例である。本実施例は第３の実施例に対して、サブスレッショルドリーク電流対策をした実施例である。第３の実施例との相違点は、外部からの制御信号であるＡＣＴ信号がハイで、本回路が動作する場合、すなわち回路動作状態時にはサブスレッショルドリーク電流を許容するが、ＡＣＴ信号がローで、本回路が動作しない場合、すなわちスタンバイ状態時にはサブスレッショルドリーク電流をカットするように制御する。

第３実施例と異なる点はトランジスタＭＰ１５のゲートに反転活性化信号／ＡＣＴが入力され、トランジスタＭＮ１５のゲートに活性化信号ＡＣＴが入力され、トランジスタＭＰ１４、ＭＮ１４のゲートにはノードＮ９が入力される。ノードＮ７を入力として非活性化信号／ＡＣＴがハイのとき活性化され出力ノードＮ９に出力するトランスファースイッチＴＧ３と、ノードＮ８を入力として活性化信号ＡＣＴがハイのとき活性化され出力ノードＮ９に出力するトランスファースイッチＴＧ４とが追加されたことである。

本実施例においては、外部からの制御信号ＡＣＴがトランジスタＭＮ１５に入力され、制御信号／ＡＣＴがトランジスタＭＰ１５入力されている。ＡＣＴ信号はハイでレベル変換回路の動作時においては、第３の実施例と同一となり、スタンバイ状態となりＡＣＴ信号がローとなるとトランジスタＭＰ１５，ＭＮ１５をオフしカットオフする構成となる。また、トランジスタＭＰ１４、ＭＮ１４に入力するフィードバック信号が動作状態ではノードＮ８であったのに対し、スタンバイ状態ではノードＮ７に切り替わる。すなわち、スタンバイ状態ではトランジスタＭＰ６，ＭＰ７，ＭＮ６，ＭＮ７のゲートには全てＮ７と接続される点である。

次に本実施例の動作を説明する。動作時（ＡＣＴがハイ、／ＡＣＴがロー）においては、トランジスタＭＰ１５のゲートはロー、トランジスタＭＮ１５のゲートはハイレベル、ノードＮ９はノードＮ８に接続され、トランスファーゲートＴＧ２がオンしノード９はノード８と接続され、第３の実施例と全く同じ接続、動作になるため、動作説明を割愛する。

スタンバイ時（ＡＣＴがロー、／ＡＣＴがハイ）においては、トランジスタＭＰ１５，ＭＮ１５はオフとなる。トランジスタＭＮ１１，ＭＰ１１には低Ｖｔを使用しているため、ゲート・ソース間電圧Ｖｇｓは０Ｖである場合でもサブスレッショルドリーク電流が発生し、スタンバイリーク電流を大きくする虞がある。しかし、トランジスタＭＰ１５、ＭＮ１５を非活性化信号及び活性化信号でオフしているため、ＶＤＤ及びＶＳＳへの電流経路はカットされ、ＰＭＯＳ及びＮＭＯＳドライバ回路としてのスタンバイリーク電流が発生しなくなる。また、トランスファーゲートＴＧ３がオンしノードＮ９はノード７に接続されておりＰＭＯＳ及びＮＭＯＳ電源制御部のトランジスタＭＰ１３，ＭＰ１４、ＭＮ１３，ＭＮ１４には同じノード７からの信号を入力しているため、ＰＭＯＳ側またはＮＭＯＳ側のどちらかのトランジスタが必ずオフ状態となるため出力段のトランジスタに関してもＶＤＤ又はＶＳＳへの電流経路の一方はカットされ、電源制御回路としてのスタンバイリーク電流が発生しなくなる。

スタンバイ時（ＡＣＴがロー、／ＡＣＴがハイ）において、入力ＩＮが遷移した場合の動作を説明する。入力ＩＮがＶＳＳＨからＶＤＤＬに遷移した場合、入力ＩＮがＶＳＳＨではトランジスタＭＰ１１がオン、ノードＮ６がハイレベル、トランジスタＭＮ１２、ＭＮ１３，ＭＮ１４がオン、出力ＯＵＴはローレベルを出力している。ここで入力ＩＮがＶＤＤＬに遷移するとトランジスタＭＰ１１はオフ、トランジスタＭＮ１１はオンしノードＮ５がローレベルとなり、トランジスタＭＰ１２はオンする。このときトランジスタＭＰ１１はオフするがトランジスタＭＮ１０，ＭＮ１５もオフのため、ノードＮ６はハイレベルＶＤＤＬを保持したままであり、トランジスタＭＮ１２もオン状態を保持する。したがって、トランジスタＭＰ１２，ＭＮ１２はともにオン状態となるが出力ＯＵＴからの信号によりトランジスタＭＰ１３，ＭＰ１４はオフ、トランジスタＭＮ１３、ＭＮ１４がオン状態であり出力はローレベルのままとなり、前の出力状態を保持する。またこのときノードＮ６はトランジスタＭＰ１１，ＭＮ１０、ＭＮ１５はオフ状態のためフローティングとなるが、トランジスタＭＰ１１は低Ｖｔであるためサブスレッショルドリーク電流によりハイレベルを保持できる。

また、入力ＩＮがＶＤＤＬからＶＳＳＬに遷移した場合は、入力ＩＮがＶＤＤＬではトランジスタＭＮ１１がオン、ノードＮ５がローレベル、トランジスタＭＰ１２、ＭＰ１３，ＭＰ１４がオン、出力ＯＵＴはハイレベルを出力している。ここで入力ＩＮがＶＳＳＨに遷移するとトランジスタＭＮ１１はオフ、トランジスタＭＰ１１はオンしノードＮ６がハイレベルとなり、トランジスタＭＮ１２はオンする。このときトランジスタＭＮ１１はオフするがトランジスタＭＰ１０，ＭＰ１５もオフのため、ノードＮ５はローレベルＶＳＳＨを保持したままであり、トランジスタＭＰ１２もオン状態を保持する。

したがって、トランジスタＭＰ１２，ＭＮ１２はともにオン状態となるが出力ＯＵＴからの信号によりトランジスタＭＰ１３，ＭＰ１４はオン、トランジスタＭＮ１３、ＭＮ１４がオフ状態であり出力はハイレベルのままとなり、前の出力状態を保持する。またこのときノードＮ５はトランジスタＭＰ１５，ＭＰ１０、ＭＮ１１がオフ状態のためフローティングとなるが、トランジスタＭＮ１１は低Ｖｔであるためサブスレッショルドリーク電流によりローレベルを保持できる。

このようにスタンバイ時に入力ＩＮが遷移しても、トランジスタＭＰ１３、ＭＰ１４、ＭＮ１３、ＭＮ１４のゲートには全てノードＮ７と接続されているため、前の出力ＯＵＴの状態により、トランジスタＭＰ１３とＭＰ１４、またはトランジスタＭＮ１３とＭＮ１４はともにオン／オフを保持する。従って、出力ＯＵＴには前の出力状態が保持されることになる。なお、本実施例では、ＴＧ３，ＴＧ４をＣＭＯＳトランスファーゲートで構成しているが、同等の信号を作る手段であれば回路構成を変更しても問題無い。

本実施例による効果は、低Ｖｔトランジスタを採用しても、スタンバイ時にサブスレッショルドリーク電流をカットできる点にある。また、カットしたときに出力データを保持できる点にある。その理由は、スタンバイ信号により電源からの供給をカットするとともに、出力ＯＵＴを出力ドライバ段にフィードバックすることで、出力データを保持するデータ保持機能を構成できる。

次に、本発明の第５の実施例について図面を参照して詳細に説明する。図７は本発明の第５の実施例である。本実施例は、低振幅配線をドライバ回路７００とレベル変換回路７０１との間で、一旦バッファリングする構成とした半導体回路の発明である。最近の半導体回路においては、大規模化が進み各回路間の低振幅配線が長配線となり、途中で波形を一旦整形することが有効となる。ドライバ回路７００からの出力された低振幅信号をバッファリング回路７０２で整形、増幅し、再度低振幅信号としてレベル変換回路７０１に出力する。バッファ回路７０２は前記実施例（第１から第４の実施例）に示すレベル変換回路７０３と、その出力を入力とし低振幅レベルを出力するドライバ部７０４で構成される。

バッファ回路７０２のドライバ部７０４は、トランジスタＭＰ１６とＭＮ１６とで構成され、トランジスタＭＰ１６のゲート及びＭＮ１６のゲートにはレベル変換回路７０３からの出力が入力され、ＭＰ１６のソースはＶＤＤＬと接続し、ＭＮ１６のソースはＶＳＳＨと接続さ、トランジスタＭＰ１６とＭＮ１６のドレインはバッファ回路７０２の出力となる。レベル変換回路７０３で低振幅ＶＤＤＬ−ＶＳＳＨの入力信号はレベル変換回路で振幅ＶＤＤ−ＶＳＳに変換される。この信号がドライバ部７０４に入力され、再びＶＤＤＬ−ＶＳＳＨの低振幅信号として出力される。バッファ回路７０２を備えることで半導体回路の回路間の配線を分割し、信号を整形することで高速かつ精確な信号を伝達することができる。

本発明による効果は、低振幅信号が長配線になっても立ち上がり、立下りとも高速に動作させることが可能である。その理由は、長配線の途中に低振幅信号を受けるバッファ回路を設け、低振幅信号をフル振幅信号とし、再び低振幅に変換する回路を有するためである。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、本願実施例においてはドライバ回路から入力される低振幅レベルをＶＤＤＬとＶＳＳＨとして説明したが、図８及び図９に示したような低振幅レベルをＶＤＤＬとＶＳＳ、またはＶＤＤとＶＳＳＨに変更することも可能である。

第１実施例におけるレベル変換回路の構成図である。 第１実施例におけるレベル変換回路の波形図である。 第２実施例におけるレベル変換回路の構成図である。 第３実施例におけるレベル変換回路の構成図である。 第３実施例におけるレベル変換回路の波形図である。 第４実施例におけるレベル変換回路の構成図である。 第５実施例における半導体回路の構成図である。 ドライバ回路の構成図である。 ドライバ回路の波形図である。 第１従来例におけるレベル変換回路の構成図である。 第２従来例におけるレベル変換回路の構成図である。 第３従来例におけるレベル変換回路の構成図である。

符号の説明

１ 入力端子
２ 出力端子
１０２ 入力タイミング制御部
１０３、４０２ ＰＭＯＳドライバ制御部
１０４、４０３ ＮＭＯＳドライバ制御部
１０５ データ保持部
４０４ ＰＭＯＳ側電源制御部
４０５ ＮＭＯＳ側電源制御部
４０６ 出力フィードバック部
７００ ドライバ回路
７０１、７０３ レベル変換回路
７０２ バッファ回路
７０４ ドライバ部
ＭＮ１〜１６ ＮＭＯＳトランジスタ
ＭＰ１〜１６ ＰＭＯＳトランジスタ
Ｎ１〜９、１１〜１６ ノード
ＡＣＴ（／ＡＣＴ） 活性化信号（非活性化信号）
ＩＮＶ１〜４ インバータ回路
ＴＧ１〜４ トランスファーゲート回路

Claims (18)

1. 入力タイミング制御部と、ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、出力部とを備え、前記入力タイミング部は低振幅の信号を入力信号とし、該入力信号を反転させた反転入力信号を出力し、前記入力信号及び反転入力信号を入力された前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路からの制御信号により前記出力部は大振幅の出力信号を出力することを特徴とするレベル変換回路。
2. 前記出力部は第１と第２のトランジスタとを有し、前記第１のトランジスタがオンし、大振幅の第１レベルを出力する場合には前記第２のトランジスタはオフであり、前記第２のトランジスタがオンし大振幅の第２レベルを出力する場合には前記第１のトランジスタはオフであることを特徴とする請求項１記載のレベル変換回路。
3. 前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路からの制御信号はワンショットパルスの制御信号であり、該ワンショットパルスにより前記出力部は大振幅の信号を出力し、前記出力部に備えられたデータ保持部により前記出力部の出力信号を保持することを特徴とする請求項１または２記載のレベル変換回路。
4. 前記ワンショットパルスにおけるパルス幅は前記入力タイミング制御部の反転入力信号を生成する遅れ時間であること特徴とする請求項３記載のレベル変換回路。
5. 非活性化信号により前記反転入力信号を切り離し、前記出力信号を前記ＰＭＯＳ及びＮＭＯＳドライバ回路に接続することで前記出力信号を保持することを特徴とする請求項１乃至４のいずれか１項に記載のレベル変換回路。
6. 第３と第４の電源レベルの低振幅の入力信号をうける入力タイミング制御部と、ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、第１と第２の電源レベルの大振幅の出力信号を出力する出力部とを備え、前記出力部は第１及び第２トランジスタから構成され、前記第１の電源レベルを出力する前記第１のトランジスタがオンしているとき、前記第２のトランジスタがオフし、前記第２の電源レベルを出力する前記第２のトランジスタがオンしているとき、前記第１のトランジスタがオフすることを特徴とするレベル変換回路。
7. 前記ＰＭＯＳドライバ回路の出力は、前記入力信号が前記第４の電源レベルから前記第３の電源レベルに遷移するとき、前記第１の電源レベルから前記第４の電源レベルに遷移し、一定期間後、前記第１の電源レベルに遷移し、前記ＮＭＯＳドライバ回路の出力は、前記入力信号は前記第３の電源レベルから前記第４の電源レベルに遷移するとき、前記第２の電源レベルから前記第３の電源レベルに遷移し、一定期間後、前記第２の電源レベルに遷移することを特徴とする請求項６記載のレベル変換回路。
8. 前記ＰＭＯＳドライバ回路は、第３及び第５トラジスタを備え、前記第５トランジスタは前記第４の電源レベルを前記出力部に供給する前記第３のトランジスタがオンする瞬間から一定期間は第１の電源からの供給を停止し、第３のトランジスタがオフの期間は前記第１の電源を供給し、前記ＮＭＯＳドライバ回路は、第４及び第６トランジスタを備え、前記第６トランジスタは前記第３の電源レベルを供給する前記第４のトランジスタがオンする瞬間から一定期間は第２の電源からの供給を停止し、前記第４のトランジスタがオフの期間は第２の電源を供給することを特徴とする請求項６または７記載のレベル変換回路。
9. 非活性化信号により前記第５及び第６トランジスタのゲート入力を出力信号に切り替えることで出力信号を保持することを特徴とする請求項６乃至８のいずれか１項に記載のレベル変換回路。
10. ＰＭＯＳドライバ制御部と、ＮＭＯＳドライバ制御部と、ＰＭＯＳ側電源制御部と、ＮＭＯＳ側電源制御部と、出力部と、出力フィードバック部とを備え、前記ＰＭＯＳドライバ回路及びＮＭＯＳドライバ回路は低振幅の入力信号を反転させ前記出力部に出力し、前記ＰＭＯＳ側電源制御部及びＮＭＯＳ側電源制御部は反転出力信号及びディレイされた出力信号を入力され前記出力部と電源間とを導通または非導通させることにより前記出力部は大振幅の出力信号を出力することを特徴とするレベル変換回路。
11. 前記ＰＭＯＳ側電源制御部及びＮＭＯＳ側電源制御部は前記出力信号をディレイされた期間に大きな電流を前記出力部に供給することを特徴とする請求項９記載のレベル変換回路。
12. 第１と第２の電源レベルの大振幅の出力信号を出力する出力部と、ＰＭＯＳ側およびＮＭＯＳ側電源制御部とを備え、ＰＭＯＳ側電源制御部は第３および第４トランジスタ、ＮＭＯＳ側電源制御部は第５および第６トランジスタ、出力部は第１および第２トランジスタとで構成され、前記出力部の第１の電源レベルを出力する前記第１のトランジスタがオンするときには、前記第３のトランジスタがオンし、前記出力信号が前記第２の電源レベルから前記第１の電源レベルに遷移したのちに前記第３のトランジスタをオフし、前記第４のトランジスタをオンさせ、前記出力部の前記第２の電源レベルを出力する前記第２のトランジスタがオンするとき、前記第２のトランジスタ出力が前記第１の電位から第２の電位に遷移したのちに前記第５のトランジスタをオフし、前記第６のトランジスタをオンさせることを特徴とするレベル変換回路。
13. 前記第３及び第６のトランジスタは前記出力信号が前記第２の電源レベルになったのちオンし、前記第４及び第５のトランジスタは前記出力信号が前記第１の電源レベルになったのちにオンすることを特徴とする請求項１２記載のレベル変換回路。
14. 第３と第４の電源レベルの低振幅の入力信号をうけるＰＭＯＳドライバ制御部及びＮＭＯＳドライバ制御部とをさらに備え、前記ＰＭＯＳドライバ制御部は、前記第３の電源レベルが入力されると前記第４の電源レベルを出力し、前記第４の電源レベルを入力されると前記第１の電源レベルを出力させ、前記ＮＭＯＳドライバ制御部は、前記第４の電源レベルが入力されると前記第３の電源レベルを出力し、前記第３の電源レベルを入力されると前記第２の電源レベルを出力することを特徴とする請求項１２または１３記載のレベル変換回路。
15. 前記ＰＭＯＳドライバ制御部は、第７及び第８トランジスタを備え、前記第４の電源レベルを出力するとき、前記第１のレベルを供給する前記第８のトランジスタはオフし、前記第１の電源レベルを出力するとき、前記第４の電源レベルを供給する前記第７のトランジスタはオフし、前記ＮＭＯＳドライバ制御部は、第９及び第１０トランジスタを備え、前記第３の電源レベルを出力するとき、前記第２の電源レベルを供給する前記第１０のトランジスタはオフし、前記第２のレベルを出力するとき、前記第３の電源レベルを供給する前記第９のトランジスタはオフすることを特徴とする請求項１２乃至１４のいずれか１項に記載のレベル変換回路。
16. 活性化信号及び非活性化信号により前記ＰＭＯＳドライバ回路を第１の電源から切り離し、前記ＮＭＯＳドライバ回路を前記第２の電源から切り離すにことを特徴とする請求項２乃至１５のいずれか１項に記載のレベル変換回路。
17. 半導体回路において、請求項１乃至１６のいずれか１項に記載のレベル変換回路を備えたことを特徴とする半導体回路。
18. 第３の電源レベルと第４の電源レベルの信号を発生するドライバ回路と、該ドライバ回路からの出力信号を入力信号として第１の電源レベルと第２の電源レベルの信号に変換しさらに前記第３の電源レベルと第４の電源レベルの信号として出力するバッファリング回路と、該バッファリング回路からの出力信号を入力信号として前記第１の電源レベルと第２の電源レベルの信号に変換するレベル変換回路とを備えたことを特徴とする半導体回路。
    
    

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