JPH10209853A - レベルシフト回路 - Google Patents

レベルシフト回路

Info

Publication number
JPH10209853A
JPH10209853A JP9012332A JP1233297A JPH10209853A JP H10209853 A JPH10209853 A JP H10209853A JP 9012332 A JP9012332 A JP 9012332A JP 1233297 A JP1233297 A JP 1233297A JP H10209853 A JPH10209853 A JP H10209853A
Authority
JP
Japan
Prior art keywords
level
channel mos
transistor
mos transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9012332A
Other languages
English (en)
Inventor
Shunsuke Takagi
俊介 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9012332A priority Critical patent/JPH10209853A/ja
Priority to KR1019980002005A priority patent/KR19980070751A/ko
Priority to US09/012,426 priority patent/US5912577A/en
Publication of JPH10209853A publication Critical patent/JPH10209853A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【課題】 レイアウト面積と回路内を流れる貫通電流と
の低減を図り、出力信号の振幅が大きくても高速な反転
動作が可能なレベルシフト回路を提供する。 【解決手段】 インバータＩＮＶ１、ｐチャネルＭＯＳ
トランジスタＰＴ１〜ＰＴ４、ｎチャネルＭＯＳトラン
ジスタＮＴ１〜ＮＴ４により構成されるレベルシフト回
路において、ｐチャネルＭＯＳトランジスタＰＴ２のソ
ースと正の高電圧ＰＶ用の電源との間にｐチャネルＭＯ
ＳトランジスタＰＴ４を接続し、ｎチャネルＭＯＳトラ
ンジスタＮＴ２のソースと負の高電圧ＭＶ用の電源との
間にｎチャネルＭＯＳトランジスタＮＴ４を接続する。
ｐチャネルＭＯＳトランジスタＰＴ４のゲートおよびｎ
チャネルＭＯＳトランジスタＮＴ４のゲートに入力信号
ＩＮを供給する。入力信号ＩＮがＶCCレベルからＧＮＤ
レベルに変化して出力信号ＯＵＴがＰＶレベルからＭＶ
レベルに反転する際に、予めｎチャネルＭＯＳトランジ
スタＮＴ４を高抵抗にして、回路を流れる貫通電流を抑
制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力信号のレベ
ルを他の信号レベルに変換するレベルシフト回路に関す
る。
【０００２】
【従来の技術】図４は、フラッシュメモリなどの半導体
装置において、電源電圧（ＶCC）レベルおよび接地電源
電圧（ＧＮＤ）レベルの入力信号を、正の高電圧（Ｐ
Ｖ）レベルまたは負の高電圧（ＭＶ）レベルに変換して
出力する、従来のレベルシフト回路の一例を示す回路図
である。図４に示すように、この従来のレベルシフト回
路は、インバータＩＮＶ１０１、ｐチャネルＭＯＳトラ
ンジスタＰＴ１０１〜ＰＴ１０４、ｎチャネルＭＯＳト
ランジスタＮＴ１０１〜ＮＴ１０４により構成される。
【０００３】ｐチャネルＭＯＳトランジスタＰＴ１０１
およびｎチャネルＭＯＳトランジスタＮＴ１０１のドレ
イン同士が互いに接続され、その接続点がノードＮＤ１
０１を構成する。このノードＮＤ１０１は、ｐチャネル
ＭＯＳトランジスタＰＴ１０２のゲートおよびｐチャネ
ルＭＯＳトランジスタＰＴ１０３のゲートと、それぞれ
接続される。
【０００４】同様に、ｐチャネルＭＯＳトランジスタＰ
Ｔ１０２およびｎチャネルＭＯＳトランジスタＮＴ１０
２のドレイン同士が互いに接続され、その接続点がノー
ドＮＤ１０２を構成する。このノードＮＤ１０２は、ｐ
チャネルＭＯＳトランジスタＰＴ１０１のゲートおよび
ｐチャネルＭＯＳトランジスタＰＴ１０４のゲートと、
それぞれ接続される。
【０００５】また、ｐチャネルＭＯＳトランジスタＰＴ
１０３およびｎチャネルＭＯＳトランジスタＮＴ１０３
のドレイン同士が互いに接続され、その接続点がノード
ＮＤ１０３を構成する。このノードＮＤ１０３は、ｎチ
ャネルＭＯＳトランジスタＮＴ１０４のゲートと接続さ
れる。同様に、ｐチャネルＭＯＳトランジスタＰＴ１０
４およびｎチャネルＭＯＳトランジスタＮＴ１０４のド
レイン同士が互いに接続され、その接続点が出力ノード
ＮＤOUT を構成する。この出力ノードＮＤOUTは、ｎチ
ャネルＭＯＳトランジスタＮＴ１０３のゲートと接続さ
れる。
【０００６】ｐチャネルＭＯＳトランジスタＰＴ１０１
〜ＰＴ１０４のソースは、正の高電圧ＰＶ（≧ＶCC）を
供給する電源と接続され、ｎチャネルＭＯＳトランジス
タＮＴ１０１．ＮＴ１０２はＧＮＤを供給する電源と接
続され、ｎチャネルＭＯＳトランジスタＮＴ１０３．Ｎ
Ｔ１０４のソースは負の高電圧ＭＶ（≦ＧＮＤ）を供給
する電源と接続される。
【０００７】また、ｎチャネルＭＯＳトランジスタＮＴ
１０１のゲートが入力信号ＩＮの入力ラインと接続さ
れ、ｎチャネルＭＯＳトランジスタＮＴ１０２のゲート
がインバータＩＮＶ１０１を介して入力信号ＩＮの入力
ラインと接続される。インバータＩＮＶ１０１は、ＶCC
を供給する電源とＧＮＤを供給する電源と接続される。
また、出力ノードＮＤOUT は、出力信号ＯＵＴの出力ラ
インと接続される。
【０００８】この従来のレベルシフト回路において、ｐ
チャネルＭＯＳトランジスタＰＴ１０１〜ＰＴ１０４お
よびｎチャネルＭＯＳトランジスタＮＴ１０１〜ＮＴ１
０４、それぞれ、ウェル中に形成されている。この場
合、ｐチャネルＭＯＳトランジスタＰＴ１０１〜ＰＴ１
０４が設けられたｎ型ウェルは、ＰＶレベルにバイアス
され、ｎチャネルＭＯＳトランジスタＮＴ１０１〜ＮＴ
１０４が設けられたｐ型ウェルは、ＭＶレベルにバイア
スされる。
【０００９】上述のように構成されたこの従来のレベル
シフト回路は、ＶCCレベルまたはＧＮＤレベルの入力信
号を、ＭＶレベルまたはＰＶレベルの出力信号ＯＵＴに
レベル変換して出力する。以下に、入力信号ＩＮの電位
がＶCCレベル（ハイレベル）からＧＮＤレベル（ローレ
ベル）に変化する場合を例に、このレベル回路の動作に
ついて説明する。
【００１０】すなわち、この従来のレベルシフト回路に
おいて、入力信号ＩＮとしてＶCCレベルの信号が入力さ
れると、ｎチャネルＭＯＳトランジスタＮＴ１０１がオ
ン状態となり、ｎチャネルＭＯＳトランジスタＮＴ１０
２がオフ状態となる。その結果、ノードＮＤ１０１がＧ
ＮＤレベルに引き込まれ、ｐチャネルＭＯＳトランジス
タＰＴ１０２，ＰＴ１０３がともにオン状態となる。そ
の結果、ｐチャネルＭＯＳトランジスタＰＴ１０２がオ
ン状態になったことに伴い、ノードＮＤ１０２の電位が
ＰＶレベルまで上昇し、ｐチャネルＭＯＳトランジスタ
ＰＴ１０１がオフ状態の安定に保持され、これにより、
ノードＮＤ１０１の電位がＧＮＤレベルで安定し、ｐチ
ャネルＭＯＳトランジスタＰＴ１０２，ＰＴ１０３のオ
ン状態が安定に保持される。
【００１１】ノードＮＤ１０２の電位がＰＶレベルにな
ったことに伴い、ｐチャネルＭＯＳトランジスタＰＴ１
０４がオフ状態にされ、また、ｐチャネルＭＯＳトラン
ジスタＰＴ１０３がオン状態であることから、ノードＮ
Ｄ１０３の電位がＰＶレベルまで上昇する。その結果、
ｎチャネルＭＯＳトランジスタＮＴ１０４がオン状態と
なり、出力ノードＮＤOUT の電位はＭＶレベルまで下降
する。
【００１２】出力ノードＮＤOUT の電位がＭＶレベルに
なったことに伴い、ｎチャネルＭＯＳトランジスタＮＴ
１０３はオフ状態に安定に保持され、出力ノードＮＤ
OUT の電位がＭＶレベルで確定する。これにより、出力
ノードＮＤOUT からＭＶレベルの出力信号ＯＵＴが出力
される。
【００１３】この状態から、入力信号ＩＮの電位がＶCC
レベルからＧＮＤレベルに変化すると、ｎチャネルＭＯ
ＳトランジスタＮＴ１０２がオン状態となり、ｎチャネ
ルＭＯＳトランジスタＮＴ１０１がオフ状態となる。そ
の結果、ノードＮＤ１０２がＧＮＤレベルに引き込ま
れ、ｐチャネルＭＯＳトランジスタＰＴ１０１，ＰＴ１
０４がオン状態に切り換わる。ｐチャネルＭＯＳトラン
ジスタＰＴ１０１がオン状態になったことに伴い、ノー
ドＮＤ１０１の電位がＰＶレベルまで上昇し、ｐチャネ
ルＭＯＳトランジスタＰＴ１０２，ＰＴ１０３がオフ状
態となり、その状態が安定に保持される。
【００１４】ｐチャネルＭＯＳトランジスタＰＴ１０４
がオン状態となったことに伴い、出力ノードＮＤOUT の
電位がＰＶレベルまで上昇し、ｎチャネルＭＯＳトラン
ジスタＮＴ１０３はオン状態となる。その結果、ノード
ＮＤ１０３の電位がＭＶレベルまで下がり、ｎチャネル
ＭＯＳトランジスタＮＴ１０４はオフ状態に安定に保持
され、出力ノードＮＤOUT の電位がＰＶレベルで確定す
る。したがって、出力ノードＮＤOUT からＰＶレベルの
出力信号ＯＵＴが出力される。
【００１５】図５は、従来のレベルシフト回路の他の例
を示す回路図である。図５に示すように、このレベルシ
フト回路は、インバータＩＮＶ２０１、ｐチャネルＭＯ
ＳトランジスタＰＴ２０１〜ＰＴ２０３、ｎチャネルＭ
ＯＳトランジスタＮＴ２０１〜ＮＴ２０３により構成さ
れる。
【００１６】インバータＩＮＶ２０１は、ＶCCレベルを
供給する電源とＧＮＤレベルを供給する電源との間に接
続される。このインバータＩＮＶ２０１の入力端子は、
入力信号ＩＮの供給ラインと接続される。また、このイ
ンバータＩＮＶ２０１の出力端子は、そのゲートがＶCC
を供給する電源と接続されたｎチャネルＭＯＳトランジ
スタＮＴ２０１を介して、ｐチャネルＭＯＳトランジス
タＰＴ２０２のドレインおよびｐチャネルＭＯＳトラン
ジスタＰＴ２０３のゲートと接続されるとともに、その
ゲートがＧＮＤを供給する電源と接続されたｐチャネル
ＭＯＳトランジスタＰＴ２０１を介して、ｎチャネルＭ
ＯＳトランジスタＮＴ２０２のドレインおよびｎチャネ
ルＭＯＳトランジスタＮＴ２０３のゲートと接続され
る。
【００１７】ここで、ｎチャネルＭＯＳトランジスタＮ
Ｔ２０１およびｐチャネルＭＯＳトランジスタＰＴ２０
１は、他のトランジスタよりもしきい値電圧が低く設定
され、カットゲートとしての機能を有する。また、符号
ＮＤ２０１，ＮＤ２０２はノードを示す。この場合、ノ
ードＮＤ２０１は、ｐチャネルＭＯＳトランジスタＰＴ
２０２のドレインおよびｐチャネルＭＯＳトランジスタ
ＰＴ２０３のゲートの接続点に対応し、ノードＮＤ２０
２は、ｎチャネルＭＯＳトランジスタＮＴ２０２のドレ
インおよびｎチャネルＭＯＳトランジスタＮＴ２０３の
ゲートの接続点に対応する。
【００１８】ｐチャネルＭＯＳトランジスタＰＴ２０２
のソースおよびｐチャネルＭＯＳトランジスタＰＴ２０
３のソースは、正の高電圧ＰＶ（≧ＶCC）を供給する電
源と接続される。また、ｎチャネルＭＯＳトランジスタ
ＮＴ２０２のソースおよびｎチャネルＭＯＳトランジス
タＮＴ２０３のソースは、負の高電圧ＭＶ（≦ＧＮＤ）
を供給する電源と接続される。
【００１９】ｐチャネルＭＯＳトランジスタＰＴ２０３
およびｎチャネルＭＯＳトランジスタＮＴ２０３のドレ
イン同士は互いに接続され、出力ノードＮＤOUT を構成
する。この出力ノードＮＤOUT は、ｐチャネルＭＯＳト
ランジスタＰＴ２０２のゲートと接続されるとともに、
ｎチャネルＭＯＳトランジスタＮＴ２０２のゲートと接
続される。また、この出力ノードＮＤOUT は、出力信号
ＯＵＴの出力ラインと接続される。
【００２０】このレベルシフト回路において、ｐチャネ
ルＭＯＳトランジスタＰＴ２０１〜ＰＴ２０３およびｎ
チャネルＭＯＳトランジスタＮＴ２０１〜ＮＴ２０３
は、それぞれ、ウェル中に形成されている。この場合、
ｐチャネルＭＯＳトランジスタＰＴ２０１〜ＰＴ２０３
が設けられたｎ型ウェルは、ＰＶレベルにバイアスさ
れ、ｎチャネルＭＯＳトランジスタＮＴ２０１〜ＮＴ２
０３が設けられたｐ型ウェルは、ＭＶレベルにバイアス
される。
【００２１】上述のように構成されたこの従来のレベル
シフト回路は、ＶCCレベルまたはＧＮＤレベルの入力信
号を、ＰＶレベルまたはＭＶレベルの出力信号ＯＵＴに
レベル変換して出力する。以下に、入力信号ＩＮの電位
がＶCCレベル（ハイレベル）からＧＮＤレベル（ローレ
ベル）に変化する場合を例に、このレベル回路の動作に
ついて説明する。
【００２２】すなわち、この従来のレベルシフト回路に
おいては、入力信号ＩＮがインバータＩＮＶ２０１でレ
ベル反転されるため、ＶCCレベルの入力信号ＩＮが供給
されると、インバータＩＮＶ２０１の出力端子の電位が
ＧＮＤレベルとなる。そして、このＧＮＤレベルの信号
がｎチャネルＭＯＳトランジスタＮＴ２０１を介してノ
ードＮＤ２０１、したがって、ｐチャネルＭＯＳトラン
ジスタＰＴ２０３のゲートに供給されるとともに、ｐチ
ャネルＭＯＳトランジスタＰＴ２０１を介してノードＮ
Ｄ２０２、したがって、ｎチャネルＭＯＳトランジスタ
ＮＴ２０３のゲートに供給される。
【００２３】その結果、ｐチャネルＭＯＳトランジスタ
ＰＴ２０３がオン状態となり、ｎチャネルＭＯＳトラン
ジスタＮＴ２０３がオフ状態となるので、出力ノードＮ
ＤOUT の電位がＰＶレベルまで上昇する。これにより、
ｐチャネルＭＯＳトランジスタＰＴ２０２はオフ状態
に、ｎチャネルＭＯＳトランジスタＮＴ２０２はオン状
態に、それぞれ安定に保持され、ノードＮＤ２０２の電
位はＭＶレベルまで下降する。これに伴って、ｎチャネ
ルＭＯＳトランジスタＮＴ２０３がオフ状態に安定に保
持され、出力ノードＮＤOUT の電位がＰＶレベルで確定
する。このとき、ｐチャネルＭＯＳトランジスタＰＴ２
０１はカットオフ状態となる。
【００２４】したがって、このとき、出力ノードＮＤ
OUT から、ＰＶレベルの出力信号ＯＵＴが出力される。
【００２５】次に、この状態から、入力信号ＩＮの電位
がＶCCレベルからＧＮＤレベルに変化すると、インバー
タＩＮＶ２０１とｎチャネルＭＯＳトランジスタＮＴ２
０１とにより、ノードＮＤ２０１の電位がＧＮＤレベル
からＶCC−Ｖthレベル（ただし、ＶthはｎチャネルＭＯ
ＳトランジスタＮＴ２０１のしきい値電圧）まで上昇
し、インバータＩＮＶ２０１とｐチャネルＭＯＳトラン
ジスタＰＴ２０１とにより、ノードＮＤ２０２の電位が
ＭＶレベルからＶCCレベルに上昇する。その結果、ｐチ
ャネルＭＯＳトランジスタＰＴ２０３がオフ状態、ｎチ
ャネルＭＯＳトランジスタＮＴ２０３がオン状態とな
り、出力ノードＮＤOUT の電位がＭＶレベルに下降す
る。これにより、ｐチャネルＭＯＳトランジスタＰＴ２
０２がオン状態、ｎチャネルＭＯＳトランジスタＮＴ２
０２がオフ状態に、それぞれ安定に保持され、ノードＮ
Ｄ２０１の電位がＰＶレベルに上昇する。これに伴っ
て、ｐチャネルＭＯＳトランジスタＰＴ２０３がオフ状
態に安定に保持され、出力ノードＮＤOUT の電位がＭＶ
レベルで確定する。このとき、ｎチャネルＭＯＳトラン
ジスタＮＴ２０１はカットオフ状態となる。
【００２６】したがって、このとき、出力ノードＮＤ
OUT から、ＭＶレベルの出力信号ＯＵＴが出力される。
【００２７】上述は、入力信号ＩＮの電位がＶCCレベル
からＧＮＤレベルに変化した場合の動作についてである
が、入力信号ＩＮの電位がＧＮＤレベルからＶCCレベル
に変化した場合も、ｐチャネルＭＯＳトランジスタＰＴ
２０１〜ＰＴ２０３およびｎチャネルＭＯＳトランジス
タＮＴ２０１〜ＮＴ２０３が上述と反対になるだけで、
同様な動作をする。
【００２８】
【発明が解決しようとする課題】しかしながら、図４に
示す従来のレベルシフト回路は、ＧＮＤレベル−ＶCCレ
ベルの入力信号ＩＮを、ＰＶレベル−ＭＶレベルの出力
信号ＯＵＴにレベル変換する際に、前段でＧＮＤレベル
−ＶCCレベルからＧＮＤレベル−ＰＶレベルに変換した
後、後段でＭＶレベル−ＰＶレベルに変換する２段構成
となっている。このため、レイアウト面積が大きくなる
という問題を有する。
【００２９】また、図５に示す従来のレベルシフト回路
は、１段のレベルシフト回路で構成され、トランジスタ
数も６個と少なくレイアウトは非常に容易であるが、カ
ットゲート（ｐチャネルＭＯＳトランジスタＰＴ２０１
およびｎチャネルＭＯＳトランジスタＮＴ２０１）が必
要であり、これらのカットゲートに低しきい値電圧のト
ランジスタを使用しなければ、次のような問題を生じ
る。
【００３０】すなわち、図５に示す従来のレベルシフト
回路について動作シミュレーションを行ったところ、次
のようなことがわかった。ここで、この動作シミュレー
ションに用いたレベルシフト回路では、カットゲートを
構成するｐチャネルＭＯＳトランジスタＰＴ２０１およ
びｎチャネルＭＯＳトランジスタＮＴ２０１として、通
常のしきい値電圧のトランジスタを用いた。また、入力
段に２段構成のインバータを用いたため、入力信号ＩＮ
に対応する出力信号ＯＵＴの電位が、図５に示す回路と
は逆になっている。
【００３１】図６は、この従来のレベルシフト回路の動
作シミュレーションの結果を示すグラフである。ここで
は、入力信号ＩＮをＧＮＤレベルとＶCCレベルとの間で
変化させたときの、過渡応答特性のシミュレーションを
行い、ＶCCレベル＝２．５Ｖ、ＧＮＤレベル＝０Ｖ、Ｐ
Ｖレベル＝３．５Ｖ、ＭＶレベル＝−１．５Ｖとした。
図６のグラフにおいて、横軸は時間（ナノ秒）、縦軸は
電圧（Ｖ）を示す。また実線および白丸は入力信号Ｉ
Ｎ、一点鎖線および黒丸は出力信号ＯＵＴを示す。
【００３２】図６に示すように、この従来のレベルシフ
ト回路では、０Ｖおよび２．５Ｖの入力信号ＩＮが、
３．５Ｖおよび−１．５Ｖの出力信号ＯＵＴにレベル変
換されるが、入力信号ＩＮの変化に伴って出力信号ＯＵ
Ｔが反転する際の過渡特性が悪く、また、出力信号ＯＵ
Ｔが定常状態となるまでの時間も比較的長い。また、こ
れと同様なシミュレーションを、ＰＶレベル＝５Ｖ、Ｍ
Ｖレベル＝−３Ｖとして両者の電位差を大きくして行っ
たところ、この従来のレベルシフト回路は動作しなかっ
た。
【００３３】このように、図５に示す従来のレベルシフ
ト回路では、カットゲートに低しきい値電圧のトランジ
スタを使用しなければ、出力信号ＯＵＴの反転動作を高
速に行えないという問題や、振幅の大きな出力信号ＯＵ
Ｔを出力することが困難であるという問題を有する。
【００３４】また、図５に示す従来のレベルシフト回路
の動作時に、回路内を大量の貫通電流が流れるという問
題がある。例えば、入力信号ＩＮがＶCCレベルからＧＮ
Ｄレベルに変化して、出力信号ＯＵＴがＰＶレベルから
ＭＶレベルに反転する場合、ノードＮＤ２０２の電位が
ＭＶレベルからＶCCレベルに上昇しようとするが、この
際に、ｎチャネルＭＯＳトランジスタＮＴ２０２がオン
状態となっているため、このｎチャネルＭＯＳトランジ
スタＮＴ２０２を通って大量の通過電流が流れてしま
う。この通過電流は、ノードＮＤ２０２の電位のスムー
ズな変化を妨げ、出力信号ＯＵＴの反転動作を高速に行
えないことや、ＰＶレベルとＭＶレベルとの電位差が大
きい場合に出力信号ＯＵＴを反転できないことの原因と
なっている。
【００３５】したがって、この発明の目的は、レイアウ
ト面積および回路内を流れる貫通電流の低減することが
でき、しかも、入力信号をレベル変換した後の出力信号
の振幅を大きくすることができるとともに、そのレベル
変換の動作を高速に行うことができるレベルシフト回路
を提供することにある。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１のレベルおよびこの第１のレベル
よりも低い第２のレベルの入力信号が入力され、第１の
レベル以上の第３のレベルまたは第２のレベル以下の第
４のレベルの出力信号を取り出すようにしたレベルシフ
ト回路において、第３のレベルの電圧を供給可能な高レ
ベル用電源と第４のレベルの電圧を供給可能な低レベル
用電源と、入力端子が入力信号の供給ラインに接続され
たインバータ回路と、インバータ回路の出力レベルが実
質的に第２のレベル以下になると出力ノードを高レベル
用電源に接続する第１のトランジスタと、インバータ回
路の出力レベルが実質的に第１のレベル以上になると出
力ノードを低レベル用電源に接続する第２のトランジス
タと、出力ノードのレベルが実質的に第２のレベル以下
になると第１のトランジスタを非導通状態に保持する第
３のトランジスタと、出力ノードのレベルが実質的に第
１のレベル以上になると第２のトランジスタを非導通状
態に保持する第４のトランジスタと、第３のトランジス
タと高レベル用電源との間に接続された第５のトランジ
スタと、第４のトランジスタと低レベル用電源との間に
接続された第６のトランジスタとを有し、第５のトラン
ジスタおよび第６のトランジスタの導通状態がインバー
タ回路の出力レベルの反転レベルの信号により制御され
ることを特徴とするものである。
【００３７】この発明の典型的な実施形態においては、
第１のトランジスタのゲートおよび第３のトランジスタ
のドレインの第１の接続点とインバータ回路の出力端子
との間に、ゲートが第１のレベル用の電源に接続され、
第１の接続点の電位が第１のレベルよりも高くなるとカ
ットオフする第７のトランジスタが接続されるととも
に、第２のトランジスタのゲートおよび第４のトランジ
スタのドレインの第２の接続点とインバータ回路の出力
端子との間に、ゲートが第２のレベル用の電源に接続さ
れ、第２の接続点の電位が第２のレベルよりも低くなる
とカットオフする第８のトランジスタが接続される。
【００３８】上述のように構成されたこの発明によるレ
ベルシフト回路によれば、第１のレベルおよびこの第１
のレベルよりも低い第２のレベルの入力信号を、第１の
レベル以上の第３のレベルまたは第２のレベル以下の第
４のレベルの出力信号にレベル変換して出力する動作
を、１段の回路で行うことができるので、レイアウト面
積の縮小を図るこができる。
【００３９】また、第３のトランジスタおよび高レベル
用電源の間に接続された第５のトランジスタと、第４の
トランジスタおよび低レベル用電源の間に接続された第
６のトランジスタとを有し、第５のトランジスタおよび
第６のトランジスタの導通状態がインバータ回路の出力
レベルの反転レベルの信号により制御されるので、出力
ノードが第３のレベルから第４のレベルに反転する際
に、第６のトランジスタが高抵抗にされ、第４および第
６のトランジスタを流れようとする貫通電流を抑えるこ
とができ、出力ノードが第４のレベルから第３のレベル
に反転する際に、第５のトランジスが高抵抗にされ、第
３および第５のトランジスタを流れようとする貫通電流
を抑えることができる。
【００４０】また、カットオフ用の第７および第８のト
ランジスタとして、通常のしきい値電圧のトランジスタ
を用いても、いいかえると、これらのカットオフ用の第
７および第８のトランジスタとして、特に低しきい値電
圧のトランジスタを用いなくても、出力信号の振幅、す
なわち、第３のレベルと第４のレベルとの電位差が大き
い場合であってもレベル変換動作が可能となるととも
に、その動作を高速に行うことができる。
【００４１】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。図１は、この発明の一
実施形態によるレベルシフト回路の一例を示す回路図で
ある。このレベルシフト回路は、例えば、フラッシュメ
モリなどの半導体装置において、電源電圧（ＶCC）レベ
ルおよび接地電源電圧（ＧＮＤ）レベルの入力信号を、
正の高電圧（ＰＶ）レベルまたは負の高電圧（ＭＶ）レ
ベルに変換する際などに用いられる。
【００４２】図１に示すように、このレベルシフト回路
は、インバータＩＮＶ１、ｐチャネルＭＯＳトランジス
タＰＴ１〜ＰＴ４、ｎチャネルＭＯＳトランジスタＮＴ
１〜ＮＴ４により構成される。
【００４３】インバータＩＮＶ１は、電源電圧（ＶCC）
を供給する電源と接地電源電圧（ＧＮＤ）を供給する電
源との間に接続される。このインバータＩＮＶ１の入力
端子は、入力信号ＩＮの供給ラインと接続される。ま
た、このインバータＩＮＶ１の出力端子は、そのゲート
がＶCCを供給する電源と接続されたｎチャネルＭＯＳト
ランジスタＮＴ１を介して、ｐチャネルＭＯＳトランジ
スタＰＴ２のドレインおよびｐチャネルＭＯＳトランジ
スタＰＴ３のゲートと接続されるとともに、そのゲート
がＧＮＤを供給する電源と接続されたｐチャネルＭＯＳ
トランジスタＰＴ１を介して、ｎチャネルＭＯＳトラン
ジスタＮＴ２のドレインおよびｎチャネルＭＯＳトラン
ジスタＮＴ３のゲートと接続される。
【００４４】ｎチャネルＭＯＳトランジスタＮＴ１およ
びｐチャネルＭＯＳトランジスタＰＴ１は、カットゲー
トとしての機能を有する。ここでは、これらのｎチャネ
ルＭＯＳトランジスタＮＴ１およびｐチャネルＭＯＳト
ランジスタＰＴ１として、通常のしきい値電圧のトラン
ジスタを用いることが可能である。また、符号ＮＤ１，
ＮＤ２はノードを示す。この場合、ノードＮＤ１は、ｐ
チャネルＭＯＳトランジスタＰＴ２のドレインおよびｐ
チャネルＭＯＳトランジスタＰＴ３のゲートの接続点に
対応し、ノードＮＤ２は、ｎチャネルＭＯＳトランジス
タＮＴ２のドレインおよびｎチャネルＭＯＳトランジス
タＮＴ３のゲートの接続点に対応する。
【００４５】ｐチャネルＭＯＳトランジスタＰＴ２のソ
ースは、ｐチャネルＭＯＳトランジスタＰＴ４のドレイ
ンと接続され、ｎチャネルＭＯＳトランジスタＮＴ２の
ソースは、ｎチャネルＭＯＳトランジスタＮＴ４のドレ
インと接続される。この場合、ｐチャネルＭＯＳトラン
ジスタＰＴ４のゲートおよびｎチャネルＭＯＳトランジ
スタＮＴ４のゲートは、それぞれ、入力信号ＩＮの供給
ラインと接続される。すなわち、これらのｐチャネルＭ
ＯＳトランジスタＰＴ４およびｎチャネルＭＯＳトラン
ジスタＮＴ４の導通状態は、インバータＩＮＶ１の出力
レベルに対して反転の関係にある入力信号ＩＮにより制
御される。
【００４６】ｐチャネルＭＯＳトランジスタＰＴ３のソ
ースおよびｐチャネルＭＯＳトランジスタＰＴ４のソー
スは、正の高電圧ＰＶ（≧ＶCC）を供給する電源と接続
される。また、ｎチャネルＭＯＳトランジスタＮＴ３の
ソースおよびｎチャネルＭＯＳトランジスタＮＴ４のソ
ースは、負の高電圧ＭＶ（≦ＧＮＤ）を供給する電源と
接続される。
【００４７】ｐチャネルＭＯＳトランジスタＰＴ３およ
びｎチャネルＭＯＳトランジスタＮＴ３のドレイン同士
は互いに接続され、出力ノードＮＤOUT を構成する。こ
の出力ノードＮＤOUT は、ｐチャネルＭＯＳトランジス
タＰＴ２のゲートと接続されるとともに、ｎチャネルＭ
ＯＳトランジスタＮＴ２のゲートと接続される。また、
この出力ノードＮＤOUT は、出力信号ＯＵＴの出力ライ
ンと接続される。
【００４８】このレベルシフト回路において、ｐチャネ
ルＭＯＳトランジスタＰＴ４は、ｐチャネルＭＯＳトラ
ンジスタＰＴ２を構成する拡散層の間に、例えばポリサ
イドからなるｐチャネルＭＯＳトランジスタＰＴ４用の
ゲートの配線を挿入して作製されたものである。同様
に、ｎチャネルＭＯＳトランジスタＮＴ４は、ｎチャネ
ルＭＯＳトランジスタＮＴ２を構成する拡散層の間に、
ｎチャネルＭＯＳトランジスタＮＴ４用のゲートの配線
を挿入して作製されたものである。
【００４９】また、このレベルシフト回路において、ｐ
チャネルＭＯＳトランジスタＰＴ１〜ＰＴ４およびｎチ
ャネルＭＯＳトランジスタＮＴ１〜ＮＴ４は、それぞ
れ、ウェル中に設けられている。この場合、ｐチャネル
ＭＯＳトランジスタＰＴ１〜ＰＴ４が設けられたｎ型ウ
ェルは、ＰＶレベルにバイアスされ、ｎチャネルＭＯＳ
トランジスタＮＴ１〜ＮＴ４が設けられたｐ型ウェル
は、ＭＶレベルにバイアスされる。
【００５０】上述のように構成されたこのレベルシフト
回路は、ＶCCレベルまたはＧＮＤレベルの入力信号ＩＮ
を、ＰＶレベルまたはＭＶレベルの出力信号ＯＵＴにレ
ベル変換して出力する。以下に、入力信号ＩＮの電位が
ＶCCレベル（ハイレベル）からＧＮＤレベル（ローレベ
ル）に変化する場合を例に、このレベル回路の動作につ
いて説明する。
【００５１】すなわち、このレベルシフト回路において
は、入力信号ＩＮがインバータＩＮＶ１でレベル反転さ
れるため、入力信号ＩＮとしてＶCCレベルの信号が供給
されると、インバータＩＮＶ１の出力端子の電位がＧＮ
Ｄレベルとなる。そして、このＧＮＤレベルの信号がｎ
チャネルＭＯＳトランジスタＮＴ１を介してノードＮＤ
１、したがって、ｐチャネルＭＯＳトランジスタＰＴ３
のゲートに供給されるとともに、ｐチャネルＭＯＳトラ
ンジスタＮＴ１を介してノードＮＤ２、したがって、ｎ
チャネルＭＯＳトランジスタＮＴ３のゲートに供給され
る。
【００５２】その結果、ｐチャネルＭＯＳトランジスタ
ＰＴ３がオン状態となり、ｎチャネルＭＯＳトランジス
タＮＴ３がオフ状態となるので、出力ノードＮＤOUT の
電位がＰＶレベルまで上昇する。これにより、ｐチャネ
ルＭＯＳトランジスタＰＴ２はオフ状態に、ｎチャネル
ＭＯＳトランジスタＮＴ２はオン状態に、それぞれ安定
に保持される。
【００５３】また、ＶCCレベルの入力信号ＩＮがｐチャ
ネルＭＯＳトランジスタＰＴ４のゲートおよびｎチャネ
ルＭＯＳトランジスタＮＴ４のゲートに供給されるの
で、ｐチャネルＭＯＳトランジスタＰＴ４はオフ状態と
なり、ｎチャネルＭＯＳトランジスタＮＴ４はオン状態
となる。また、ｎチャネルＭＯＳトランジスタＮＴ２は
オン状態となっているので、ノードＮＤ２の電位がＧＮ
ＤレベルからＭＶレベルに下降する。これにより、ｎチ
ャネルＭＯＳトランジスタＮＴ３がオフ状態に安定に保
持され、出力ノードＮＤOUT の電位がＰＶレベルで確定
する。このとき、ｐチャネルＭＯＳトランジスタＰＴ１
はカットオフ状態になる。また、このとき、ｎチャネル
ＭＯＳトランジスタＮＴ３がオフ状態であるので、ｐチ
ャネルＭＯＳトランジスタＰＴ３とｎチャネルＭＯＳト
ランジスタＮＴ３との間を通過する貫通電流は流れな
い。
【００５４】したがって、このとき、出力ノードＮＤ
OUT からＰＶレベルの出力信号ＯＵＴが出力される。
【００５５】次に、この状態から、入力信号ＩＮのレベ
ルがＶCCレベルからＧＮＤレベルに変化すると、ｎチャ
ネルＭＯＳトランジスタＮＴ４のゲートおよびｐチャネ
ルＭＯＳトランジスタＰＴ４のゲートに、ＧＮＤレベル
の信号が供給されることにより、ｎチャネルＭＯＳトラ
ンジスタＮＴ４の抵抗が増加し、ｐチャネルＭＯＳトラ
ンジスタＰＴ４が完全にオン状態となる。そして、ＧＮ
Ｄレベルの入力信号ＩＮがインバータＩＮＶ１およびｎ
チャネルＭＯＳトランジスタＮＴ１を介して、ノードＮ
Ｄ１に供給されることにより、このノードＮＤ１のレベ
ルが、ＧＮＤレベルからＶCC−Ｖthレベル（ただし、Ｖ
thはｎチャネルＭＯＳトランジスタＮＴ１のしきい値電
圧）まで上昇する。このとき、ｐチャネルＭＯＳトラン
ジスタＰＴ２はオフ状態であるから、ノードＮＤ１の電
位は問題なくこのＶCC−Ｖthレベルまで上昇する。
【００５６】また、ＧＮＤレベルの入力信号ＩＮがイン
バータＩＮＶ１およびｐチャネルＭＯＳトランジスタＰ
１を介して、ノードＮＤ２に供給されることにより、こ
のノードＮＤ２の電位は、ＭＶレベルからＶCCレベルま
で上昇しようとする。このとき、図５に示す従来のレベ
ルシフト回路では、大量の貫通電流が流れて問題となっ
ていたが、この一実施形態によるレベルシフト回路で
は、あらかじめｎチャネルＭＯＳトランジスタＮＴ４の
抵抗値が大きくなっているため、ｎチャネルＭＯＳトラ
ンジスタＮＴ２，ＮＴ４を通過する貫通電流が抑えら
れ、ノードＮＤ２の電位が、ＭＶレベルからＶCCレベル
へに比較的スムーズに上昇する。
【００５７】このように、ノードＮＤ１の電位がＶCC−
Ｖthレベル、ノードＮＤ２の電位がＶCCレベルとなった
とき、出力ノードＮＤOUT がローレベルとなるように、
ｐチャネルＭＯＳトランジスタＰＴ３およびｎチャネル
ＭＯＳトランジスタＮＴ３のサイズ比を調整しておくこ
とにより、出力ノードＮＤOUT の電位はＭＶレベルに近
づく。これに伴って、ｐチャネルＭＯＳトランジスタＰ
Ｔ２がオン状態、ｎチャネルＭＯＳトランジスタＮＴ２
がオフ状態に、それぞれ安定に保持される。その結果、
ノードＮＤ１の電位がＰＶレベルまで上昇し、ｎチャネ
ルＭＯＳトランジスタＮＴ２，ＮＴ４を通過する貫通電
流がなくなってノードＮＤ２の電位が完全にＶCCレベル
となる。これにより、ｐチャネルＭＯＳトランジスタＰ
Ｔ３はオフ状態に安定に保持され、出力ノードＮＤOUT
の電位がＭＶレベルで確定する。このとき、ｎチャネル
ＭＯＳトランジスタＮＴ１はカットオフ状態となる。ま
た、ｐチャネルＭＯＳトランジスタＰＴ３がオフ状態で
あるので、ｐチャネルＭＯＳトランジスタＰＴ３とｎチ
ャネルＭＯＳトランジスタＮＴ３とを通過する貫通電流
も流れない。
【００５８】したがって、このとき、出力ノードＮＤ
OUT からＭＶレベルの出力信号ＯＵＴが出力される。
【００５９】上述は、入力信号ＩＮの電位がＶCCレベル
からＧＮＤレベルに変化した場合の動作についてである
が、入力信号ＩＮの電位がＧＮＤレベルからＶCCレベル
に変化した場合も、ｐチャネルＭＯＳトランジスタＰＴ
１〜ＰＴ４およびｎチャネルＭＯＳトランジスタＮＴ１
〜ＮＴ４が上述と反対になるだけで、同様な動作をす
る。
【００６０】この一実施形態によるレベルシフト回路に
ついて、動作シミュレーションを行った。ここで、この
動作シミュレーションに用いたレベルシフト回路は、カ
ットゲートを構成するｐチャネルＭＯＳトランジスタＰ
Ｔ１およびｎチャネルＭＯＳトランジスタＮＴ１とし
て、通常のしきい値電圧のトランジスタを用いた。ま
た、入力段に２段のインバータを用いたため、入力信号
ＩＮに対応する出力信号ＯＵＴの電位が、図１に示す回
路とは逆になっている。また、ここでは、比較のため、
図６に示す動作シミュレーションの際に用いた従来のレ
ベルシフト回路と、同種類のトランジスタを使用した。
【００６１】図２および図３は、この一実施形態による
レベルシフト回路の動作シミュレーションの結果を示す
グラフである。ここでは、入力信号ＩＮをＧＮＤレベル
とＶCCレベルとの間で変化させたときの、過渡応答特性
のシミュレーションを行った。図２は、ＶCCレベル＝
２．５Ｖ、ＧＮＤレベル＝０Ｖ、ＰＶレベル＝３．５
Ｖ、ＭＶレベル＝−１．５Ｖとした場合の結果を示し、
図３は、ＶCCレベル＝２．５Ｖ、ＧＮＤレベル＝０Ｖ、
ＰＶレベル＝５．０Ｖ、ＭＶレベル＝−３．０Ｖとした
場合の結果を示す。また、図２および図３のグラフにお
いて、横軸は時間（ナノ秒）、縦軸は電圧（Ｖ）を示
す。また、実線および白丸は入力信号ＩＮ、一点鎖線お
よび黒丸は出力信号ＯＵＴを示す。
【００６２】まず、図２に示すように、この一実施形態
によるレベルシフト回路は、０Ｖおよび２．５Ｖの入力
信号ＩＮを、３．５Ｖおよび−１．５Ｖの出力信号ＯＵ
Ｔにレベル変換する場合、入力信号ＩＮの変化による出
力信号ＯＵＴの反転の際の過渡特性が非常に良好であ
り、また、出力信号ＯＵＴが定常状態となるまでに要す
る時間も比較的短い。この一実施形態によるレベルシフ
ト回路のシミュレーション結果を、従来のレベルシフト
回路のシミュレーション結果（図６）と比較して分かる
ように、この一実施形態によるレベルシフト回路の方
が、出力信号ＯＵＴの反転動作が高速である。
【００６３】また、従来のレベルシフト回路では、ＰＶ
レベルとＭＶレベルとの電位差が大きい場合は動作でき
なかったが、この一実施形態によるレベルシフト回路
は、図３に示すように、ＰＶレベル＝５．０Ｖ、ＭＶレ
ベル＝−３．５Ｖの場合であっても、出力信号ＯＵＴの
電位を反転させることが可能である。
【００６４】以上のように、この一実施形態によるレベ
ルシフト回路によれば、ＧＮＤレベル−ＶCCレベルの入
力信号ＩＮを、ＭＶレベル−ＰＶレベルの出力信号ＯＵ
Ｔにレベル変換する際に、そのレベル変換を一段の回路
で行うことができる。このため、これと同様なレベル変
換を二段の回路で行うようにした図４に示す従来のレベ
ルシフト回路と比較して、レイアウト面積を縮小するこ
とができる。また、同様な変換を一段の回路で行うよう
にした図５に示す従来のレベルシフト回路と比較して
も、ｐチャネルＭＯＳトランジスタＰＴ４およびｎチャ
ネルＭＯＳトランジスタＮＴ４が追加されただけであ
り、しかも、実際には、これらのｐチャネルＭＯＳトラ
ンジスタＰＴ４およびｎチャネルＭＯＳトランジスタＮ
Ｔ４のゲートとして、配線を２本挿入するだけの変更で
あるので、レイアウトの増加は少なくて済む。
【００６５】また、ｐチャネルＭＯＳトランジスタＰＴ
４およびｎチャネルＭＯＳトランジスタＮＴ４の導通状
態が、インバータＩＮＶの出力レベルの反転レベルの信
号、この場合、入力信号ＩＮにより制御されることによ
り、入力信号ＩＮのレベルが変化して出力信号ＯＵＴが
反転する際に、このレベルシフト回路を流れる貫通電流
を、従来のレベルシフト回路と比べて削減することがで
きる。
【００６６】また、カットゲート用のｐチャネルＭＯＳ
トランジスタＰＴ１およびｎチャネルＭＯＳトランジス
タＮＴ１として、特に低しきい値電圧のトランジスタを
使用しなくても、ＰＶレベルとＭＶレベルとの電位差が
比較的大きい場合でも、出力信号ＯＵＴを反転させるこ
とができ、しかも、その動作を高速に行うことができ
る。したがって、入力信号ＩＮを、振幅の大きな出力信
号ＯＵＴにレベル変換することが可能である。
【００６７】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた構
成、数値などはあくまで例にすぎず、これに限定される
ものではない。
【００６８】また、カットゲート用のｐチャネルＭＯＳ
トランジスタＰＴ１およびｎチャネルＭＯＳトランジス
タＮＴ１として、低しきい値電圧のトランジスタを用い
ても何ら問題はない。
【００６９】
【発明の効果】以上説明したように、この発明によれ
ば、レイアウト面積および回路内を流れる貫通電流の低
減を図ることができ、しかも、入力信号をレベル変換し
た後の出力信号の振幅を大きくすることができるととも
に、そのレベル変換の動作を高速に行うことができるレ
ベルシフト回路が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるレベルシフト回
路の構成例を示す回路図である。
【図２】 この発明の一実施形態によるレベルシフト回
路の動作シミュレーションの結果を示すグラフである。
【図３】 この発明の一実施形態によるレベルシフト回
路の動作シミュレーションの結果を示すグラフである。
【図４】 従来のレベルシフト回路の第１の構成例を示
す回路図である。
【図５】 従来のレベルシフト回路の第２の構成例を示
す回路図である。
【図６】 従来のレベルシフト回路の動作シミュレーシ
ョンの結果を示すグラフである。
【符号の説明】
ＩＮＶ１・・・インバータ、ＰＴ１〜ＰＴ４・・・ｐチ
ャネルＭＯＳトランジスタ、ＮＴ１〜ＮＴ４・・・ｎチ
ャネルＭＯＳトランジスタ、ＮＤ１，ＮＤ２・・・ノー
ド、ＮＤOUT ・・・出力ノード、ＩＮ・・・入力信号、
ＯＵＴ・・・出力信号、ＰＶ・・・正の高電圧、ＭＶ・
・・負の高電圧

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１のレベルおよびこの第１のレベルよ
    りも低い第２のレベルの入力信号が入力され、上記第１
    のレベル以上の第３のレベルまたは上記第２のレベル以
    下の第４のレベルの出力信号を取り出すようにしたレベ
    ルシフト回路において、 上記第３のレベルの電圧を供給可能な高レベル用電源と 上記第４のレベルの電圧を供給可能な低レベル用電源
    と、 入力端子が上記入力信号の供給ラインに接続されたイン
    バータ回路と、 上記インバータ回路の出力レベルが実質的に上記第２の
    レベル以下になると出力ノードを上記高レベル用電源に
    接続する第１のトランジスタと、 上記インバータ回路の出力レベルが実質的に上記第１の
    レベル以上になると出力ノードを上記低レベル用電源に
    接続する第２のトランジスタと、 上記出力ノードのレベルが実質的に上記第２のレベル以
    下になると上記第１のトランジスタを非導通状態に保持
    する第３のトランジスタと、 上記出力ノードのレベルが実質的に上記第１のレベル以
    上になると上記第２のトランジスタを非導通状態に保持
    する第４のトランジスタと、 上記第３のトランジスタと上記高レベル用電源との間に
    接続された第５のトランジスタと、 上記第４のトランジスタと上記低レベル用電源との間に
    接続された第６のトランジスタと有し、 上記第５のトランジスタおよび上記第６のトランジスタ
    の導通状態が、上記インバータ回路の出力レベルの反転
    レベルの信号により制御されることを特徴とするレベル
    シフト回路。
  2. 【請求項２】 上記第１のトランジスタのゲートおよび
    上記第３のトランジスタのドレインの第１の接続点と上
    記インバータ回路の出力端子との間に、ゲートが上記第
    １のレベル用の電源に接続され、上記第１の接続点の電
    位が上記第１のレベルよりも高くなるとカットオフする
    第７のトランジスタが接続されているとともに、上記第
    ２のトランジスタのゲートおよび上記第４のトランジス
    タのドレインの第２の接続点と上記インバータ回路の出
    力端子との間に、ゲートが上記上記第２のレベル用の電
    源に接続され、上記第２の接続点の電位が上記第２のレ
    ベルよりも低くなるとカットオフする第８のトランジス
    タが接続されていることを特徴とする請求項１記載のレ
    ベルシフト回路。
JP9012332A 1997-01-27 1997-01-27 レベルシフト回路 Pending JPH10209853A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9012332A JPH10209853A (ja) 1997-01-27 1997-01-27 レベルシフト回路
KR1019980002005A KR19980070751A (ko) 1997-01-27 1998-01-23 레벨 시프트 회로
US09/012,426 US5912577A (en) 1997-01-27 1998-01-23 Level shift circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9012332A JPH10209853A (ja) 1997-01-27 1997-01-27 レベルシフト回路

Publications (1)

Publication Number Publication Date
JPH10209853A true JPH10209853A (ja) 1998-08-07

Family

ID=11802361

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9012332A Pending JPH10209853A (ja) 1997-01-27 1997-01-27 レベルシフト回路

Country Status (3)

Country Link
US (1) US5912577A (ja)
JP (1) JPH10209853A (ja)
KR (1) KR19980070751A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288963B2 (en) 2004-03-24 2007-10-30 Elpida Memory, Inc. Level-conversion circuit
JP2014158285A (ja) * 2014-04-24 2014-08-28 Toshiba Corp 半導体スイッチ

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052013A (en) * 1998-04-21 2000-04-18 Vanguard International Semiconductor Corporation Apparatus for generating a timing signal
KR100301928B1 (ko) * 1998-09-24 2001-10-27 윤종용 반도체장치의레벨변환기
US6384643B1 (en) * 1999-12-16 2002-05-07 Texas Instruments Incorporated Temperature and process compensated LDMOS drain-source voltage
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
US6359478B1 (en) * 2001-08-31 2002-03-19 Pericom Semiconductor Corp. Reduced-undershoot CMOS output buffer with delayed VOL-driver transistor
JP3889954B2 (ja) * 2001-10-29 2007-03-07 株式会社ルネサステクノロジ 半導体装置
US6600358B1 (en) * 2002-08-02 2003-07-29 National Semiconductor Corporation Elimination of current drain in step-up level shifter when low power domain is off
US6995598B2 (en) * 2003-02-13 2006-02-07 Texas Instruments Incorporated Level shifter circuit including a set/reset circuit
DE10320795A1 (de) * 2003-04-30 2004-12-09 Infineon Technologies Ag Pegelumsetz-Einrichtung
TWI229499B (en) * 2003-10-01 2005-03-11 Toppoly Optoelectronics Corp Voltage level shifting circuit
KR101204670B1 (ko) 2010-11-26 2012-11-26 에스케이하이닉스 주식회사 레벨 시프터
US9209810B2 (en) 2014-04-16 2015-12-08 Freescale Semiconductor, Inc. Ratioless near-threshold level translator
US9385722B2 (en) 2014-11-25 2016-07-05 Intel Corporation Voltage level shifter circuit
NL2014280B1 (en) * 2015-02-12 2016-10-13 Univ Delft Tech Level shifter.

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266848A (en) * 1990-03-28 1993-11-30 Hitachi, Ltd. CMOS circuit with reduced signal swing
JP3623004B2 (ja) * 1994-03-30 2005-02-23 松下電器産業株式会社 電圧レベル変換回路
US5789942A (en) * 1995-09-07 1998-08-04 Nec Corporation High speed signal level converting circuit having a reduced consumed electric power
US5729165A (en) * 1996-04-04 1998-03-17 National Science Council 1.5v full-swing bootstrapped CMOS large capacitive-load driver circuit suitable for low-voltage deep-submicron CMOS VLSI

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288963B2 (en) 2004-03-24 2007-10-30 Elpida Memory, Inc. Level-conversion circuit
US7576566B2 (en) 2004-03-24 2009-08-18 Elpida Memory, Inc Level-conversion circuit
JP2014158285A (ja) * 2014-04-24 2014-08-28 Toshiba Corp 半導体スイッチ

Also Published As

Publication number Publication date
US5912577A (en) 1999-06-15
KR19980070751A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
JP3152867B2 (ja) レベルシフト半導体装置
US4663584A (en) Intermediate potential generation circuit
US5019729A (en) TTL to CMOS buffer circuit
JPH10209853A (ja) レベルシフト回路
US5444396A (en) Level shifting circuit
US6683445B2 (en) Internal power voltage generator
KR970024174A (ko) 반도체 집적회로(Semiconductor Integrated Circuit Having Reduced Current Leakage and High Speed)
US5027053A (en) Low power VCC /2 generator
EP0713167A1 (en) A voltage level converter
KR20000040543A (ko) 반도체 집적회로의 바이어스 회로
JP2006112906A (ja) 電圧検出回路
CN114624485A (zh) 应用于高压模拟集成电路的低压熔丝修调电路
US7358790B2 (en) High performance level shift circuit with low input voltage
KR0145851B1 (ko) 반도체 메모리 장치의 전압 변환회로
JPH0249519B2 (ja)
US4855624A (en) Low-power bipolar-CMOS interface circuit
JP2769653B2 (ja) 反転回路
JPS6070822A (ja) 半導体集積回路
JPH07121255A (ja) 定電流源回路
JPH07231252A (ja) レベルシフト回路
KR900001813B1 (ko) 슈미트 회로
JPH11326398A (ja) 電圧検知回路
KR100783368B1 (ko) 스타트업모듈
US7084614B2 (en) Reference voltage generator
JP2000194432A (ja) Ｃｍｏｓロジック用電源回路