JPH11326398A - 電圧検知回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低い場合、又は急速に変化する場
合においても、電源電圧検知信号を正常に出力する電圧
検知回路を提供する。 【解決手段】 電圧検知回路に、ノードＮ１１Ａに第１
の基準電圧を供給するための第１の基準電圧発生回路１
０Ａと、ノードＮ１２に制御電圧を発生させるための制
御電圧発生回路２０と、接地端子とノードＮ１３との間
に設けられゲートがノードＮ１１Ａに接続されたＮチャ
ネル型ＭＯＳトランジスタＱｎ１２１と、電源端子とノ
ードＮ１３との間に設けられゲートがノードＮ１２に接
続されたＰチャネル型ＭＯＳトランジスタＱｐ１２１と
を備える。制御電圧によりＰチャネル型ＭＯＳトランジ
スタＱｐ１２１が制御され、電源電圧ＶＤＤが低い場合
でもＰチャネル型ＭＯＳトランジスタＱｐ１２１に電流
を流せるので、ノードＮ１３を介して電圧検知信号ＶＤ
ＴＡを確実に出力できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
る電圧検知回路に関するものである。

【０００２】

【従来の技術】最近、半導体装置において電圧検知回路
が搭載されるとともに、この電圧検知回路から出力され
る電圧検知信号がいろいろと応用されている。例えば、
それぞれ電圧検知信号を用いた、電源電圧値に応じて内
部回路動作を変えることにより広い電源電圧範囲で安定
した動作をさせる技術や、低電圧時、電源投入時又は電
源遮断時における内部回路保護のためのパワーオン・オ
フリセット回路等が、広く用いられようになってきた。
このため、電源電圧値を検知するための電圧検知回路が
重要なものになっている。

【０００３】従来の電圧検知回路について、図７を参照
しながら説明する。図７は、従来の電圧検知回路の回路
図である。図７において、Ｑｐ１０１〜Ｑｐ１０３，Ｑ
ｐ１２１〜Ｑｐ１２３はＰチャネル型ＭＯＳトランジス
タ、Ｑｎ１０１，Ｑｎ１２１はＮチャネル型ＭＯＳトラ
ンジスタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１０，
Ｎ１３０，Ｎ１４０，Ｎ１６０はノード、ＶＤＴは電圧
検知信号、ＶＳＳは接地電圧、ＶＤＤは電源電圧であ
る。

【０００４】そして、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１０１のソースが電源電圧ＶＤＤを供給するための
電源端子に、ゲートとドレインとがノードＮ１６０に、
それぞれ接続されている。また、Ｐチャネル型ＭＯＳト
ランジスタＱｐ１２１のソースが電源端子に、ゲートが
ノードＮ１６０に、それぞれ接続されている。ノードＮ
１６０とノードＮ１１０との間には、Ｐチャネル型ＭＯ
ＳトランジスタＱｐ１０２とＱｐ１０３とが直列に接続
され、ノードＮ１１０と接地電圧ＶＳＳを供給するため
の接地端子との間には、Ｎチャネル型ＭＯＳトランジス
タＱｎ１０１が接続されている。Ｐチャネル型ＭＯＳト
ランジスタＱｐ１０２，Ｑｐ１０３からなる直列接続体
とＮチャネル型ＭＯＳトランジスタＱｎ１０１とは、そ
れぞれ抵抗体として機能する。Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ１２１のドレインと接地端子との間に、入
力端子がノードＮ１１０に、出力端子がノードＮ１３０
に、それぞれ接続された否定回路が設けられている。こ
の否定回路は、Ｐチャネル型ＭＯＳトランジスタＱｐ１
２３とＮチャネル型ＭＯＳトランジスタＱｎ１２１と
を、直列に接続して構成したものである。また、否定回
路ＩＮＶ１の入力端子はノードＮ１３０に接続され、出
力端子はノードＮ１４０に接続されている。ノードＮ１
３０と電源端子との間には、ゲートがノードＮ１４０に
接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２
が設けられている。また、否定回路ＩＮＶ２の入力端子
はノードＮ１４０に接続され、出力端子からは電圧検知
信号ＶＤＴが出力される。

【０００５】図７に示された従来の電圧検知回路は、例
えば、電源電圧ＶＤＤが約３．５Ｖ未満の場合には電圧
検知信号ＶＤＴが“Ｌ”に、約３．５Ｖ以上の場合には
電圧検知信号ＶＤＴが“Ｈ”になるように、それぞれ動
作する。そして、消費電流は、Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ１２１とＮチャネル型ＭＯＳトランジスタ
Ｑｎ１２１とが共にオンした状態で最大になる。この従
来例においては、Ｐチャネル型ＭＯＳトランジスタＱｐ
１２１により電流値が制限される構成になっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の電圧検知回路によれば、電源電圧の降下速度が速い
場合には電圧検知信号が正常に出力されないおそれがあ
るという問題があった。また、電源電圧が急速に変化す
る場合には、電圧上昇時の電圧検知レベルが電圧降下時
の電圧検知レベルよりも低くなることがあり、ノイズに
よって発振を引き起こすおそれがあるという問題があっ
た。これらの問題は、電源電圧ＶＤＤが低い場合におい
て、カレントミラー型回路の電流制御用トランジスタで
あるＰチャネル型ＭＯＳトランジスタＱｐ１２１に、電
流がほとんど流れないことに起因する。

【０００７】本発明は、上記従来の問題に鑑み、電源電
圧が低い場合においても、電流制御用トランジスタに電
流を流すことにより、電圧制御信号が正常に出力される
電圧制御回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記従来の課題を解決す
るために、本発明の電圧検知回路は、電源電圧を供給す
る電源端子と、接地電圧を供給する接地端子と、電源電
圧を受けて、基準電圧を発生する基準電圧発生回路と、
基準電圧発生回路の出力側に接続される第１のノード
と、電源電圧を受けて、基準電圧よりも低い制御電圧を
発生する制御電圧発生回路と、制御電圧発生回路の出力
側に接続される第２のノードと、ゲート，ソース及びド
レインを有し、ゲートが第１のノードにソースが接地端
子にそれぞれ接続されるＮチャネル型ＭＯＳトランジス
タと、ゲート，ソース及びドレインを有し、ソースが電
源端子にゲートが第２のノードに接続されるＰチャネル
型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジ
スタのドレインとＰチャネル型ＭＯＳトランジスタのド
レインとの間を接続する第３のノードとを備え、第３の
ノードから電源電圧に応じた電圧検知信号を出力するよ
うに構成されていることとしたものである。

【０００９】これにより、第２のノードへ供給され基準
電圧よりも低い制御電圧に基づいて、Ｐチャネル型ＭＯ
Ｓトランジスタに電流が流れる。したがって、電源電圧
が低い場合でも、Ｐチャネル型ＭＯＳトランジスタのド
レインが接続された第３のノードが確実に“Ｈ”になる
ので、第３のノードから電源電圧に応じた電圧検知信号
が確実に出力される電圧検知回路が実現される。

【００１０】上述の電圧検知回路において、第１のノー
ドと接地端子との間に介設されたキャパシタを更に備え
ていることが好ましい。

【００１１】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、第１のノードにおいて基準電圧が
立ち上がることが抑制される。したがって、第３のノー
ドが確実に“Ｈ”になるので、第３のノードから電源電
圧に応じた電圧検知信号が確実に出力される電圧検知回
路が実現される。

【００１２】上述の電圧検知回路において、第１のノー
ドと電源端子との間に介設された電圧リセット回路を更
に備えているとすることができる。

【００１３】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、第１のノードにおいて基準電圧が
所定の値に設定される。

【００１４】上述の電圧検知回路において、電圧リセッ
ト回路は、ゲート，ソース及びドレインを有し、ゲート
及びソースが共に電源端子に接続されたＰチャネル型Ｍ
ＯＳトランジスタにより構成されていることが好まし
い。

【００１５】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタ
におけるその電源電圧に応じたしきい値電圧が基準電圧
になる。したがって、第１のノードにおいて基準電圧が
立ち上がることが抑制されることにより、第３のノード
が確実に“Ｈ”になるので、電圧検知信号が確実に出力
される電圧検知回路が実現される。

【００１６】上述の電圧検知回路において、第２のノー
ドと接地端子との間に介設されたキャパシタを更に備え
ていることが好ましい。

【００１７】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、第２のノードにおいて制御電圧が
立ち上がることが抑制される。したがって、第３のノー
ドが確実に“Ｈ”になるので、第３のノードから電源電
圧に応じた電圧検知信号が確実に出力される電圧検知回
路が実現される。

【００１８】上述の電圧検知回路において、第２のノー
ドと電源端子との間に介設された電圧リセット回路を更
に備えているとすることができる。

【００１９】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、第２のノードにおいて基準電圧が
所定の値に設定される。

【００２０】上述の電圧検知回路において、電圧リセッ
ト回路は、ゲート，ソース及びドレインを有し、ゲート
及びソースが共に電源端子に接続されたＰチャネル型Ｍ
ＯＳトランジスタにより構成されていることが好まし
い。

【００２１】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタ
におけるその電源電圧に応じたしきい値電圧が制御電圧
になる。したがって、第２のノードにおいて制御電圧が
立ち上がることが抑制されることにより、第３のノード
が確実に“Ｈ”になるので、電圧検知信号が確実に出力
される電圧検知回路が実現される。

【００２２】上述の電圧検知回路において、入力側が第
３のノードに接続される第１の否定回路と、第１の否定
回路の出力側に接続される第４のノードと、入力側が第
４のノードに接続される第２の否定回路と、第４のノー
ドに接続されるゲートと電源端子に接続されるソースと
第３のノードに接続されるドレインとを有する第２のＰ
チャネル型ＭＯＳトランジスタとを更に備えていること
が好ましい。

【００２３】これにより、第２のＰチャネル型ＭＯＳト
ランジスタによって第３のノードの論理レベルが確実に
固定され、第１及び第２の否定回路によってその論理レ
ベルからなる電圧検知信号が出力される電圧検知回路が
実現される。

【００２４】上述の電圧検知回路において、第４のノー
ドと接地端子との間に介設されたキャパシタを更に備え
ていることが好ましい。

【００２５】これにより、電源投入時において、電源の
立ち上がり直後に第４のノードの電圧が立ち上がること
が抑制されるので、電源の立ち上がり直後から電圧検知
信号が確実に“Ｈ”になる電圧検知回路が実現される。

【００２６】上述の電圧検知回路において、電源端子に
接続されるゲートと第１のノードに接続されるドレイン
と接地端子に接続されるソースとを有する第２のＮチャ
ネルＭＯＳトランジスタを更に備えていることが好まし
い。

【００２７】これにより、第２のＮチャネルＭＯＳトラ
ンジスタが、ゲートにおいて受け取った電源電圧に応じ
た電圧を第１のノードへ供給することができる。

【００２８】上述の電圧検知回路において、電源端子と
第２のＮチャネル型ＭＯＳトランジスタのゲートとの間
に介設され、第２のノードにおける電位を基準電圧より
も低くするための他の基準電圧発生回路を更に備えてい
ることが好ましい。

【００２９】これにより、電源電圧が急速に立ち上がり
つつまだ低い場合に、他の基準電圧発生回路により、第
２のノードにおける電位が基準電圧よりも確実に低くな
る。したがって、電源の立ち上がり直後から第３のノー
ドが確実に“Ｈ”になるので、電圧検知信号が確実に出
力される。また、電源電圧に代えて他の基準電圧発生回
路から供給された電圧により、第２のＮチャネル型ＭＯ
Ｓトランジスタのゲートが制御されるので、そのゲート
幅を大きくする必要がない。

【００３０】上述の電圧検知回路において、電源電圧を
受けて、他の基準電圧を発生する他の基準電圧発生回路
と、他の基準電圧発生回路の出力側に接続される他の第
１のノードと、ゲート，ソース及びドレインを有し、ゲ
ートが他の第１のノードにソースが接地端子にそれぞれ
接続される他のＮチャネル型ＭＯＳトランジスタと、ゲ
ート，ソース及びドレインを有し、ソースが電源端子に
ゲートが第２のノードに接続される他のＰチャネル型Ｍ
ＯＳトランジスタと、他のＮチャネル型ＭＯＳトランジ
スタのドレインと他のＰチャネル型ＭＯＳトランジスタ
のドレインとの間を接続する他の第３のノードとを更に
備え、他の第３のノードから電源電圧に応じた他の電圧
検知信号を出力するように構成されていることとしても
よい。

【００３１】これにより、基準電圧発生回路及び他の基
準電圧発生回路により生成された異なる基準電圧にそれ
ぞれ基づいて異なる電圧検知信号を出力するとともに、
制御電圧発生回路を共用化して２つの基準電圧発生回路
が動作するので小面積を有する電圧検知回路が実現され
る。

【００３２】

【発明の実施の形態】（第１の実施形態）本発明に係る
電圧検知回路の第１の実施形態について、図１を参照し
ながら説明する。図１は、本実施形態に係る電圧検知回
路の回路図である。図１において、１０Ａは第１の基準
電圧発生回路、２０は制御電圧発生回路である。Ｑｐ１
０１〜Ｑｐ１０３，Ｑｐ１１１，Ｑｐ１２１，Ｑｐ１２
２はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１０１Ａ，
Ｑｎ１１１，Ｑｎ１２１はＮチャネル型ＭＯＳトランジ
スタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１Ａ，Ｎ１
２〜Ｎ１４はノード、ＶＤＴＡは電圧検知信号、ＶＳＳ
は接地電圧、ＶＤＤは電源端子から供給される電圧、つ
まり電源電圧である。

【００３３】第１の基準電圧発生回路１０Ａにおいて
は、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１のソー
スが電源電圧ＶＤＤを供給するための電源端子に、ゲー
トとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ
１０２のソースに、それぞれ接続されている。また、Ｐ
チャネル型ＭＯＳトランジスタＱｐ１０２のゲートとド
レインとがＰチャネル型ＭＯＳトランジスタＱｐ１０３
のソースに、Ｐチャネル型ＭＯＳトランジスタＱｐ１０
３のゲートとドレインとがノードＮ１１Ａに、それぞれ
接続されている。また、Ｎチャネル型ＭＯＳトランジス
タＱｎ１０１Ａのゲートが電源端子に、ソースが接地電
圧ＶＳＳを供給するための接地端子に、ドレインがノー
ドＮ１１Ａに、それぞれ接続されている。そして、Ｐチ
ャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧を電
源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳトラン
ジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞれの
ソースと同じ電位にしている。

【００３４】制御電圧発生回路２０においては、Ｐチャ
ネル型ＭＯＳトランジスタＱｐ１１１のソースが電源端
子に、ゲートとドレインとがノードＮ１２に、それぞれ
接続されている。また、Ｎチャネル型ＭＯＳトランジス
タＱｎ１１１のソースが接地端子に、ゲートが電源端子
に、ドレインがノードＮ１２に、それぞれ接続されてい
る。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１１１
においては、基板電圧がソース電圧、つまり電源電圧Ｖ
ＤＤと同じ電位になるように接続されている。

【００３５】そして、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１２１のソースが電源端子に、ドレインがノードＮ
１３に、ゲートがノードＮ１２に、それぞれ接続されて
いる。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１のソ
ースが接地端子に、ドレインがノードＮ１３に、ゲート
がノードＮ１１Ａに、それぞれ接続されている。否定回
路ＩＮＶ１の入力端子はノードＮ１３に接続され、出力
端子はノードＮ１４に接続されるとともに、否定回路Ｉ
ＮＶ２の入力端子はノードＮ１４に接続され、出力端子
からは電圧検知信号ＶＤＴＡが出力される。ノードＮ１
３と電源端子との間には、ゲートがノードＮ１４に接続
されたＰチャネル型ＭＯＳトランジスタＱｐ１２２が接
続されている。

【００３６】ここで、本実施形態に係る電圧検知回路の
第１の特徴は、Ｐチャネル型ＭＯＳトランジスタＱｐ１
２１のゲートが、制御電圧発生回路２０が生成する制御
電圧、つまり電源電圧ＶＤＤからＰチャネル型ＭＯＳト
ランジスタＱｐ１１１のしきい値だけ低い電圧により、
制御される点である。これにより、図７に示された従来
の電圧検知回路に比較して、電源電圧ＶＤＤが低い場合
においても、Ｐチャネル型ＭＯＳトランジスタＱｐ１２
１へ十分な電流を流すことができる。したがって、ノー
ドＮ１３が確実に論理レベル“Ｈ”になることにより、
ノードＮ１３において電圧検知信号が生成される。そし
て、否定回路ＩＮＶ１，ＩＮＶ２を順次介して電圧検知
信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動
作する電圧検知回路が実現される。

【００３７】また、第２の特徴は、第１の基準電圧発生
回路１０Ａにおいて、第１の基準電圧として、電源電圧
ＶＤＤから３個のＰチャネル型ＭＯＳトランジスタＱｐ
１０１〜Ｑｐ１０３のしきい値の合計分だけ低い電圧
が、ノードＮ１１Ａで生成される点である。ここでは、
Ｐチャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧
を電源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳト
ランジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞ
れのソースと同じ電位にしているが、一部又は全てのＰ
チャネル型ＭＯＳトランジスタの基板電圧を電源電圧Ｖ
ＤＤと同じ電位にすることもできる。これにより、各ト
ランジスタのしきい値が変更されるので、ノードＮ１１
Ａから供給される第１の基準電圧を変えることができ
る。したがって、電圧検知信号ＶＤＴＡについての検知
電圧のレベルを所望の値に設定できる電圧検知回路が実
現される。

【００３８】（第２の実施形態）本発明に係る電圧検知
回路の第２の実施形態について、図２を参照しながら説
明する。図２は、本実施形態に係る電圧検知回路の回路
図である。図２の回路構成においては、第１の実施形態
に対して、容量回路３０と電圧リセット回路４０とが追
加され、それぞれノードＮ１１Ａに接続されている。

【００３９】図２において、電圧リセット回路４０は、
ゲートとソースとが電源端子に、ドレインがノードＮ１
１Ａにそれぞれ接続されたＰチャネル型ＭＯＳトランジ
スタから構成されている。この電圧リセット回路４０に
おいて、電源により供給される電圧、つまり電源電圧Ｖ
ＤＤが０Ｖになった場合には、トランジスタのドレイ
ン、つまりノードＮ１１Ａで生成される電圧は、Ｐチャ
ネル型ＭＯＳトランジスタのしきい値電圧（例えば０．
７Ｖ程度）までにリセットされる。

【００４０】また、容量回路３０は、例えば一方の電極
が接地端子に、他方の電極がノードＮ１１Ａにそれぞれ
接続されたキャパシタＣ１から構成されている。具体的
には、キャパシタＣ１は、Ｎ型ウェル内に構成されたデ
プレッション型Ｎチャネル型ＭＯＳトランジスタのゲー
ト・ゲート酸化膜・基板により構成できる。

【００４１】これらの容量回路３０と電圧リセット回路
４０とにより、電源投入時に電源により供給される電
圧、つまり電源電圧ＶＤＤがまだ低電圧である場合にお
いて、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１
０１Ａのゲート容量がカップリング容量として機能する
ことに起因してノードＮ１１Ａの電圧が立ち上がること
が抑制される。これにより、ノードＮ１３が“Ｌ”にな
ることが抑制される。したがって、電源投入時に、電源
電圧ＶＤＤが特に急速に立ち上がった場合においても、
立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理
レベル“Ｈ”になるので、確実に動作する電圧検知回路
が実現される。

【００４２】なお、容量回路３０と電圧リセット回路４
０とのうち、いずれか一方を選択的に設けることも可能
である。

【００４３】（第３の実施形態）本発明に係る電圧検知
回路の第３の実施形態について、図３を参照しながら説
明する。図３は、本実施形態に係る電圧検知回路の回路
図である。図３の回路構成においては、第２の実施形態
に対して、キャパシタＣ２からなる容量回路３１と電圧
リセット回路４１とが追加され、ノードＮ１２にそれぞ
れ接続されている。そして、容量回路３１と電圧リセッ
ト回路４１とは、第２の実施形態における容量回路３０
と電圧リセット回路４０とがノードＮ１１Ａに対して行
ったのと同様の動作を、ノードＮ１２に対して行う。

【００４４】これらの容量回路３１と電圧リセット回路
４１とにより、電源投入時に電源により供給される電
圧、つまり電源電圧ＶＤＤがまだ低電圧である場合にお
いて、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１
１１のゲート容量がカップリング容量として機能するこ
とに起因してノードＮ１２の電圧が立ち上がることが抑
制される。これにより、ノードＮ１３が確実に論理レベ
ル“Ｈ”になる。したがって、電源投入時に、電源電圧
ＶＤＤが特に急速に立ち上がった場合においても、立ち
上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベ
ル“Ｈ”になるので、確実に動作する電圧検知回路が実
現される。

【００４５】なお、容量回路３１と電圧リセット回路４
１とのうち、いずれか一方を選択的に設けることも可能
である。

【００４６】また、本実施形態の説明においては、第２
の実施形態に対して容量回路３１と電圧リセット回路４
１とが追加された場合について説明したが、これに代え
て、第１の実施形態に対してこれらが追加されることと
してもよい。

【００４７】（第４の実施形態）本発明に係る電圧検知
回路の第４の実施形態について、図４を参照しながら説
明する。図４は、本実施形態に係る電圧検知回路の回路
図である。図４の回路構成においては、第３の実施形態
に対して、キャパシタＣ３からなる容量回路３２が追加
され、接地端子とノードＮ１４との間に接続されてい
る。そして、容量回路３２は、第３の実施形態における
容量回路３１がノードＮ１２に対して行ったのと同様の
動作を、ノードＮ１４に対して行う。すなわち、電源投
入時に電源により供給される電圧、つまり電源電圧ＶＤ
Ｄがまだ低電圧である場合において、ノードＮ１４の電
圧を立ち上がりにくくする。これにより、Ｐチャネル型
ＭＯＳトランジスタＱｐ１２２が確実にオンするので、
ノードＮ１３が確実に論理レベル“Ｈ”になる。したが
って、電源投入時に、電源電圧ＶＤＤが特に急速に立ち
上がった場合においても、立ち上がり直後から確実に電
圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確
実に動作する電圧検知回路が実現される。

【００４８】なお、本実施形態における容量回路３２
は、第１又は第２の実施形態に対して追加されることと
してもよい。

【００４９】（第５の実施形態）本発明に係る電圧検知
回路の第５の実施形態について、図４と図５とを参照し
ながら説明する。図５は、本実施形態に係る電圧検知回
路の回路図である。図５の回路構成においては、図４に
示された第４の実施形態に対して、第１の基準電圧発生
回路１０Ａの構成を変更して第１の基準電圧発生回路１
０Ｂとし、かつ、新たな第２の基準電圧発生回路５０を
追加したものである。

【００５０】図５において、第２の基準電圧発生回路５
０は、電源端子とノードＮ１５との間に設けられゲート
が接地端子に接続されたＰチャネル型ＭＯＳトランジス
タＱｐ１３１と、ノードＮ１５と接地端子との間に設け
られゲートがノードＮ１５に接続されたＮチャネル型Ｍ
ＯＳトランジスタＱｎ１３１とから構成されている。ま
た、Ｐチャネル型ＭＯＳトランジスタＱｐ１３１は、電
流を抑制するために、大きなゲート幅を有するようにし
て構成されている。

【００５１】ところで、図４に示された第１の基準電圧
発生回路１０ＡのＮチャネル型ＭＯＳトランジスタＱｎ
１０１Ａのゲートには、電源電圧ＶＤＤが供給されてい
た。本実施形態においては、Ｎチャネル型ＭＯＳトラン
ジスタＱｎ１０１Ａに代えて設けられた、第１の基準電
圧発生回路１０ＢのＮチャネル型ＭＯＳトランジスタＱ
ｎ１０１Ｂのゲートには、ノードＮ１５が接続されてい
る。すなわち、Ｎチャネル型ＭＯＳトランジスタＱｎ１
０１Ｂのゲートには、第２の基準電圧発生回路５０から
第２の基準電圧が供給されている。また、Ｎチャネル型
ＭＯＳトランジスタＱｎ１０１Ｂのドレインには、ノー
ドＮ１１Ｂが接続されている。

【００５２】ここで、本実施形態に係る電圧検知回路の
第１の特徴は、第２の基準電圧発生回路５０からは、接
地電圧ＶＳＳからＮチャネル型ＭＯＳトランジスタＱｎ
１３１のしきい値だけ高い第２の基準電圧が、ノードＮ
１５を介して供給される点である。これによって、電源
投入時に電源により供給される電圧、つまり電源電圧Ｖ
ＤＤが急速に立ち上がっても、ノードＮ１５、つまりＮ
チャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート電
圧は、その供給される電源電圧ＶＤＤと同様には上昇し
ない。したがって、電源電圧ＶＤＤがまだ低電圧である
場合において、ノードＮ１１Ｂにおける電圧がＮチャネ
ル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートとのカッ
プリングにより上昇することが抑制されるので、立ち上
がり直後からノードＮ１３が確実に論理レベル“Ｈ”に
なる。

【００５３】また、本実施形態に係る電圧検知回路の第
２の特徴は、第２の基準電圧発生回路５０から供給され
る第２の基準電圧により、第１の基準電圧発生回路１０
ＢのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲ
ートが制御される点である。これにより、電源電圧ＶＤ
ＤによってＮチャネル型ＭＯＳトランジスタＱｎ１０１
Ｂのゲートが制御される場合に比較して、Ｎチャネル型
ＭＯＳトランジスタＱｎ１０１Ｂを流れる電流が抑制さ
れる。したがって、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１０１Ｂのゲート幅を大きくする必要はない。

【００５４】以上説明したように、本実施形態によれ
ば、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上
がった場合においても、立ち上がり直後からノードＮ１
３が確実に論理レベル“Ｈ”になる。したがって、確実
に電圧検知信号ＶＤＴＢが論理レベル“Ｈ”になるの
で、確実に動作する電圧検知回路が実現される。

【００５５】また、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１０１Ｂのゲート幅を大きくする必要はないので、回
路レイアウト面積が小さい電圧検知回路が実現される。

【００５６】なお、本実施形態においては、Ｐチャネル
型ＭＯＳトランジスタＱｐ１２１のゲートをノードＮ１
２，つまり制御電圧発生回路２０の出力に接続したが、
これに代えて、第１の基準電圧発生回路１０ＢのＰチャ
ネル型ＭＯＳトランジスタＱｐ１０１のドレインに接続
してもよい。この場合においても、第２の基準電圧発生
回路５０により、電源の立ち上がり直後からノードＮ１
３が確実に論理レベル“Ｈ”になるので、確実に動作し
回路レイアウト面積が小さい電圧検知回路が実現され
る。

【００５７】また、本実施形態における第２の基準電圧
発生回路５０は、第１〜第３の実施形態のうちのいずれ
か１つに対して追加されることとしてもよい。

【００５８】（第６の実施形態）本発明に係る電圧検知
回路の第６の実施形態について、図５と図６とを参照し
ながら説明する。図６は、本実施形態に係る電圧検知回
路の回路図である。本実施形態は、複数の電圧検知信号
を発生する電圧検知回路に関するものであって、回路構
成については第５の実施形態を基本とし、共用できる回
路部分を共用化することにより回路レイアウト面積を小
さくしている。

【００５９】具体的には、図６に示されたように、第５
の実施形態に対して、以下の要素が追加された回路構成
になっている。すなわち、図６において、１０Ｃはノー
ドＮ１１Ｃを介して第３の基準電圧を出力するための第
３の基準電圧発生回路、Ｑｐ１２１Ｃ，Ｑｐ１２２Ｃは
Ｐチャネル型ＭＯＳトランジスタ、Ｑｎ１２１ＣはＮチ
ャネル型ＭＯＳトランジスタ、ＩＮＶ１Ｃ，ＩＮＶ２Ｃ
は否定回路、Ｎ１１Ｃ，Ｎ１３Ｃ，Ｎ１４Ｃはノード、
ＶＤＴＣは電圧検知信号である。

【００６０】第３の基準電圧発生回路１０Ｃにおいて
は、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１Ｃのソ
ースが電源端子に、ゲートとドレインとがＰチャネル型
ＭＯＳトランジスタＱｐ１０２Ｃのソースに、それぞれ
接続されている。また、それぞれゲートとドレインとが
接続されたＰチャネル型ＭＯＳトランジスタＱｐ１０２
Ｃ〜Ｑｐ１０４Ｃが、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１０１ＣとノードＮ１１Ｃとの間に直列に接続され
ている。各Ｐチャネル型ＭＯＳトランジスタＱｐ１０１
Ｃ〜Ｑｐ１０４Ｃにおいては、基板電圧がそれぞれのソ
ース電圧と同じ電位になるように接続されている。ま
た、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｃのゲ
ートがノードＮ１５に、ソースが接地端子に、ドレイン
がノードＮ１１Ｃに、それぞれ接続されている。したが
って、この回路構成により第３の基準電圧発生回路１０
Ｃは、第１の基準電圧とは異なる第３の基準電圧を、ノ
ードＮ１１Ｃを介して供給する。

【００６１】そして、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１２１Ｃのソースが電源端子に、ドレインがノード
Ｎ１３Ｃに、ゲートがノードＮ１２に、それぞれ接続さ
れている。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１
Ｃのソースが接地端子に、ドレインがノードＮ１３Ｃ
に、ゲートがノードＮ１１Ｃに、それぞれ接続されてい
る。否定回路ＩＮＶ１Ｃの入力端子はノードＮ１３Ｃに
接続され、出力端子はノードＮ１４Ｃに接続されるとと
もに、否定回路ＩＮＶ２Ｃの入力端子はノードＮ１４Ｃ
に接続され、出力端子からは電圧検知信号ＶＤＴＣが出
力される。ノードＮ１３Ｃと電源端子との間には、ゲー
トがノードＮ１４Ｃに接続されたＰチャネル型ＭＯＳト
ランジスタＱｐ１２２Ｃが接続されている。

【００６２】本実施形態においては、次の各々２つの要
素が、それぞれ個別に設けられている。すなわち、それ
ぞれ、第１及び第３の基準電圧発生回路１０Ｂ，１０
Ｃ、Ｎチャネル型ＭＯＳトランジスタＱｎ１２１，Ｑｎ
１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２
１，Ｑｐ１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱ
ｐ１２２，Ｑｐ１２２Ｃ、否定回路ＩＮＶ１，ＩＮＶ１
Ｃ、及び否定回路ＩＮＶ２，ＩＮＶ２Ｃが、個別に設け
られている。そして、第１及び第３の基準電圧発生回路
１０Ｂ，１０Ｃの各Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１０１Ｂ，Ｑｎ１０１Ｃのゲートを制御する第２の基
準電圧を供給するための第２の基準電圧発生回路５０が
共通に設けられ、かつ、Ｐチャネル型ＭＯＳトランジス
タＱｐ１２１，Ｑｐ１２１Ｃのゲートを制御する制御電
圧を供給するための制御電圧発生回路２０が共通に設け
られている。

【００６３】ここで、それぞれ１個の第２の基準電圧発
生回路５０と制御電圧発生回路２０とに対して、第１及
び第３の基準電圧発生回路１０Ｂ，１０Ｃを設けること
したが、第１及び第３の基準電圧発生回路に相当する基
準電圧発生回路を３個以上設けてもよい。

【００６４】以上説明したように、本実施形態によれ
ば、それぞれ共通に設けられた、第２の基準電圧発生回
路５０と制御電圧発生回路２０とにより、複数の電圧検
知信号ＶＤＴＢ，ＶＤＴＣが出力される。これにより、
複数の基準電圧に基づく複数の電圧検知信号を出力する
ことができるとともに、回路の共用化により小さな回路
レイアウト面積を有する電圧検知回路が実現される。も
ちろん、第１又は第５の実施形態における効果と同様の
効果が得られることはいうまでもない。

【００６５】なお、以上説明した各実施形態について、
それぞれを組み合わせて電圧検知回路を構成してもよ
い。

【００６６】また、電圧検知信号の論理については、所
定の電圧以上であることを検知した場合に論理レベル
“Ｈ”を出力することとしたが、これに代えて論理レベ
ル“Ｌ”を出力することとしてもよい。

【００６７】また、トランジスタのサイズや基板電圧の
制御等を用いて、基準電圧を所望の値に設定することと
してもよい。

【００６８】更に、各電圧発生回路におけるトランジス
タの数については、説明した組み合わせ以外のものを使
用することもできる。

【００６９】

【発明の効果】本発明の電圧検知回路によれば、基準電
圧発生回路とは別に設けられた制御電圧発生回路によ
り、電源電圧が低い場合においてもＰチャネル型ＭＯＳ
トランジスタに電流が流れる。したがって、第３のノー
ドが確実に“Ｈ”になるので、第３のノードから電圧検
知信号が出力されて確実に動作する電圧検知回路が実現
される。

【００７０】また、本発明の電圧検知回路によれば、他
の基準電圧発生回路から供給される電圧によって、第２
のノードにおける電位が基準電圧よりも低くなるよう
に、基準電圧発生回路のＮチャネル型ＭＯＳトランジス
タが制御される。これにより、電源電圧が急速に立ち上
がる場合においても、第３のノードが電源の立ち上がり
直後から確実に“Ｈ”になるので、第３のノードから電
圧検知信号が出力されて確実に動作する電圧検知回路が
実現される。

【００７１】また、本発明の電圧検知回路によれば、共
通の制御電圧発生回路により、基準電圧発生回路と他の
基準電圧発生回路とが制御されるので、異なる基準電圧
に基づく異なる電圧検知信号が出力され、かつ、制御電
圧発生回路の共用化により小型化された電圧検知回路が
実現される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電圧検知回路の
回路図である。

【図２】本発明の第２の実施形態に係る電圧検知回路の
回路図である。

【図３】本発明の第３の実施形態に係る電圧検知回路の
回路図である。

【図４】本発明の第４の実施形態に係る電圧検知回路の
回路図である。

【図５】本発明の第５の実施形態に係る電圧検知回路の
回路図である。

【図６】本発明の第６の実施形態に係る電圧検知回路の
回路図である。

【図７】従来の電圧検知回路の回路図である。

【符号の説明】

１０Ａ，１０Ｂ 第１の基準電圧発生回路（基準電圧発
生回路） １０Ｃ 第３の基準電圧発生回路（他の基準電圧発生回
路） ２０ 制御電圧発生回路 ３０，３１，３２ 容量回路 ４０，４１ 電圧リセット回路 ５０ 第２の基準電圧発生回路（他の基準電圧発生回
路） Ｃ１〜Ｃ３ キャパシタ ＩＮＶ１ 否定回路（第１の否定回路） ＩＮＶ２ 否定回路（第２の否定回路） Ｎ１１Ａ，Ｎ１１Ｂ ノード（第１のノード） Ｎ１１Ｃ ノード（他の第１のノード） Ｎ１２ ノード（第２のノード） Ｎ１３ ノード（第３のノード） Ｎ１３Ｃ ノード（他の第３のノード） Ｎ１４ ノード（第４のノード） Ｑｎ１０１Ａ，Ｑｎ１０１Ｂ Ｎチャネル型ＭＯＳトラ
ンジスタ（第２のＮチャネル型ＭＯＳトランジスタ） Ｑｎ１２１ Ｎチャネル型ＭＯＳトランジスタ Ｑｎ１２１Ｃ Ｎチャネル型ＭＯＳトランジスタ（他の
Ｎチャネル型ＭＯＳトランジスタ） Ｑｐ１２１ Ｐチャネル型ＭＯＳトランジスタ Ｑｐ１２１Ｃ Ｐチャネル型ＭＯＳトランジスタ（他の
Ｐチャネル型ＭＯＳトランジスタ） Ｑｐ１２２ Ｐチャネル型ＭＯＳトランジスタ（第２の
Ｐチャネル型ＭＯＳトランジスタ） ＶＤＴＡ，ＶＤＴＢ，ＶＤＴＣ 電圧検知信号

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電源電圧を供給する電源端子と、 接地電圧を供給する接地端子と、 前記電源電圧を受けて、基準電圧を発生する基準電圧発
   生回路と、 前記基準電圧発生回路の出力側に接続される第１のノー
   ドと、 前記電源電圧を受けて、前記基準電圧よりも低い制御電
   圧を発生する制御電圧発生回路と、 前記制御電圧発生回路の出力側に接続される第２のノー
   ドと、 ゲート，ソース及びドレインを有し、前記ゲートが前記
   第１のノードに前記ソースが前記接地端子にそれぞれ接
   続されるＮチャネル型ＭＯＳトランジスタと、 ゲート，ソース及びドレインを有し、前記ソースが前記
   電源端子に前記ゲートが前記第２のノードに接続される
   Ｐチャネル型ＭＯＳトランジスタと、 前記Ｎチャネル型ＭＯＳトランジスタのドレインと前記
   Ｐチャネル型ＭＯＳトランジスタのドレインとの間を接
   続する第３のノードとを備え、 前記第３のノードから前記電源電圧に応じた電圧検知信
   号を出力するように構成されていることを特徴とする電
   圧検知回路。
2. 【請求項２】 請求項１記載の電圧検知回路において、 前記第１のノードと前記接地端子との間に介設されたキ
   ャパシタを更に備えていることを特徴とする電圧検知回
   路。
3. 【請求項３】 請求項１又は２記載の電圧検知回路にお
   いて、 前記第１のノードと前記電源端子との間に介設された電
   圧リセット回路を更に備えていることを特徴とする電圧
   検知回路。
4. 【請求項４】 請求項３記載の電圧検知回路において、 前記電圧リセット回路は、ゲート，ソース及びドレイン
   を有し、前記ゲート及びソースが共に前記電源端子に接
   続されたＰチャネル型ＭＯＳトランジスタにより構成さ
   れていることを特徴とする電圧検知回路。
5. 【請求項５】 請求項１記載の電圧検知回路において、 前記第２のノードと前記接地端子との間に介設されたキ
   ャパシタを更に備えていることを特徴とする電圧検知回
   路。
6. 【請求項６】 請求項１又は５記載の電圧検知回路にお
   いて、 前記第２のノードと前記電源端子との間に介設された電
   圧リセット回路を更に備えていることを特徴とする電圧
   検知回路。
7. 【請求項７】 請求項６記載の電圧検知回路において、 前記電圧リセット回路は、ゲート，ソース及びドレイン
   を有し、前記ゲート及びソースが共に前記電源端子に接
   続されたＰチャネル型ＭＯＳトランジスタにより構成さ
   れていることを特徴とする電圧検知回路。
8. 【請求項８】 請求項１〜７のうちいずれか１つに記載
   の電圧検知回路において、 入力側が前記第３のノードに接続される第１の否定回路
   と、 前記第１の否定回路の出力側に接続される第４のノード
   と、 入力側が前記第４のノードに接続される第２の否定回路
   と、 前記第４のノードに接続されるゲートと前記電源端子に
   接続されるソースと前記第３のノードに接続されるドレ
   インとを有する第２のＰチャネル型ＭＯＳトランジスタ
   とを更に備えていることを特徴とする電圧検知回路。
9. 【請求項９】 請求項８記載の電圧検知回路において、 前記第４のノードと前記接地端子との間に介設されたキ
   ャパシタを更に備えていることを特徴とする電圧検知回
   路。
10. 【請求項１０】 請求項１〜９のうちいずれか１つに記
    載の電圧検知回路において、 前記電源端子に接続されるゲートと前記第１のノードに
    接続されるドレインと前記接地端子に接続されるソース
    とを有する第２のＮチャネルＭＯＳトランジスタを更に
    備えていることを特徴とする電圧検知回路。
11. 【請求項１１】 請求項１０記載の電圧検知回路におい
    て、 前記電源端子と前記第２のＮチャネル型ＭＯＳトランジ
    スタのゲートとの間に介設され、前記第２のノードにお
    ける電位を前記基準電圧よりも低くするための他の基準
    電圧発生回路を更に備えていることを特徴とする電圧検
    知回路。
12. 【請求項１２】 請求項１記載の電圧検知回路におい
    て、 前記電源電圧を受けて、他の基準電圧を発生する他の基
    準電圧発生回路と、 前記他の基準電圧発生回路の出力側に接続される他の第
    １のノードと、 ゲート，ソース及びドレインを有し、前記ゲートが前記
    他の第１のノードに前記ソースが前記接地端子にそれぞ
    れ接続される他のＮチャネル型ＭＯＳトランジスタと、 ゲート，ソース及びドレインを有し、前記ソースが前記
    電源端子に前記ゲートが前記第２のノードに接続される
    他のＰチャネル型ＭＯＳトランジスタと、 前記他のＮチャネル型ＭＯＳトランジスタのドレインと
    前記他のＰチャネル型ＭＯＳトランジスタのドレインと
    の間を接続する他の第３のノードとを更に備え、 前記他の第３のノードから前記電源電圧に応じた他の電
    圧検知信号を出力するように構成されていることを特徴
    とする電圧検知回路。